TWI807968B - 實體層以及資料處理方法 - Google Patents

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Abstract

本發明揭露了一實體層以及相關訊號處理方法，以供四分之一速率資料的時脈域傳送使用，在本發明的實施例中，多個取樣電路藉由一第一時脈訊號、一第二時脈訊號以及一第三時脈訊號來處理四分之一速率資料，並且利用一訓練機制來對齊該些時脈訊號的相位，使得時脈訊號具有較好的時序餘裕。

Description

實體層以及資料處理方法
本發明係有關一種以供四分之一速率(quarter-rate)資料的時脈域傳送(clock-domain transfer)使用的方法，且尤指一種具有較好時序餘裕(timing margin)的一實體介面，以供資料傳送使用。
在雙倍資料率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory,DDR SDRAM)的一實體介面中，在高頻時，資料自一內部時脈至一寫入時脈的時脈域傳送相當重要，此外，由於晶片變異(on-chip variation,OCV)，以供時脈域傳送使用的一電路在設計上會遇到許多困難，舉例來說，不同資料的同步性與時脈之中的靜態偏斜(static skew)，因此，如何設計具有較好時序表現的實體介面是一重要議題。
因此，本發明的目的之一在於提供一種具有較好時序餘裕的一實體介面，以供資料傳送使用，以解決上述問題。
根據本發明之一實施例，提供了一種實體層。該實體層可包含有一第一組取樣電路、一第二組取樣電路、一第一多工器、一第二多工器、一第三 組取樣電路以及一第三多工器。第一組取樣電路可用以分別利用一第一時脈訊號來取樣複數個資料，以產生複數個第一取樣資料。第二組取樣電路可用以分別利用一第二時脈訊號來取樣該複數個第一取樣資料，以產生複數個第二取樣資料。第一多工器可用以選取一第一訊號以及一第二訊號的其一，以產生一第一多工器輸出訊號，其中第一訊號以及第二訊號係自複數個第二取樣資料的一部分所取得。第二多工器可用以選取一第三訊號以及一第四訊號的其一，以產生一第二多工器輸出訊號，其中第三訊號以及第四訊號係自複數個第二取樣資料的另一部分所取得。第三組取樣電路可用以分別利用一第三時脈訊號來取樣第一多工器輸出訊號以及第二多工器輸出訊號，以產生複數個第三取樣資料。第三多工器可用以交替地選取複數個第三取樣資料的其一，以產生一輸出訊號。
根據本發明之一實施例，提供了一種資料處理方法。該資料處理方法可包含有：分別利用一第一時脈訊號來取樣複數個資料，以產生複數個第一取樣資料；分別利用一第二時脈訊號來取樣複數個第一取樣資料，以產生複數個第二取樣資料；選取一第一訊號以及一第二訊號的其一，以產生一第一多工器輸出訊號，其中第一訊號以及第二訊號係自複數個第二取樣資料的一部分所取得；選取一第三訊號以及一第四訊號的其一，以產生一第二多工器輸出訊號，其中第三訊號以及第四訊號係自複數個第二取樣資料的另一部分所取得；分別利用一第三時脈訊號來取樣第一多工器輸出訊號以及第二多工器輸出訊號，以產生複數個第三取樣資料；以及交替地選取複數個第三取樣資料的其一，以產生一輸出訊號。
本發明的好處之一是，藉由設計具有多個取樣電路與多工器的實體層以利用對應於不同時脈域的一第一時脈訊號、一第二時脈訊號以及一第三時 脈訊號來處理四分之一速率資料，並且藉由設計一訓練機制來對齊該第一時脈訊號、該第二時脈訊號以及該第三時脈訊號的相位，該些時脈訊號會具有較好的時序餘裕以減少靜態偏斜。
100:實體介面
110:數位部分
120:類比部分
112_1~112_4,121_1~121_4,122_1~122_4,123_1,123_2,125_1~125_3,310,320:D型正反器
124_1,124_2,127,128:多工器
DE0,DE1,DO0,DO1:數位資料
E0,E1,O0,O1,E0A,E1A,O0A,O1A:取樣資料
V1,V2,V3,V4,V7,V8:取樣訊號
V5,V6:多工器輸出訊號
Vout:輸出訊號
CKCDC,CKW2,CKW1,CK:時脈訊號
CKW2’,CKW1’:延遲時脈訊號
200:時脈訊號產生器
112,136:工作週期校正器
114,124:除頻器
116,126,134:數位控制延遲線
118,129,138:緩衝器
130:反相器
132:延遲元件
330:控制電路
FLAG1,FLAG2:取樣結果
Vc1,Vc2,Vc3:控制訊號
800~832,1000~1020:步驟
第1圖為依據本發明一實施例之雙倍資料率同步動態隨機存取記憶體的實體介面的示意圖。
第2圖為依據本發明一實施例之時脈訊號產生器的示意圖。
第3圖為依據本發明一實施例之用以產生時脈訊號之控制訊號的電路的示意圖。
第4圖~第6圖為依據本發明一實施例之實體介面內的訊號時序圖。
第7圖為對於不同案例來說，時脈訊號CKCDC與時脈訊號CKW2之間的相位差的示意圖。
第8圖為依據本發明一實施例之時脈訊號產生器的訓練方法流程圖。
第9圖為時脈訊號CKW1與時脈訊號CKW2之間的相位差的示意圖。
第10圖為依據本發明一實施例之時脈訊號產生器的訓練方法流程圖。
以下實施方式和發明申請專利範圍中使用某些術語來指代特定系統組件。如本領域技術人員可以理解的，製造商可以用不同的名稱來指代一組件。本文件無意區分名稱不同但功能相同的組件。在以下實施方式以及發明申請專利範圍中，術語“包含有”以開放式方式使用，因此應解釋為“包含但不限於…”。術語“耦接”旨在表示間接或直接的電連接。因此，如果一第一裝置耦接於一第二裝置，則該連接可以是通過一直接電連接，或通過經由其它裝置 和連接的一間接電連接。
第1圖為依據本發明一實施例之雙倍資料率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory,DDR SDRAM)的實體介面100的示意圖。如第1圖所示，實體介面100可包含有一數位部分110以及一類比部分120，其中數位部分110可包含有4個取樣電路(例如4個D型正反器(D-type flip-flop,DFF)112_1~112_4)，以及類比部分120可包含有第一組取樣電路(其包含有4個D型正反器121_1~121_4)、第二組取樣電路(其包含有4個D型正反器122_1~122_4)、兩個取樣電路(其包含有2個D型正反器123_1以及123_2)、兩個多工器124_1與124_2、第三組取樣電路(其包含有3個D型正反器125_1、125_2與125_3)以及多工器127。在第1圖所示之實體介面100中，實體介面100可用以根據多個時脈訊號CKCDC、CKW2以及CKW1來接收有著四分之一資料率(quarter data rate)的多個數位資料DE0、DE1、DO0以及DO1，以產生一輸出訊號Vout，其中時脈訊號CKCDC的頻率實質上與時脈訊號CKW2的頻率相同，以及時脈訊號CKW1的頻率為時脈訊號CKW2之頻率的兩倍。
第2圖為依據本發明一實施例之時脈訊號產生器200的示意圖，其中時脈訊號產生器200可以在實體介面100之內。如第2圖所示，時脈訊號產生器200可包含有用以產生時脈訊號CKCDC的一第一路徑、用以產生時脈訊號CKW2的一第二路徑以及用以產生時脈訊號CKW1的一第三路徑。第一路徑可包含有工作週期校正器(duty-cycle corrector,DCC；為簡潔起見，在第2圖中標記為“DCC”)112、除頻器114、數位控制延遲線(digitally controlled delay line,DCDL；為簡潔起見，在第2圖中標記為“DCDL”)116以及緩衝器118。第二路徑可包含有除頻器124、數位控制延遲線126、反相器130、多工器128以及緩衝器129。第三路 徑可包含有延遲元件(delay element)132、數位控制延遲線134、工作週期校正器136以及緩衝器138。
在時脈訊號產生器200之第一路徑的操作中，工作週期校正器112可自一鎖相迴路(phase-locked loop)接收一時脈訊號CK並且調整時脈訊號CK的工作週期，使得一調整時脈訊號的工作週期等於50%，接著，除頻器114可利用除數“2”來對該調整時脈訊號進行除頻操作以產生一除頻時脈訊號，該除頻時脈訊號可經過數位控制延遲線116以及緩衝器118，以產生時脈訊號CKCDC，其中時脈訊號CKCDC的頻率為時脈訊號CK之頻率的一半。
在時脈訊號產生器200之第二路徑的操作中，除頻器124可利用除數“2”來根據工作週期校正器112所輸出的該調整時脈訊號之一下降邊緣(falling edge)的一觸發對工作週期校正器112所輸出的該調整時脈訊號進行除頻操作，以產生一除頻時脈訊號，接著，數位控制延遲線126可延遲該除頻時脈訊號以產生一延遲時脈訊號，反相器130可接收該延遲時脈訊號以產生一反相延遲時脈訊號，以及多工器128可選取該延遲時脈訊號以及該反相延遲時脈訊號的其一，以產生一輸出時脈訊號，該輸出時脈訊號可經過緩衝器129以產生時脈訊號CKW2，其中時脈訊號CKW2的頻率為時脈訊號CK之頻率的一半。
在時脈訊號產生器200之第三路徑的操作中，延遲元件132以及數位控制延遲線134可延遲時脈訊號CK以產生一延遲時脈訊號，工作週期校正器136可自數位控制延遲線134接收該延遲時脈訊號，並且調整該延遲時脈訊號的工作週期，使得一調整時脈訊號的工作週期等於50%，接著，該調整時脈訊號可經過緩衝器138以產生時脈訊號CKW1，其中時脈訊號CKW1的頻率實質上與時脈訊 號CK的頻率相同。
為了使得實體介面100輸出正確資料，多個時脈訊號CKCDC、CKW2以及CKW1的相位需要精確地被控制，以使得時脈訊號CKCDC與時脈訊號CKW2之間有著好的時序餘裕(timing margin)，以及時脈訊號CKW2與時脈訊號CKW1之間有著好的時序餘裕，因此，本發明提供了一種訓練機制，其能夠產生多個控制訊號Vc1、Vc2以及Vc3來分別控制數位控制延遲線126、多工器128以及數位控制延遲線134，以對齊(align)多個時脈訊號CKCDC、CKW2以及CKW1的相位。第3圖為依據本發明一實施例之用以產生多個控制訊號Vc1、Vc2以及Vc3的控制電路330的示意圖。在第3圖中，D型正反器310可用以利用時脈訊號CKCDC來對時脈訊號CKW2進行取樣，以產生一取樣結果FLAG1，D型正反器320可利用時脈訊號CKW2來對時脈訊號CKW1進行取樣，以產生一取樣結果FLAG2，控制電路330可接收取樣結果FLAG1以及取樣結果FLAG2以決定適當的控制訊號Vc1、Vc2以及Vc3，針對D型正反器310、D型正反器320以及控制電路330的詳細操作描述於第8圖以及第10圖中。
請搭配參照第1圖以及第4圖~第6圖，第4圖~第6圖為依據本發明一實施例之實體介面100內的訊號時序圖。在實體介面100的操作中，多個D型正反器112~1~112_4分別利用時脈訊號CKCDC來取樣多個數位資料DE0、DE1、DO0以及DO1，以產生多個取樣資料E0、E1、O0以及O1，在本實施例中，多個D型正反器112~1~112_4利用時脈訊號CKCDC的一上升邊緣(rising edge)來取樣多個數位資料DE0、DE1、DO0以及DO1，但是本發明不以此為限，接著，多個D型正反器121_1~121_4分別利用時脈訊號CKCDC來對多個取樣資料E0、E1、O0以及O1進行取樣，以產生多個取樣資料E0A、E1A、O0A以及O1A，在本實施例中， 多個D型正反器121_1~121_4利用時脈訊號CKCDC的下降邊緣來對多個資料E0、E1、O0以及O1進行取樣，但是本發明不以此為限。
接著，D型正反器122_1利用時脈訊號CKW2的下降邊緣來對取樣資料E0A進行取樣，以產生一取樣訊號V1。D型正反器122_2利用時脈訊號CKW2的下降邊緣來對取樣資料E1A進行取樣，以產生一取樣訊號，並且D型正反器123_1利用時脈訊號CKW2的上升邊緣來對D型正反器122_2所輸出的該取樣訊號進行取樣，以產生一取樣訊號V2。D型正反器122_3利用時脈訊號CKW2的下降邊緣來對取樣資料O0A進行取樣，以產生一取樣訊號V3。D型正反器122_4利用時脈訊號CKW2的下降邊緣來對取樣資料O1A進行取樣，以產生一取樣訊號，並且D型正反器123_2利用時脈訊號CKW2的上升邊緣來對D型正反器122_4所輸出的該取樣訊號進行取樣，以產生一取樣訊號V4。
接著，多工器124_1根據一延遲時脈訊號CKW2’來交替地選取取樣訊號V1以及取樣訊號V2的其一，以產生一多工器輸出訊號V5，其中延遲時脈訊號CKW2’係藉由利用一個或多個延遲元件來延遲時脈訊號CKW2而產生，舉例來說，參考第5圖，當延遲時脈訊號CKW2’具有一低電壓位準時，多工器124_1選取取樣訊號V1以作為多工器輸出訊號V5；以及當延遲時脈訊號CKW2’具有一高電壓位準時，多工器124_1選取取樣訊號V2以作為多工器輸出訊號V5。相似地，多工器124_2根據延遲時脈訊號CKW2’來交替地選取取樣訊號V3以及取樣訊號V4的其一，以產生一多工器輸出訊號V6，舉例來說，參考第5圖，當延遲時脈訊號CKW2’具有低電壓位準時，多工器124_2選取取樣訊號V3以作為多工器輸出訊號V6；以及當延遲時脈訊號CKW2’具有高電壓位準時，多工器124_2選取取樣訊號V4以作為多工器輸出訊號V6。
接著，D型正反器125_1利用時脈訊號CKW1的上升邊緣來對取樣訊號V5進行取樣，以產生取樣訊號V7。D型正反器125_2利用時脈訊號CKW1的上升邊緣來對取樣訊號V6進行取樣，並且D型正反器125_3利用時脈訊號CKW1的下降邊緣來對D型正反器125_2的一輸出訊號進行取樣，以產生取樣訊號V8。多工器127根據一延遲時脈訊號CKW1’來交替地選取取樣訊號V7以及取樣訊號V8的其一，以產生輸出訊號Vout，其中延遲時脈訊號CKW1’係藉由利用一個或多個延遲元件來延遲時脈訊號CKW1而產生。舉例來說，參考第6圖，當延遲時脈訊號CKW1’具有一高電壓位準時，多工器127選取取樣訊號V7以作為輸出訊號Vout；以及當延遲時脈訊號CKW1’具有一低電壓位準時，多工器127選取取樣訊號V8以作為輸出訊號Vout。
第4圖~第6圖所示之時序圖為多個時脈訊號CKCDC、CKW1以及CKW2的相位被對齊的一理想案例，然而，由於晶片變異(on-chip variation,OCV)，多個時脈訊號CKCDC、CKW1以及CKW2可能不具有適當的相位，使得輸出訊號Vout可能有錯誤，舉例來說，參考第7圖，在一理想案例中，時脈訊號CLCDC與時脈訊號CLW2之間的相位差為時脈訊號CK的180度(亦即時脈訊號CKCDC/CKW2的90度)，並且實際上時脈訊號CLCDC與時脈訊號CLW2之間的相位差可屬於以下四個案例(其可能使得實體介面100輸出不正確的輸出訊號Vout)的其一：對於案例1來說，時脈訊號CKW2的實際相位領先(lead)理想案例中時脈訊號CKW2的相位，並且時脈訊號CKW2的相位領先是介於時脈訊號CK的0度至180度之間(亦即介於時脈訊號CKCDC/CKW2的0度至90度之間)；對於案例2來說，時脈訊號CKW2的實際相位落後(lag behind)理想案例中時脈訊號CKW2的相位，並且時脈訊號CKW2的相位落後是介於時脈訊號CK的0度至-180 度之間(亦即介於時脈訊號CKCDC/CKW2的0度至-90度之間)；對於案例3來說，時脈訊號CKW2的實際相位領先理想案例中時脈訊號CKW2的相位，並且時脈訊號CKW2的相位領先超過時脈訊號CK的180度(亦即超過時脈訊號CKCDC/CKW2的90度)；以及對於案例4來說，時脈訊號CKW2的實際相位落後理想案例中時脈訊號CKW2的相位，並且時脈訊號CKW2的相位落後超過時脈訊號CK的-180度(亦即超過時脈訊號CKCDC/CKW2的-90度)。為了解決此問題，本發明提供了一訓練方法來產生多個控制訊號Vc1以及Vc2，以分別控制數位控制延遲線126以及多工器128，以對齊時脈訊號CKCDC以及時脈訊號CKW2的相位。
第8圖為依據本發明一實施例之時脈訊號產生器200的訓練方法流程圖。在步驟800中，流程開始，控制電路330產生控制訊號Vc1來控制數位控制延遲線126以具有一初始數位控制碼，其中該初始數位控制碼可以為0(亦即數位控制延遲線126的最小延遲)。在步驟802中，控制電路330判斷D型正反器310所輸出的取樣結果FLAG1是否等於“1”，如果是，流程進入步驟822；如果否，流程進入步驟804。在步驟804中，控制電路330產生控制訊號Vc1來增加1至數位控制延遲線126的數位控制碼，以增加數位控制延遲線126的延遲量，以推動(push)時脈訊號CKW2。在步驟806中，控制電路330判斷D型正反器310所輸出的取樣結果FLAG1是否等於“1”，如果是，流程進入步驟808；如果否，流程回到步驟804以增加1至數位控制延遲線126的數位控制碼，以再次增加數位控制延遲線126的延遲量。在步驟808中，控制電路330記錄目前的數位控制碼以作為一第一數位控制碼(亦即第8圖所示之code1)。在步驟810中，控制電路330產生控制訊號Vc1來增加1至數位控制延遲線126的數位控制碼，以增加數位控制延遲線126的延遲量。在步驟812中，控制電路330判斷D型正反器310所輸出的取樣結果 FLAG1是否等於“0”，如果是，流程進入步驟814；如果否，流程回到步驟810以增加1至數位控制延遲線126的數位控制碼，以再次增加數位控制延遲線126的延遲量。在步驟814中，控制電路330記錄目前的數位控制碼以作為一第二數位控制碼(亦即第8圖所示之code2)，並且控制電路330另藉由自該第二數位控制碼減去該第一數位控制碼來計算一循環碼one-cycle-code(亦即one-cycle-code=code2-code1)，在本實施例中，循環碼one-cycle-code對應於時脈訊號CK的360度或對應於時脈訊號CKCDC/CKW2的180度，此時，控制電路330可產生控制訊號Vc1來控制數位控制延遲線126以具有該初始數位控制碼。
在步驟816中，控制電路330判斷該第一數位控制碼是否大於循環碼one-cycle-code的一半，如果是，流程進入步驟818；如果否，流程進入步驟820。在步驟818中，控制電路330判斷時脈訊號CKW2屬於第7圖所示之案例2，並且控制電路330可以產生控制訊號Vc1來利用一最終數位控制碼設置數位控制延遲線126，其中該最終數位控制碼係藉由自該第一數位控制碼減去循環碼one-cycle-code的一半來取得(亦即該最終數位控制碼等於“code1-one-cycle-code/2”)，此外，控制電路330產生控制訊號Vc2來控制多工器128選取上方路徑(亦即選取數位控制延遲線126所輸出的該延遲時脈訊號)，以產生時脈訊號CKW2。在步驟820中，控制電路330判斷時脈訊號CKW2屬於第7圖所示之案例1，並且控制電路330可產生控制訊號Vc1來利用一最終數位控制碼設置數位控制延遲線126，其中該最終數位控制碼係藉由對循環碼one-cycle-code的一半與該第一數位控制碼進行相加來取得(亦即該最終數位控制碼等於“code1+one-cycle-code/2”)，此外，控制電路330產生控制訊號Vc2來控制多工器128選取下方路徑(亦即選取反相器130所輸出的該反相延遲時脈訊號)，以產生時脈訊號CKW2。
在步驟822中，控制電路330產生控制訊號Vc1來增加1至數位控制延遲線126的數位控制碼，來增加數位控制延遲線126的延遲量，以推動時脈訊號CKW2。在步驟824中，控制電路330判斷D型正反器310所輸出的取樣結果FLAG1是否等於“0”，如果是，流程進入步驟826；如果否，流程回到步驟822以增加1至數位控制延遲線126的數位控制碼，以再次增加數位控制延遲線126的延遲量。在步驟826中，控制電路330記錄目前的數位控制碼以作為一第一數位控制碼(亦即第8圖所示之code1)。在步驟828中，控制電路330產生控制訊號Vc1來增加1至數位控制延遲線126的數位控制碼，以增加數位控制延遲線126的延遲量。在步驟830中，控制電路330判斷D型正反器310所輸出的取樣結果FLAG1是否等於“1”，如果是，流程進入步驟832；如果否，流程回到步驟828以增加1至數位控制延遲線126的數位控制碼，以再次增加數位控制延遲線126的延遲量。在步驟832中，控制電路330記錄目前的數位控制碼以作為一第二數位控制碼(亦即第8圖所示之code2)，並且控制電路330另藉由自該第二數位控制碼減去該第一數位控制碼來計算一循環碼one-cycle-code(亦即one-cycle-code=code2-code1)，在本實施例中，循環碼one-cycle-code對應於時脈訊號CK的360度或對應於時脈訊號CKCDC/CKW2的180度，此時，控制電路330可產生控制訊號Vc1來控制數位控制延遲線126以具有該初始數位控制碼。
在步驟834中，控制電路330判斷該第一數位控制碼是否大於循環碼one-cycle-code的一半，如果是，流程進入步驟836；如果否，流程進入步驟838。在步驟836中，控制電路330判斷時脈訊號CKW2屬於第7圖所示之案例3，並且控制電路330可以產生控制訊號Vc1來利用一最終數位控制碼設置數位控制延遲線126，其中該最終數位控制碼係藉由自該第一數位控制碼減去循環碼 one-cycle-code的一半來取得(亦即該最終數位控制碼等於“code1-one-cycle-code/2”)，此外，控制電路330產生控制訊號Vc2來控制多工器128選取下方路徑(亦即選取反相器130所輸出的該反相延遲時脈訊號)，以產生時脈訊號CKW2。在步驟838中，控制電路330判斷時脈訊號CKW2屬於第7圖所示之案例4，並且控制電路330可產生控制訊號Vc1來利用一最終數位控制碼設置數位控制延遲線126，其中該最終數位控制碼係藉由對循環碼one-cycle-code的一半與該第一數位控制碼進行相加來取得(亦即該最終數位控制碼等於“code1+one-cycle-code/2”)，此外，控制電路330產生控制訊號Vc2來控制多工器128選取上方路徑(亦即選取數位控制延遲線126所輸出的該延遲時脈訊號)，以產生時脈訊號CKW2。
藉由利用第8圖所示之訓練方法流程圖，可以控制時脈訊號CKW2的相位以接近於理想案例中時脈訊號CKW2的相位，因此，時脈訊號CKCDC以及時脈訊號CKW2可具有較好的時序餘裕，並且減少了時脈訊號CKCDC與時脈訊號CKW2之間的靜態偏斜(static skew)。
應注意的是，第8圖所示之詳細操作僅作為說明之用，本發明不以此為限，具體上來說，只要控制電路330可產生控制訊號Vc1來控制該第二路徑以具有不同延遲量，使得對應於該第二路徑之不同延遲量的多個取樣結果FLAG1可被產生，並且控制電路330可參考該多個取樣結果FLAG1來決定一最終數位控制碼(其用以決定該第二路徑之最適合的延遲量)，則本發明的範疇並不限於第8圖所示之詳細計算。
此外，針對時脈訊號CKW2以及時脈訊號CKW1的相位，參考第9圖， 在一理想案例中，時脈訊號CKW1的下降邊緣被對齊於時脈訊號CKW2的下降邊緣，並且實際上時脈訊號CKW1與時脈訊號CKW2之間的相位差可以屬於以下兩個案例：對於案例5來說，時脈訊號CKW1落後時脈訊號CKW2；以及對於案例6來說，時脈訊號CKW1領先時脈訊號CKW2。上述兩個案例可能使得實體介面100產生不正確的輸出訊號Vout，為了解決此問題，本發明提供了另一訓練方法來產生控制訊號Vc3，以控制數位控制延遲線134，以對齊時脈訊號CKW2以及時脈訊號CKW1的相位。
第10圖為依據本發明一實施例之時脈訊號產生器200的訓練方法流程圖。應注意的是，第10圖所示之訓練方法係在第8圖所示之訓練方法之後被進行，也就是說，時脈訊號CKW2與時脈訊號CKW1的相位對齊係在時脈訊號CKW2與時脈訊號CKCDC的相位對齊之後。在步驟1000中，流程開始，控制電路330產生控制訊號Vc3來控制數位控制延遲線134以具有一初始數位控制碼，其中該初始數位控制碼可以為0(亦即數位控制延遲線134的最小延遲)。在步驟1002中，控制電路330記錄D型正反器320所輸出的取樣結果FLAG2。在步驟1004中，控制電路330產生控制訊號Vc3來增加1至數位控制延遲線134的數位控制碼，以增加數位控制延遲線134的延遲量，以推動時脈訊號CKW1。在步驟1006中，控制電路330判斷D型正反器320所輸出的取樣結果FLAG2是否自“1”轉變成“0”，如果是，流程進入步驟1008；如果否，流程回到步驟1004來增加1至數位控制延遲線134的數位控制碼，以再次增加數位控制延遲線134的延遲量。在步驟1008中，控制電路330記錄目前的數位控制碼以作為一第一數位控制碼(亦即第10圖所示之code1)。在步驟1010中，控制電路330產生控制訊號Vc3來增加1至數位控制延遲線134的數位控制碼，以增加數位控制延遲線134的延遲量。在步驟1012中，控制電路330判斷D型正反器320所輸出的取樣結果FLAG2是否自“1”轉 變成“0”，如果是，流程進入步驟1014；如果否，流程回到步驟1010來增加1至數位控制延遲線134的數位控制碼，以再次增加數位控制延遲線134的延遲量。在步驟1014中，控制電路330記錄目前的數位控制碼以作為一第二數位控制碼(亦即第10圖所示之code2)，並且控制電路330另藉由自該第二數位控制碼減去該第一數位控制碼來計算一循環碼one-cycle-code(亦即one-cycle-code=code2-code1)，在本實施例中，循環碼one-cycle-code對應於時脈訊號CK/CKW1的360度，此時，控制電路330可產生控制訊號Vc3來控制數位控制延遲線134以具有該初始數位控制碼。
在步驟1016中，控制電路330判斷該第一數位控制碼是否大於循環碼one-cycle-code的一半，如果是流程進入步驟1018；如果否，流程進入步驟1020。在步驟1018中，控制電路330判斷時脈訊號CKW1屬於第9圖所示之案例6，並且控制電路330可產生控制訊號Vc3來利用一最終數位控制碼設置數位控制延遲線134，其中該最終數位控制碼係藉由自該第一數位控制碼減去循環碼one-cycle-code的一半來取得(亦即該最終數位控制碼等於“code1-one-cycle-code/2”)。在步驟1020中，控制電路330判斷時脈訊號CKW1屬於第9圖所示之案例5，並且控制電路330可產生控制訊號Vc3來利用一最終數位控制碼設置數位控制延遲線134，其中該最終數位控制碼係藉由對循環碼one-cycle-code的一半與該第一數位控制碼進行相加來取得(亦即該最終數位控制碼等於“code1+one-cycle-code/2”)。
藉由利用第10圖所示之訓練方法流程圖，可以控制時脈訊號CKW1的相位以接近於理想案例中時脈訊號CKW1的相位，因此，時脈訊號CKW2以及時脈訊號CKW1可具有較好的時序餘裕，並且減少了時脈訊號CKW2與時脈訊號 CKW1之間的靜態偏斜。
應注意的是，第10圖所示之詳細操作僅作為說明之用，本發明不以此為限，具體上來說，只要控制電路330可產生控制訊號Vc3來控制該第三路徑以具有不同延遲量，使得對應於該第三路徑之不同延遲量的多個取樣結果FLAG2可被產生，並且控制電路330可參考該多個取樣結果FLAG2來決定一最終數位控制碼(其用以決定該第三路徑之最適合的延遲量)，則本發明的範疇不限於第10圖所示之詳細計算。
在上述實施例中，多個時脈訊號CKCDC、CKW2與CKW1之間的時序餘裕可以被改善，而無需在數位域(digital domain)中位移時脈訊號CKCDC，因此維持了橫跨多個資料實體電路以及多個位址實體電路之間的同步。
總結來說，在本發明中，藉由設計具有多個取樣電路與多工器的實體層以利用對應於不同時脈域(clock domain)的一第一時脈訊號、一第二時脈訊號以及一第三時脈訊號來處理四分之一速率(quarter-rate)資料，並且藉由設計一訓練機制來對齊該第一時脈訊號、該第二時脈訊號以及該第三時脈訊號的相位，該些時脈訊號會具有較好的時序餘裕以減少靜態偏斜。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:實體介面
110:數位部分
120:類比部分
112_1~112_4,121_1~121_4,122_1~122_4,123_1,123_2,125_1~125_3:D型正反器
124_1,124_2,127:多工器
DE0,DE1,DO0,DO1:數位資料
E0,E1,O0,O1,E0A,E1A,O0A,O1A:取樣資料
V1,V2,V3,V4,V7,V8:取樣訊號
V5,V6:多工器輸出訊號
Vout:輸出訊號
CKCDC,CKW2,CKW1,CK:時脈訊號
CKW2’,CKW1’:延遲時脈訊號

Claims (20)

  1. 一種實體層，包含有：一第一組取樣電路，用以分別利用一第一時脈訊號來取樣複數個資料，以產生複數個第一取樣資料；一第二組取樣電路，用以分別利用一第二時脈訊號來取樣該複數個第一取樣資料，以產生複數個第二取樣資料；一第一多工器，用以選取一第一訊號以及一第二訊號的其一，以產生一第一多工器輸出訊號，其中該第一訊號以及該第二訊號係自該複數個第二取樣資料之一部分所取得；一第二多工器，用以選取一第三訊號以及一第四訊號的其一，以產生一第二多工器輸出訊號，其中該第三訊號以及該第四訊號係自該複數個第二取樣資料之另一部分所取得；一第三組取樣電路，用以分別利用一第三時脈訊號來取樣該第一多工器輸出訊號以及該第二多工器輸出訊號，以產生複數個第三取樣資料；以及一第三多工器，用以交替地選取該複數個第三取樣資料的其一，以產生一輸出訊號；其中該第一時脈訊號的一頻率係該第三時脈訊號的一頻率的一半，以及該第二時脈訊號的一頻率係該第三時脈訊號的該頻率的一半。
  2. 如申請專利範圍第1項所述之實體層，其中該第一組取樣電路包含有4個取樣電路，該第二組取樣電路包含有4個取樣電路，以及該複數個第二取樣資料包含有4筆取樣資料；該4筆取樣資料的一第一取樣資料作為該第一訊號；藉由一取樣電路利用該第二時脈訊號來取樣該4筆取樣資料的一第二取 樣資料，以產生該第二訊號；該4筆取樣資料的一第三取樣資料作為該第三訊號；以及藉由另一取樣電路利用該第二時脈訊號來取樣該4筆取樣資料的一第四取樣資料，以產生該第四訊號。
  3. 如申請專利範圍第1項所述之實體層，其中該第三組取樣電路包含有一第一取樣電路、一第二取樣電路以及一第三取樣電路；該第一取樣電路係用以利用該第三時脈訊號來取樣該第一多工器輸出訊號，以產生該複數個第三取樣資料的其一；該第二取樣電路係用以利用該第三時脈訊號來取樣該第二多工器輸出訊號，以產生一取樣結果；以及該第三取樣電路係用以利用該第三時脈訊號來取樣該取樣結果，以產生該複數個第三取樣資料的另一。
  4. 如申請專利範圍第1項所述之實體層，另包含有：一時脈訊號產生器，用以接收一時脈訊號以產生該第一時脈訊號、該第二時脈訊號以及該第三時脈訊號；其中該時脈訊號產生器具有一第一路徑、一第二路徑以及一第三路徑；該第一路徑係用以產生該第一時脈訊號，並且該第一時脈訊號的該頻率係該時脈訊號的一頻率的一半；該第二路徑係用以產生該第二時脈訊號，並且該第二時脈訊號的該頻率係該時脈訊號的該頻率的一半；以及該第三路徑係用以產生該第三時脈訊號，並且該第三時脈訊號的該頻率係等於該時脈訊號的該頻率。
  5. 如申請專利範圍第4項所述之實體層，另包含有：一控制電路，用以根據該第一時脈訊號與該第二時脈訊號的相位資訊來產生一第一控制訊號，以控制該第二路徑的延遲量。
  6. 如申請專利範圍第5項所述之實體層，另包含有：一第一取樣電路，用以利用該第一時脈訊號來取樣該第二時脈訊號，以產生一第一取樣結果；其中該控制電路根據該第一取樣結果來產生該第一控制訊號，以控制該第二路徑的該延遲量。
  7. 如申請專利範圍第6項所述之實體層，其中該控制電路產生該第一控制訊號來控制該第二路徑以具有複數個不同延遲量，使得該第一取樣電路產生對應於該第二路徑之該複數個不同延遲量的複數個第一取樣結果；以及該控制電路參考該複數個第一取樣結果來決定用以決定該第二路徑之該延遲量的一最終數位控制碼。
  8. 如申請專利範圍第6項所述之實體層，其中該第二路徑包含有：一延遲線，被該第一控制訊號所控制以產生一延遲時脈訊號；一反相器，用以接收該延遲時脈訊號以產生一反相延遲時脈訊號；一第四多工器，用以選取該延遲時脈訊號以及該反相延遲時脈訊號的其一，以產生該第二時脈訊號；其中該控制電路另產生一第二控制訊號來控制該第四多工器，以選取該延遲時脈訊號以及該反相延遲時脈訊號的其一，以產生該第二時脈訊號。
  9. 如申請專利範圍第5項所述之實體層，其中該控制電路另用以根據該第二時脈訊號以及該第三時脈訊號的相位資訊來產生一第三控制訊號，以控制該第三路徑的延遲量。
  10. 如申請專利範圍第9項所述之實體層，另包含有：一第二取樣電路，用以利用該第二時脈訊號來取樣該第三時脈訊號，以產生一第二取樣結果；其中該控制電路根據該第二取樣結果來產生該第三控制訊號，以控制該第三路徑的該延遲量。
  11. 如申請專利範圍第10項所述之實體層，其中該控制電路產生該第三控制訊號來控制該第三路徑以具有複數個不同延遲量，使得該第二取樣電路產生對應於該第三路徑之該複數個不同延遲量的複數個第二取樣結果；以及該控制電路參考該複數個第二取樣結果來決定出用以決定該第三路徑之該延遲量的一最終數位控制碼。
  12. 如申請專利範圍第1項所述之實體層，其中該實體層係應用於一雙倍資料率同步動態隨機存取記憶體。
  13. 一種資料處理方法，包含有：分別利用一第一時脈訊號來取樣複數個資料，以產生複數個第一取樣資料；分別利用一第二時脈訊號來取樣該複數個第一取樣資料，以產生複數個第二取樣資料；選取一第一訊號以及一第二訊號的其一，以產生一第一多工器輸出訊號，其中該第一訊號以及該第二訊號係自該複數個第二取樣資料之一部分所取得； 選取一第三訊號以及一第四訊號的其一，以產生一第二多工器輸出訊號，其中該第三訊號以及該第四訊號係自該複數個第二取樣資料之另一部分所取得；分別利用一第三時脈訊號來取樣該第一多工器輸出訊號以及該第二多工器輸出訊號，以產生複數個第三取樣資料；以及交替地選取該複數個第三取樣資料的其一，以產生一輸出訊號；其中該第一時脈訊號的一頻率係該第三時脈訊號的一頻率的一半，以及該第二時脈訊號的一頻率係該第三時脈訊號的該頻率的一半。
  14. 如申請專利範圍第13項所述之資料處理方法，另包含有：利用一時脈訊號產生器的一第一路徑來接收一時脈訊號，以產生該第一時脈訊號，其中該第一時脈訊號的該頻率係該時脈訊號的一頻率的一半；利用該時脈訊號產生器的一第二路徑來接收該時脈訊號，以產生該第二時脈訊號，其中該第二時脈訊號的該頻率係該時脈訊號的該頻率的一半；以及利用該時脈訊號產生器的一第三路徑來接收該時脈訊號，以產生該第三時脈訊號，其中該第三時脈訊號的該頻率係等於該時脈訊號的該頻率。
  15. 如申請專利範圍第14項所述之資料處理方法，另包含有：根據該第一時脈訊號與該第二時脈訊號的相位資訊來產生一第一控制訊號，以控制該第二路徑的延遲量。
  16. 如申請專利範圍第15項所述之資料處理方法，另包含有： 利用該第一時脈訊號來取樣該第二時脈訊號，以產生一第一取樣結果；其中根據該第一時脈訊號與該第二時脈訊號的該相位資訊來產生該第一控制訊號，以控制該第二路徑的該延遲量的步驟包含有：根據該第一取樣結果來產生該第一控制訊號，以控制該第二路徑的該延遲量。
  17. 如申請專利範圍第16項所述之資料處理方法，其中根據該第一取樣結果來產生該第一控制訊號，以控制該第二路徑的該延遲量的步驟包含有：產生該第一控制訊號來控制該第二路徑以具有複數個不同延遲量；利用該第一時脈訊號來取樣該第二時脈訊號，以產生對應於該第二路徑之該複數個不同延遲量的複數個第一取樣結果；以及參考該複數個第一取樣結果來決定用以決定該第二路徑之該延遲量的一最終數位控制碼。
  18. 如申請專利範圍第16項所述之資料處理方法，其中利用該時脈訊號產生器的該第二路徑來接收該時脈訊號，以產生該第二時脈訊號，其中該第二時脈訊號的該頻率係該時脈訊號的該頻率的一半，的步驟包含有：利用由該第一控制訊號所控制的一延遲線來產生一延遲時脈訊號；利用一反相器來接收該延遲時脈訊號，以產生一反相延遲時脈訊號；以及產生一第二控制訊號來選取該延遲時脈訊號以及該反相延遲時脈訊號的其一，以產生該第二時脈訊號。
  19. 如申請專利範圍第15項所述之資料處理方法，另包含有： 根據該第二時脈訊號以及該第三時脈訊號的相位資訊來產生一第三控制訊號，以控制該第三路徑的延遲量。
  20. 如申請專利範圍第19項所述之資料處理方法，另包含有：利用該第二時脈訊號來取樣該第三時脈訊號，以產生一第二取樣結果；其中根據該第二時脈訊號以及該第三時脈訊號的該相位資訊來產生該第三控制訊號，以控制該第三路徑的該延遲量的步驟包含有：根據該第二取樣結果來產生該第三控制訊號，以控制該第三路徑的該延遲量。
TW111131604A 2022-02-08 2022-08-23 實體層以及資料處理方法 TWI807968B (zh)

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