TWI801940B - 半導體裝置及其製造方法與僅可一次編程之記憶體裝置 - Google Patents

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Abstract

本揭露書提供一種半導體裝置及形成此裝置之方法。根據本揭露書之半導體裝置包括：一閘極結構、一源/汲極部件、一介電層、一閘極接觸點，以及源/汲極接觸點。源/汲極部件係鄰近於閘極結構。介電層係設置於閘極結構和源/汲極部件之上。閘極接觸點係設置於介電層之中及閘極結構之上。源/汲極接觸點係設置於介電層之中和源/汲極部件之上。介電層係摻雜有一摻雜劑，而摻雜劑包括鍺或錫。

Description

半導體裝置及其製造方法與僅可一次編程之記憶體裝置
本揭露書係關於一種半導體裝置及其製造方法，以及僅可一次編程之記憶體裝置。
在半導體記憶體裝置當中，非揮發性記憶體(Non-Volatile Memory，NVM)裝置可用於儲存資料，即便於記憶體裝置關閉時亦然。在各種示例中，非揮發性記憶體裝置可包括：唯讀記憶體(Read Only Memory，ROM)、磁性記憶體、光學記憶體，或是快閃記憶體，其可存在於不同種類之非揮發性記憶體裝置當中。非揮發性記憶體裝置包括：可多次編程(Multi-Time Programmable，MTP)之記憶體裝置、僅可數次編程(Few-Time Programmable，FTP)之記憶體裝置，以及僅可一次編程(One-Time Programmable，OTP)之記憶體裝置。如其名稱所暗示，OTP NVM裝置僅能成功編程一次，但MTP NVM裝置則能成功編程很多次。與MTP NVM裝置相比，OTP NVM裝置具有更簡單之架構(Construction)及更小之踪跡(Footprint)。OTP NVM設備由於與現有製程的兼容性、可微縮性(Scalability)、可靠性和安全性而經常用於嵌入式NVM應用。依據目標應用、裝置要求、製成要求，可以使用浮動閘極(Floating Gate)、電子熔絲(E-fuse)或反熔絲(Antifuse)技術來實現OTP NVM裝置。
使用反熔絲技術之OTP NVM裝置可藉由將電晶體(Transistor)之閘極(Gate)和源極(Source)兩者作電性短路連接來進行編程。在一示例編程製程中，超過閘極介電層(Gate Dielectric Layer)之崩潰電壓之一編程電壓係施加於閘極上，導致閘極介電層發生雪崩崩潰(Avalanche Breakdown)。閘極介電層之雪崩崩潰將能使閘極短路連接至源極。然而，傳統OTP NVM裝置通常僅能適用其原設計目的，而無法滿足所有面向。
在一些實施例中，本揭露書提出一種半導體裝置，包括：一閘極結構；一源/汲極部件，鄰近於閘極結構；一介電層，設置於閘極結構和源/汲極部件之上；一閘極接觸點，設置於介電層之中及閘極結構之上；一源/汲極接觸點，設置於介電層之中和源/汲極部件之上；其中介電層係摻雜有一摻雜劑；其中摻雜劑包括鍺或錫。
在一些實施例中，本揭露書提出一種僅可一次編程(One-Time Programmable，OTP)之記憶體裝置，包括：一主動區；一第一閘極結構和一第二閘極結構，位於該主動區之上；一介電層，設置於該第一閘極結構和該第二閘極結構之上；一第一源/汲極接觸點，設置於該第一閘極結構和該第二閘極結構之間；一第二源/汲極接觸點，藉由該第二閘極結構來與該第一源/汲極接觸點分離；一第一閘極接觸點，設置於該第一閘極結構之上，並電性耦接至該第一閘極結構；其中該第一源/汲極接觸點之一部份、該第二源/汲極接觸點之一部份，以及該第一閘極接觸點皆設置於該介電層之內；其中該介電層係摻雜有一摻雜劑；其中該摻雜劑包括鍺或錫。
在一些實施例中，本揭露書提出一種半導體裝置之製造方法，包括下列操作：接收一工件，其中該工件包括一介電層、一閘極接觸點，以及一源/汲極接觸點，該閘極接觸點係設置於該介電層之中，而該源/汲極接觸點係鄰近於該閘極接觸點並設置於該介電層之中；以及在接收該工件之後，以一摻雜劑注入該介電層。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
此外，當用「大約」、「近似」等用詞來描述一數值或其數值範圍時，該用詞旨在涵蓋在合理範圍內之數值，如本技術領域中具有通常知識者所能理解，可能在製造過程中會產生之各種變異。例如，基於已知之製造公差，以及與公差相關聯之數值之製造特徵，數值或其範圍可涵蓋包括所述數目之合理範圍，像是在所述數目之+/- 10%以內。例如，若本技術領域之通常知識者已知與沈積材料層相關之製造公差為+/-15%，則厚度為「約5nm」之材料層可包含之尺寸範圍為4.25nm至5.75nm。更進一步地說，本說明書可以在各個示例中重複參考數字或/且字母。該重複是基於簡單和清楚之目的，並且其本身並不解釋所討論之各種實施例或/且配置之間之關係。
在半導體記憶體裝置當中，非揮發性記憶體(Non-Volatile Memory，NVM)裝置可用於儲存資料，即便於記憶體裝置關閉時亦然。非揮發性記憶體裝置包括：可多次編程(Multi-Time Programmable，MTP)之記憶體裝置、僅可數次編程(Few-Time Programmable，FTP)之記憶體裝置，以及僅可一次編程(One-Time Programmable，OTP)之記憶體裝置。如其名稱所暗示，OTP NVM裝置僅能成功編程一次，但MTP NVM裝置則能成功編程很多次。與MTP NVM裝置相比，OTP NVM裝置具有更簡單之架構(Construction)及更小之踪跡(Footprint)。OTP NVM設備由於與現有製程的兼容性、可微縮性(Scalability)、可靠性和安全性而經常用於嵌入式NVM應用。依據目標應用、裝置要求、製成要求，可以使用浮動閘極(Floating Gate)、電子熔絲(E-fuse)或反熔絲(Antifuse)技術來實現OTP NVM裝置。
基於浮動閘極(Floating-gate)技術之OTP NVM裝置包括一浮動閘極，其由一氧化層所隔絕開。編程(Programming)一浮動閘極OTP NVM裝置之操作包括：施加一高電壓以將電荷陷於浮動閘極上。抹除(Erasing)一浮動閘極OTP NVM裝置之操作包括：耗盡陷於浮動閘極上之電荷。基於電子熔絲技術之OTP NVM裝置包括一窄寬度熔絲。編程一電子熔絲OTP NVM裝置之操作包括：施加一高電壓以跨越熔絲。高電壓感應出通過熔絲之高電流密度，並藉由加速電遷移(Accelerated electro-migration)之操作使熔絲燒斷。由於熔絲燒斷之機制是不可逆的，故編程電子熔絲OTP NVM裝置將無法再進行抹除。基於反熔絲技術之OTP NVM裝置包括具有相對較低之崩潰電壓之一介電層(Dielectric Layer)。在一些傳統技術當中，反熔絲OTP NVM裝置包括適用於一些電晶體之一較薄閘極介電層(亦即，一核心閘極介電層)，以及適用於其他電晶體之一較厚閘極介電層(亦即，一輸入輸出(Input/Output，I/O)閘極介電層)。當施加一高編程電壓時，較薄閘極介電層會崩潰並形成一導電路徑，以允許一細胞電流(Cell Current)(Icell )通過。與浮動閘極OTP NVM裝置、電子熔絲OTP NVM裝置相比，反熔絲OTP NVM裝置可以更微縮，而其實施方式僅須極少或甚至無須電荷用於結構或製程當中。
關於反熔絲OTP NVM裝置之操作將於第1圖中作進一步說明。第1圖係顯示反熔絲OTP NVM裝置之一部份之等效電路之電路圖10。如第1圖所示，電路圖10包括一第一電晶體(Transistor)T1、一第二電晶體T2，以及一第三電晶體T3。第一電晶體T1之閘極係耦接至一編程字元線(Programming Word Line，WLP)，其可用於施加一編程電壓(Vpp )以編程OTP NVM裝置。第二電晶體T2之閘極係耦接至一讀取字元線(Read Word Line，WLR)。第三電晶體T3之閘極係耦接至一選擇(SEL)節點。第三電晶體T3之源/汲極係耦接至一位元線(BL)。當編程電壓(Vpp )尚未施加以編程OTP NVM裝置，且第二電晶體T2和第三電晶體T3皆導通時，僅有一漏電流(Leakage Current)會由第一電晶體T1起，經過第二電晶體T2和第三電晶體T3再流至位元線，此導致較小之細胞電流(Icell )及位元線(BL)可讀取出「0」。在理想情況下，當編程電壓(Vpp )施加於編程字元線(WLP)時，編程電壓(Vpp )將足以使第一電晶體T1之閘極介電層發生崩潰，並產生更大之細胞電流(Icell )通過此新的漏電路徑。當第二電晶體T2和第三電晶體T3皆導通時，更大之細胞電流(Icell )可由第一電晶體T1起，經過第二電晶體T2和第三電晶體T3再流至位元線，此導致及位元線可讀取出「1」。假如因任何製程變異，使得編程電壓(Vpp )不夠高無法使第一電晶體T1之閘極介電層發生崩潰，則反熔絲OTP NVM裝置之編程操作可能會失敗。在一些示例中，此編程操作或許會重新再嘗試一次。
傳統上，所選擇之編程電壓(Vpp )會高於第一電晶體T1之閘極介電層之崩潰電壓。因為第一電晶體T1並不特別，且其餘核心電晶體共用相同之閘極介電層之厚度，編程電壓(Vpp )可介於4.5V至5.5V之間。既然此編程電壓可能高於輸入輸出裝置或控制電路所提供之供應電壓(Supply Voltage)，則有可能需要結構上之改變。在一些需要成功編程之示例中，往往需要更高之編程電壓(Vpp )來實施，以容納各種可能之製程變異(Process Variation)。例如，當OTP NVM裝置中之電晶體之閘極介電層具有不同厚度時，編程電壓必須很可靠地使所有應該崩潰的閘極介電層皆發生崩潰。當編程電壓(Vpp )逐漸變高時，OTP NVM裝置之供應電壓和功率消耗(Power Consumption)亦將提高。在一些示例中，提出了諸如深n型井(Deep n-type Well)之類的結構變化以承受高供應電壓。 這種結構變化可能會使製造過程複雜化並降低產量，從而抵消了上述反熔絲OTP NVM裝置之好處。
本揭露書提出一種製程，可在一OTP NVM裝置中形成具有低崩潰電壓之洩漏路徑(Leakage Path)。在一示例製程中，可接收包括一OTP NVM裝置之一工件(Workpiece)。此工件包括一閘極接觸點(Gate Contact)和一源/汲極接觸點(Source/Drain Contact)，其中源/汲極接觸點係鄰近於閘極接觸點。閘極接觸點和源/汲極接觸點係內嵌於一介電層當中。在一示例製程中，可向工件注入諸如鍺或錫之類的摻雜物(Dopant Species)，以在介電層中引入雜質(Impurities)和缺陷(Defects)。介電層中之缺陷將會降低介於閘極接觸點和源/汲極接觸點之間之介電層之崩潰電壓，其可降低至大約2V至3V之間，例如：2.5V。因此，OTP NVM裝置之編程僅需要一較低編程電壓，例如：介於大約2V至3V之間。在一些實施例中，介於閘極接觸點和源/汲極接觸點之間之介電層之崩潰現象可創造出一洩漏路徑(或是一導電路徑，Conduction Path)，其可物理性地延伸於閘極接觸點和源/汲極接觸點之間。此洩漏路徑(或導電路徑)可包括來自於閘極接觸點和源/汲極接觸點之材料。藉由降低編程電壓，本揭露書之實施例可將一OTP NVM裝置之功率消耗量降低達90%之多。
本揭露書之各種面向現將於第2-8圖中作更詳細之描述。第2圖係根據本揭露書之一或多個面向所述之一流程圖，其可說明從一工件處形成一半導體裝置或其一部份之一方法100。方法100僅是示例，並不旨在將本揭露書限制為方法100中所明確示出之內容。可以在方法100之前，期間和之後提供其他操作，並且可以替換，消除或移動所描述之某些操作。為了簡單起見，本文沒有詳細描述所有操作。 下面結合根據方法100之實施例在製造的不同階段之工件200(如第2-8圖所示)的局部剖視圖或佈局圖描述方法100。為避免疑問，在所有圖中，X方向係垂直於Y方向，而Z方向係同時垂直於X方向和Y方向。必須注意的是，因為可以將工件200製造成半導體裝置，所以根據上下文需要，亦可將工件200稱為半導體裝置200。
參考第2、3、4圖，方法100包括一操作102，其中一工件200已被接收。第3圖係說明工件200之一佈局圖。如第3圖所示，其視圖被其他特徵遮擋之特徵可以視為工件200的透視俯視圖。工件200包括一基板(Substrate)202和一OTP記憶體裝置212，其中OTP記憶體裝置212係設置於基板202上。OTP記憶體裝置212可以是一OTP NVM裝置，並包括：一主動區(Active Region)204、一第一閘極結構(Gate Structure)206-1、一第二閘極結構206-2、一第三閘極結構206-3、一第四閘極結構206-4、一第一源/汲極接觸點208-1、一第二源/汲極接觸點208-2、一第三源/汲極接觸點208-3、一第一編程字元線(Program Word Line)(WLP0)218-1、一第二編程字元線(WLP1)218-2、一第一讀取字元線(Read Word Line)(WLR0)220-1、一第二讀取字元線(WLR1)220-2、一第一位元線(Bit Line)222-1、一第二位元線222-2、一第三位元線222-3、一第一隔離結構(Isolation Structure)224-1，以及一第二隔離結構224-2。第一閘極結構206-1係藉由一第一閘極接觸點210-1來電性耦接至第一編程字元線(WLP0)218-1。第二閘極結構206-2係藉由一第二閘極接觸點210-2來電性耦接至第一讀取字元線(WLR0)220-1。第三閘極結構206-3係藉由一第三閘極接觸點210-3來電性耦接至第二讀取字元線(WLR1)220-2。第四閘極結構206-4係藉由一第四閘極接觸點210-4來電性耦接至第二編程字元線(WLP1)218-2。第二源/汲極接觸點208-2係藉由源/汲極接觸點貫通件(Source/Drain Contact Vias)214來電性耦接至第一位元線222-1、第二位元線222-2，以及第三位元線222-3。第一閘極接觸點210-1、第二閘極接觸點210-2、第三閘極接觸點210-3、第四閘極接觸點210-4、第一源/汲極接觸點208-1、第二源/汲極接觸點208-2、第三源/汲極接觸點208-3，以及源/汲極接觸貫通件214皆可設置/內嵌於一第一介電層216當中。第一介電層216可設置於基板202之上，亦可包括設置於第一閘極結構206-1、第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4之上。
在一個實施例中，基板202可以是矽(Si)基板。在一些其他實施例中，基板202可以包括其他半導體，例如：鍺(Ge)，矽鍺(SiGe)，或III-V族半導體材料。例如，III-V族半導體材料可以包括砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、磷化砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化銦鎵鎵(GaInP)，以及砷化銦鎵(InGaAs)。基板202還可以包括一絕緣層，例如一氧化矽層，以提供一絕緣體上矽(Silicon-on-Insulator，SOI)結構。在一些實施例中，基板202可以包括一個或多個井區(Well)，例如：摻雜有n型摻雜劑(亦即，磷(P)或砷(As))之n型井區，或是摻雜有p型摻雜劑(亦即，硼(B)或鎵(Ga))之p型井區，以形成不同類型之裝置。對n型井和p型井之摻雜過程可藉由使用離子注入法(Ion Implantation)或熱擴散法(Thermal Diffusion)來形成。
主動區204可以包括在基板202上方升高之一鰭結構(Fin Structure)。當主動區204包括一鰭結構時，半導體裝置200中之電晶體可以是一鰭式場效電晶體(Fin-type Field Effect Transistor，FinFET)。可以通過對基板202或沉積在基板202上之磊晶層(Epitaxial Layer)進行圖案化(Patterning)來形成主動區204。儘管在圖中未明確示出，但是主動區204之一基底部份(Base Portion)可被一隔離部件(Isolation Feature)所圍繞，以將主動區204與一相鄰主動區(Neighboring Active Region)隔離開。 隔離部件可以是一淺溝槽隔離(Shallow Trench Isolation，STI)部件。 隔離部件可由氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽玻璃(Fluorine-doped Silicate Glass FSG)、低k介電質(Low-k Dielectric)、上述之組合，且/或本領域已知之其他合適材料所組成。
第一閘極結構206-1、第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4可設置於主動區204之上。更詳細地說，第一閘極結構206-1、第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4可設置於主動區204之通道區(Channel Region)之上。在第3圖所示之實施例中，主動區204係縱長地(Lengthwise)沿著X軸方向作延伸，而第一閘極結構206-1、第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4係縱長地沿著Y軸方向作延伸，其係與X軸方向互相垂直。在第3圖中，閘極結構和主動區204之每一交叉(Intersection)皆可定義出OTP記憶體裝置212之各別之一電晶體。第一閘極結構206-1、第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4之每一者分別包括一閘極介電層和一閘極電極(Gate Electrode)，其中閘極介電層係位於主動區204之上，而閘極電極係位於閘極介電層之上。可參考第4圖以說明每一閘極結構之建造方式作為示例。如第4圖所示，第一閘極結構206-1包括一閘極介電層228和一閘極電極230，其中閘極介電層228係位於主動區204之上，而閘極電極230係位於閘極介電層228之上。其餘閘極結構(第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4)具有相似之建造方式，其詳細內容在此予以省略。
閘極介電層228包括位於主動區204上之一界面層(Interfacial Layer)，以及位於界面層上之一高k值介電層(High-k Dielectric Layer)。在一些實施例中，界面層可以包括氧化矽層(SiO2 )、氮氧化矽(SiON)，或是矽酸鉿(HfSiO)。在一實施例中，高k值介電層可包括氧化鉿(HfO2 )。抑或，高k值介電層可以包括其他高k值介電質，例如：氧化鈦(TiO2 )、氧化鉿鋯(HfZrO)、氧化鉭(Ta2 O5 )、氧化鉿矽(HfSiO4 )、氧化鋯(ZrO2 )，氧化鋯矽(ZrSiO2 )、氧化鑭(La2 O3 )、氧化鋁(Al2 O3 )、氧化鋯(ZrO)、氧化釔(Y2 O3 )、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、氧化鉿鑭(HfLaO)、鑭矽氧化物(LaSiO)、鋁矽氧化物(AlSiO)、鉿鉭氧化物(HfTaO)，鉿鈦氧化物(HfTiO)，(Ba,Sr)TiO3 (BST)、氮化矽(SiN)、氮氧化矽(SiON)，上述之組合，或是其他合適之材料。在各個實施例中，閘極電極230可以一多層結構，其包括至少一功函數層(Work Function Layer)和一金屬填充層(Metal Fill Layer)。例如，至少一個功函數層可以包括：氮化鈦(TiN)、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、氰化鉭(TaCN)，或是碳化鉭(TaC)。金屬填充層可以包括：鋁(Al)、鎢(W) 、鎳(Ni) 、鈦(Ti) 、釕(Ru) 、鈷(Co) 、鉑(Pt) 、氮化鉭矽(TaSiN)、銅(Cu)，其他難熔金屬，或其他合適之金屬材料，或上述之組合。在第4圖所示的一些實施例中，第一閘極結構206-1之側壁(Sidewall)係藉由一閘極間隔件(Gate Spacer)232來進行排列。閘極間隔件232可以包括一電介質材料，例如：氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧氮化矽，或它們之組合。類似地，其他閘極結構(第二閘極結構206-2，第三閘極結構206-3，以及第四閘極結構206-4)也可藉由閘極隔離層232來進行排列。
請再參考第4圖。第一閘極接觸點210-1係設置於第一閘極結構206-1上，並延伸進入第一介電層216。第二閘極接觸點210-2係設置於第二閘極結構206-2上，並延伸進入第一介電層216。第三閘極接觸點210-3係設置於第三閘極結構206-3上，並延伸進入第一介電層216。第四閘極接觸點210-4係設置於第四閘極結構206-4上，並延伸進入第一介電層216。第一閘極結構206-1、第二閘極結構206-2、第三閘極結構206-3，以及第四閘極結構206-4之每一者係分別設置於主動區204中之一通道區上。源/汲極部件(Source/Drain Feature)226係設置於源/汲極區域內，其係與通道區(Channel Region)相鄰近。請再參考第4圖，其可用於說明一源/汲極部件226與其鄰近結構之關聯。如第4圖所示，第一源/汲極接觸點208-1係設置於源/汲極部件226之上，其可設置於與第一閘極結構206-1和第二閘極結構206-2相重疊之二個通道區之間。如第4圖所示，源/汲極部件226係鄰近於第一閘極結構206-1和第二閘極結構206-2。在一些實施方式中，第一源/汲極接觸點208-1可與源/汲極部件226作直接接觸。在一些圖中未明確顯示之實施方式中，在第一源/汲極接觸點208-1和源/汲極部件226之間可夾有一矽化物層。這種矽化物層可以包括矽化鈦(TiSi)、氮化矽鈦(TiSiN)、矽化鉭(TaSi)、矽化鎢(WSi)、矽化鈷(CoSi)，或是矽化鎳(NiSi)。 每個源/汲極接觸點則係設置於二個閘極結構之間。
如第4圖所示，第一源/汲極接觸點208-1係設置於第一閘極結構206-1和第二閘極結構206-2之間，並延伸進入介電層。每一源/汲極接觸點可以藉由一接觸蝕刻停止層(Contact Etch Stop Layer，CESL)234來與閘極間隔件232分隔開。接觸蝕刻停止層234可以包括氮化矽、氧化矽、氧氮化矽且/或本技術領域已知的其他材料。源/汲極接觸貫通件214係設置於第二源/汲極接觸點208-2之上，以及第一介電層216之中。第一閘極接觸點210-1、第二閘極接觸點210-2、第三閘極接觸點210-3、第四閘極接觸點210-4、第一源/汲極接觸點208-1、第二源/汲極接觸點208-2、第三源/汲極接觸點208-3，以及源/汲極接觸貫通件214可能包括銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鎳(Ni)、鈷(Co)或其他合適之金屬或金屬合金。另外，雖然未由第4圖中所明示，第一閘極接觸點210-1、第二閘極接觸點210-2、第三閘極接觸點210-3、第四閘極接觸點210-4、第一源/汲極接觸點208-1、第二源/汲極接觸點208-2、第三源/汲極接觸點208-3，以及源/汲極接觸貫通件214之每一者之側壁皆可藉由一阻擋層(Barrier Layer)與第一介電層216互相分離。此阻擋層可包括氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、氮化鎳(NiN)，或是氮化鈷(CoN)。
第一介電層216可以是一層間介電(Interlayer Dielectric，ILD)層，並且可以包括四乙基原矽酸鹽(Tetraethylorthosilicate，TEOS)氧化物、未摻雜之矽酸鹽玻璃(Undoped Silicate Glass，USG)、硼磷矽酸鹽玻璃(Borophosphosilicate Glass，BPSG)、氟矽酸鹽玻璃(Fluorosilicate Glass，FSG)、磷矽酸鹽玻璃(Phosphosilicate Glass，PSG)，或是摻硼矽玻璃(Boron Doped Silicon Glass，BSG)。請參考第4圖。第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之最短間距係大於閘極介電層228之厚度。例如，第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之最短間距可約介於5nm至10nm之間，但閘極介電層228之厚度可約介於1nm至3nm之間。因為如此，當一編程電壓施加於第一閘極接觸點210-1時，閘極介電層228可能會崩潰，但介電層則不會。閘極介電層228之崩潰現象可產生一第一洩漏路徑(Leakage Path)1000，其可由閘極電極230起，經由主動區206和源/汲極部件226，再至第一源/汲極接觸點208-1。可以觀察到的是，閘極介電層228之崩潰現象可能需要介於4.5V至5.5V之間之一編程電壓。如前所述，這樣的高編程電壓(約介於4.5V至5.5V之間)可能造成功率消耗增加，亦可能需要額外之部件和結構來提升供應電壓。
第一編程字元線(WLP0)218-1、第二編程字元線(WLP1)218-2、第一讀取字元線(WLR0)220-1、第二讀取字元線(WLR1)220-2、第一位元線222-1、第二位元線222-2，以及第三位元線222-3可皆為金屬線(Metal Line)，其可形成於一零號金屬互連層(Metal-0 (M0) Interconnection Layer)當中。這些金屬線可包括銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鎳(Ni)、鈷(Co)或其他合適金屬或金屬合金，其可沿X軸方向來作縱向延伸。第一隔離結構224-1和第二隔離結構224-2可以是由一種或多種介電材料，例如：氧化矽、氮化矽、或氮氧化矽，所形成之虛擬鰭(Dummy Fin)或介電鰭(Dielectric Fin)。第一隔離結構224-1和第二隔離結構224-2亦可沿著X軸方向作縱向延伸。
請參考第2、5、6、7圖。方法100包括一操作104，其中一注入程序(Implantation Processor)300係施加於第一介電層216上。在第5圖中，注入程序300可用於在第一介電層216中引入雜質(Impurities)和缺陷(Defects)。在一些實施例中，注入程序300可注入週期表(Period Table)第4A族中諸如鍺(Ge)或錫(Sn)之類之摻雜劑，以在第一介電層216中引入缺陷和雜質。在一些其他實施例中，注入程序可以注入惰性氣體，例如：氙或氬，以在第一介電層216中引入缺陷和空位(Vacancy)。注入程序300可以包括濃度約介於5×1014 原子/平方公分和1×1015 原子/平方公分之間之注入劑量。 在一些實施方案中，注入程序300可包含介於約5keV與30keV之間之離子注入能量(Ion Implantation Energy)。可參考第6、7圖。為了便於參考，已經通過注入程序300所注入之第一電介質216可以被稱為一第二介電層2160。可以觀察到的是，由注入程序300所導致之缺陷、雜質，以及空位皆可捕獲(Trap)電荷，並有助於使第二介電層2160發生崩潰之一滲透過程(Percolation Process)。換句話說，在操作104中之注入程序300有效降低了介電層之崩潰電壓。 根據本揭露書，由於有了注入程序300，在第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之第二介電層2160之崩潰電壓會變得低於閘極電介層228之崩潰電壓。
在一些實施例中，約介於2V至3V之間之一編程電壓已足以使第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之第二介電層2160發生崩潰。因為約介於2V至3V之間之編程電壓尚不足以使閘極介電層228發生崩潰，故閘極介電層228將可維持於完好無損(Intact)之狀態。由於如此，當約介於2V至3V之間之一編程電壓施加於第一閘極接觸點210-1時，閘極介電層228可能會沿著一第二洩露路徑2000發生崩潰，但介電層則不會。第二洩露路徑2000可穿過介於第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之第二介電層2160。為了確保注入程序300之深度可達到介於第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之區域，注入程序300包括介於約5keV與30keV之間之離子注入能量。為了確保編程電壓落入2V至3V之間之範圍，注入程序300包括濃度約介於5×1014 原子/平方公分和1×1015 原子/平方公分之間之注入劑量。當劑量低於5×1014 原子/平方公分時，注入程序300不足使第二介電層2160之崩潰電壓降低至所需水平。當劑量高於1×1015 原子/平方公分時，注入程序300則可能使第二介電層2160之崩潰電壓不適當地降低至OTP記憶體裝置易發生故障之水平。例如，當劑量高於1×1015 原子/平方公分時，第二閘極接觸點210-2(如第6圖所示)和第一源/汲極接觸點208-1之間之第二介電層2160可能在OTP記憶體裝置212之一讀取操作期間發生崩潰。在讀取操作期間，約介於0.5V至1.5V之間之一讀取電壓可施加於第二閘極接觸點210-2。在注入程序300之後，第二介電層2160可包括介於5×1014 原子/平方公分和1×1015 原子/平方公分之間之摻雜濃度(Dopant Concentration)，如上所述，其中摻雜劑可以包括鍺或錫。
請參考第2、8圖。方法100包括一操作106，其中一編程電壓係施加於OTP記憶體裝置212。在操作106中，約介於2V至3V之間之一編程電壓係施加於第一編程字元線(WLP0)218-1和第二編程字元線(WLP1)218-2。藉由第一閘極接觸點210-1和第四閘極接觸點210-4，編程電壓可分別施加於第一閘極結構206-1和第四閘極結構206-4。因為約介於2V至3V之間之編程電壓尚不足以使閘極介電層228發生崩潰，故閘極介電層228將維持於完好無損狀態。然而，如前所述，約介於2V至3V之間之編程電壓已足以使介於第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之第二介電層2160發生崩潰，亦足以使介於第四閘極接觸點210-4和第三源/汲極接觸點208-3之間之第二介電層2160發生崩潰。
實驗和顯微圖像表明，由於有電遷移，施加編程電壓可能產生一洩漏部件(Leakage Feature)。第8圖顯示出了在第一閘極接觸點210-1和第一源/汲極接觸點208-1之間之一洩漏部件3000。洩漏部件3000包括第一閘極接觸點210-1和第一源/汲極接觸點208-1之材料。例如，洩漏部件3000可以包括銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鎳(Ni)、鈷(Co)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、氮化鎳(NiN)，或是氮化鈷(CoN)。
本文描述的各種實施例提供了超過現有技術的若干優點。將可理解的是，在本文中並非必須討論所有優點，對於所有實施例都不需要特定的優點，而其他實施例則可提供不同的優點。作為一示例，本揭露之方法可將OTP記憶體裝置之一編程洩漏路徑(Programming Leakage Path)從閘極結構之閘極介電層轉移(Shift)至閘極接觸點與源/汲極接觸點之間之一層間介電層(ILD Layer)。藉由用諸如鍺或錫之摻雜劑注入ILD層，本揭露書之方法可將ILD層之崩潰電壓降低至低於閘極電介層之崩潰電壓之水平。 ILD層於閘極接觸點和源/汲極接觸點之間之洩漏路徑可允許約介於2V和3V之間之編程電壓。與讓閘極介電層發生崩潰所需之較高編程電壓相比，本揭露書使用較低之編程電壓可以減少功率消耗並提高產量。另外，在施加編程電壓時，可以在ILD層中閘極接觸點和源/汲極接觸點之間形成一洩漏部件。洩漏部件可以包括在閘極觸點或源/汲極接觸點中所發現之材料。
因此，在一方面中，本揭露書提出一種半導體裝置，包括：一閘極結構；一源/汲極部件，鄰近於該閘極結構；一介電層，設置於該閘極結構和該源/汲極部件之上；一閘極接觸點，設置於該介電層之中及該閘極結構之上；一源/汲極接觸點，設置於該介電層之中和該源/汲極部件之上；其中該介電層係摻雜有一摻雜劑；其中該摻雜劑包括鍺或錫。
在一些實施例中，該介電層中之該摻雜劑之濃度約介於5×1014 原子/立方公分和1×1015 原子/立方公分之間。在一些實施例中，該閘極接觸點和該源/汲極接觸點之間之該介電層之一崩潰電壓約介於2V至3V之間。在一些實施例中，該閘極結構包括一閘極介電層；該閘極介電層之一崩潰電壓係大於該閘極接觸點和該源/汲極接觸點之間之該介電層之一崩潰電壓。在一些實施例中，該半導體裝置更包括：一洩漏路徑，介於該閘極接觸點和該源/汲極接觸點之間，其中該洩漏路徑係電性耦接該閘極接觸點和該源/汲極接觸點。在一些實施例中，該洩漏路徑係物理性地延伸穿過該介電層之一部份。在一些實施例中，該洩漏路徑包括該閘極接觸點之材料，或是該源/汲極接觸點之材料。在一些實施例中，該介電層包括四乙基原矽酸鹽(Tetraethylorthosilicate，TEOS)氧化物、未摻雜之矽酸鹽玻璃(Undoped Silicate Glass，USG)、硼磷矽酸鹽玻璃(Borophosphosilicate Glass，BPSG)、氟矽酸鹽玻璃(Fluorosilicate Glass，FSG)、磷矽酸鹽玻璃(Phosphosilicate Glass，PSG)，或是摻硼矽玻璃(Boron Doped Silicon Glass，BSG)。
在另一方面，本揭露書提出一種僅可一次編程(One-Time Programmable，OTP)之記憶體裝置，包括：一主動區；一第一閘極結構和一第二閘極結構，位於該主動區之上；一介電層，設置於該第一閘極結構和該第二閘極結構之上；一第一源/汲極接觸點，設置於該第一閘極結構和該第二閘極結構之間；一第二源/汲極接觸點，藉由該第二閘極結構來與該第一源/汲極接觸點分離；一第一閘極接觸點，設置於該第一閘極結構之上，並電性耦接至該第一閘極結構；其中該第一源/汲極接觸點之一部份、該第二源/汲極接觸點之一部份，以及該第一閘極接觸點皆設置於該介電層之內；其中該介電層係摻雜有一摻雜劑；其中該摻雜劑包括鍺或錫。
在一些實施例中，該介電層中之該摻雜劑之濃度約介於5×1014 原子/立方公分和1×1015 原子/立方公分之間。在一些實施例中，該第一閘極接觸點和該第一源/汲極接觸點之間之該介電層之一崩潰電壓約介於2V至3V之間。在一些實施例中，該第二源/汲極接觸點係藉由一源/汲極接觸點貫通件來耦接至一位元線。在一些實施例中，該記憶體裝置更包括：一洩漏路徑，介於該第一閘極接觸點和該第一源/汲極接觸點之間；以及一第二閘極接觸點，設置於該第二閘極結構之上，並電性耦接至該第二閘極結構；其中該第二閘極接觸點係設置於該介電層之內；其中該介於該第二閘極接觸點和該第一源/汲極接觸點之間之該介電層之一部份不包括洩漏路徑。在一些實施例中，該第一閘極接觸點係耦接至一編程字元線；該第二閘極接觸點係耦接至一讀取字元線；該第一閘極結構和該第二閘極結構係縱向地沿著一第一方向作延伸；該編程字元線和該讀取字元線係縱向地沿著一第二方向作延伸，其中該第二方向係垂直於該第一方向。
又一方面，本揭露書提出一種半導體裝置之製造方法，包括下列操作：接收一工件，其中該工件包括一介電層、一閘極接觸點，以及一源/汲極接觸點，該閘極接觸點係設置於該介電層之中，而該源/汲極接觸點係鄰近於該閘極接觸點並設置於該介電層之中；以及在接收該工件之後，以一摻雜劑注入該介電層。
在一些實施例中，該摻雜劑為週期表第4A族之元素。在一些實施例中，該摻雜劑包括鍺或錫。在一些實施例中，該介電層之注入程序能降低介於該閘極接觸點和該源/汲極接觸點之間之該介電層之一崩潰電壓。在一些實施例中，該介電層之該摻雜濃度約介於5×1014 原子/平方公分和1×1015 原子/平方公分之間。在一些實施例中，該介電層之注入程序包括介於約5keV與30keV之間之注入能量。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10:電路圖 100:方法 102,104,106:操作 1000:第一洩漏路徑 200:工件 202:基板 204:主動區 206-1:第一閘極結構 206-2:第二閘極結構 206-3:第三閘極結構 206-4:第四閘極結構 208-1:第一源/汲極接觸點 208-2:第一源/汲極接觸點 208-3:第一源/汲極接觸點 210-1:第一閘極接觸點 210-2:第二閘極接觸點 210-3:第三閘極接觸點 210-4:第四閘極接觸點 212:OTP記憶體裝置 214:源/汲極接觸點貫通件 216:第一介電層 218-1:第一編程字元線 218-2:第二編程字元線 220-1:第一讀取字元線 220-2:第二讀取字元線 222-1:第一位元線 222-2:第二位元線 222-3:第三位元線 224-1:第一隔離結構 224-2:第二隔離結構 226:源/汲極部件 228:閘極介電層 230:閘極電極 232:閘極間隔件 234:接觸蝕刻停止層 2000:第二洩漏路徑 2160:第二介電層 300:注入程序 3000:洩漏部件 BL:位元線 Icell :細胞電流 SEL:選擇節點 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 Vpp :編程電壓 WLP:編程字元線 WLR:讀取字元線 X:X軸 Y:Y軸 Z:Z軸
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖係顯示根據本揭露書之一或多個方面之OTP NVM裝置之一部份之等效電路之電路圖。 第2圖係顯示根據本揭露書之一或多個方面之半導體裝置之製造方法之流程圖。 第3圖係顯示根據本揭露書之一或多個方面之半導體裝置之佈局圖。 第4圖係顯示根據本揭露書之一或多個方面之第3圖之半導體裝置之一部份之局部剖面圖。 第5圖係顯示根據本揭露書之一或多個方面之經歷注入程序後之半導體裝置之一部份之局部剖面圖。 第6圖係顯示根據本揭露書之一或多個方面，分別經過第5圖之注入程序後之半導體裝置之佈局圖。 第7圖係顯示根據本揭露書之一或多個方面，分別經過第5圖之注入程序後之半導體裝置之一部份之局部剖面圖。 第8圖係顯示根據本揭露書之一或多個方面，經過編程操作後之半導體裝置之一部份之局部剖面圖。
100:方法
102,104,106:操作

Claims (10)

  1. 一種半導體裝置，包括：一閘極結構；一源/汲極部件，鄰近於該閘極結構；一介電層，設置於該閘極結構和該源/汲極部件之上；一閘極接觸點，設置於該介電層之中及該閘極結構之上；一源/汲極接觸點，設置於該介電層之中和該源/汲極部件之上；其中該介電層係摻雜有一摻雜劑；其中該摻雜劑包括鍺或錫。
  2. 如請求項1所述之半導體裝置，其中該介電層中之該摻雜劑之濃度約介於5×1014原子/立方公分和1×1015原子/立方公分之間，其中該閘極接觸點和該源/汲極接觸點之間之該介電層之一崩潰電壓約介於2V至3V之間，其中該閘極結構包括一閘極介電層，而其中該閘極介電層之一崩潰電壓係大於該閘極接觸點和該源/汲極接觸點之間之該介電層之一崩潰電壓。
  3. 如請求項1所述之半導體裝置，更包括：一洩漏路徑，介於該閘極接觸點和該源/汲極接觸點之間，其中該洩漏路徑係電性耦接該閘極接觸點和該源/汲極接觸點，其中該洩漏路徑係物理性地延伸穿過該介電層之一部份，其中該洩漏路徑包括該閘極接觸點之材料，或是該源/汲極接觸點之材料。
  4. 如請求項1所述之半導體裝置，其中該介電層包括四乙基原矽酸鹽氧化物、未摻雜之矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃，或是摻硼矽玻璃。
  5. 一種僅可一次編程之記憶體裝置，包括：一主動區；一第一閘極結構和一第二閘極結構，位於該主動區之上；一介電層，設置於該第一閘極結構和該第二閘極結構之上；一第一源/汲極接觸點，設置於該第一閘極結構和該第二閘極結構之間；一第二源/汲極接觸點，藉由該第二閘極結構來與該第一源/汲極接觸點分離；一第一閘極接觸點，設置於該第一閘極結構之上，並電性耦接至該第一閘極結構；其中該第一源/汲極接觸點之一部份、該第二源/汲極接觸點之一部份，以及該第一閘極接觸點皆設置於該介電層之內；其中該介電層係摻雜有一摻雜劑；其中該摻雜劑包括鍺或錫。
  6. 如請求項5所述之僅可一次編程之記憶體裝置，其中該介電層中之該摻雜劑之濃度約介於5×1014原子/立方公分和1×1015原子/立方公分之間，其中該第一閘極接觸點和該第一源/汲極接觸點之間之該介電層之一崩潰電壓約介於2V至3V之間，而其中該第二源/汲極接觸點係藉由一源/汲極接觸點貫通件來耦接至一位元線。
  7. 如請求項5所述之僅可一次編程之記憶體裝置，更包括：一洩漏路徑，介於該第一閘極接觸點和該第一源/汲極接觸點之間；以及一第二閘極接觸點，設置於該第二閘極結構之上，並電性耦接至該第二閘極結構；其中該第二閘極接觸點係設置於該介電層之內； 其中介於該第二閘極接觸點和該第一源/汲極接觸點之間之該介電層之一部份不包括洩漏路徑。
  8. 如請求項7所述之僅可一次編程之記憶體裝置，其中：該第一閘極接觸點係耦接至一編程字元線；該第二閘極接觸點係耦接至一讀取字元線；該第一閘極結構和該第二閘極結構係縱向地沿著一第一方向作延伸；該編程字元線和該讀取字元線係縱向地沿著一第二方向作延伸，其中該第二方向係垂直於該第一方向。
  9. 一種半導體裝置之製造方法，包括操作：接收一工件，其中該工件包括一介電層、一閘極接觸點，以及一源/汲極接觸點，該閘極接觸點係設置於該介電層之中，而該源/汲極接觸點係鄰近於該閘極接觸點並設置於該介電層之中；以及在接收該工件之後，以一摻雜劑注入該介電層，其中該摻雜劑包括鍺或錫，並且該介電層之注入程序能降低介於該閘極接觸點和該源/汲極接觸點之間之該介電層之一崩潰電壓。
  10. 如請求項9所述之方法，其中該介電層之該摻雜濃度約介於5×1014原子/立方公分和1×1015原子/立方公分之間，其中該介電層之注入程序包括介於約5keV與30keV之間之注入能量。
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