TWI797507B - 具有低漏電流的電晶體及其製造方法 - Google Patents

Abstract

具有低漏電流的電晶體包含一基板、一閘極、多個間隔層、多個襯墊介電層、一源極和一汲極。該閘極形成在一閘極介電層之上，其中該閘極介電層具有一第一介電常數。該多個間隔層具有一第二介電常數。該多個襯墊介電層形成在該多個間隔層之下以及具有一第三介電常數。該源極和該汲極相鄰於該多個間隔層以及設置在相對於該閘極的相反方向上。該第一介電常數、該第二介電常數及該第三介電常數彼此不同。

Description

具有低漏電流的電晶體及其製造方法

本發明是有關於一種電晶體及其製造方法，尤指一種具有低漏電流的電晶體及其製造方法。

建立在鍺(germanium，Ge)或矽(silicon，Si)半導體技術上的系統為了滿足各種不同的應用而逐漸變得越來越小和需要越來越低的功耗。可以滿足上述要求的最具競爭力的現有技術是互補式金氧半(Complementary Metal Oxide Semiconductor，CMOS)鰭式場效應電晶體(fin field-Effect transistor，FinFET)技術。然而在現有技術中，該鰭式場效應電晶體技術所面臨的最大問題是所謂的短通道效應(short-channel effect，SEC)，其中該短通道效應包含在較高的工作溫度環境下的閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，帶間隧道漏電流(band-to-band(BTB)tunneling leakage current)，和源極/汲極至基板漏電流。傳統的互補式金氧半元件主要是利用塊狀鍺(bulk germanium)或矽基板製造。當該互補式金氧半元件的閘極的長度減少到小於30奈米至40奈米時，利用塊狀鍺(bulk germanium)或矽基板製造的該互補式金氧半元件會具有對製造狀況敏感的特徵。另外，在諸如行動計算(mobile computing)或第五代無線系統(fifth generation wireless systems，5G)網路通信之類的高性能電路中，具有約30奈米的 通道長度的該互補式金氧半元件的性能顯然是不夠的。

因為形成在互補式金氧半的閘極的兩邊的間隔層不能通過傳統的鰭式場效應電晶體元件技術來縮小，所以在可能會出現較高且脆弱的鰭狀主動區(fin-like active region)的風險下，僅有一個很小的裕度(margin)可通過減少單一元件實際佔用的面積以增加集成密度。

現今已經發表了許多關於傳統的鰭式場效應電晶體元件結構的特性分析的研究，例如利用絕緣體上矽(Silicon On Insulator，SOI)基板取代塊狀基板。然而，該傳統的鰭式場效應電晶體元件的源極/汲極區域的寄生電阻會由於薄膜厚度的緣故而變得很大，所以需要在該源極/汲極區域中生長出實質均勻的選擇性外延(selective epitaxial，SEG)層以降低該寄生電阻。如果沒有新發明，則該傳統鰭式場效應電晶體元件的結構的進一步縮小的特性將不會得到很大改善以實現低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)和接面漏電流(junction leakage current)，進而達到縮小其尺寸並提高其性能的目標。

當互補式金氧半的物理通道長度縮小到20奈米，或10奈米，或甚至更小時，該互補式金氧半元件所面對的抑制短通道效應的問題比以往任何時候都變得更加重要和困難。

面對上述問題時，因為該傳統的鰭式場效應電晶體具有最具吸引力的元件結構、通道電荷可控性和高驅動電流性能等優勢，所以該傳統的鰭式場效應電晶體成為當前的半導體製程技術的選擇。與絕緣體上矽(SOI)鰭式場效應 電晶體或其他類型的元件結構相比，傳統金氧半場效應電晶體或鰭式場效應電晶體(特別是塊狀接面(bulk-junction)三/雙閘極場效應電晶體)的特性為具有塊狀基板(bulk substrate)散熱，低晶片成本和低缺陷密度的優點。然而，在各種鰭式場效應電晶體的結構中，閘極誘導汲極的漏電流(GIDL)或接面漏電流(junction leakage)都會顯著地惡化；尤其是，惡化的閘極誘導汲極的漏電流(GIDL)或接面漏電流(junction leakage)不僅對其待機功耗和具有較高總體擁有成本(Total-Cost of Ownerships，TCO)的主動功率消耗(active power dissipation)有明顯的負面影響，且偏離現行的綠色生態系統要求。特別是在那些對待機功耗和主動功耗(active power dissipation)的要求越來越低的行動通信，物聯網(Internet of Things，IoT)，人工智慧(Artificial Intelligence，AI)以及第五代無線系統(fifth generation wireless systems，5G)通信等應用中，惡化的閘極誘導汲極的漏電流(GIDL)或接面漏電流(junction leakage)將會造成嚴重的影響。

因此，當鰭式場效應電晶體的技術縮小到約20奈米時，無論在物理上還是結構上，閘極誘導汲極的漏電流(GIDL)或接面漏電流(junction leakage)都將是該鰭式場效應電晶體的技術的基本縮放限制，所以如何減少將來進一步縮小至10奈米以下的金氧半場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)元件的閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)和接面漏電流(junction leakages)已變成一項重要的課題。

本發明公開一種具有低漏電流的電晶體，例如平面電晶體(planar transistor)，鰭式場效應電晶體(fin field-Effect transistor,FinFET)，環繞柵 (gate-all-around,GAA)電晶體或其他鰭形電晶體(Fin-shape transistor)。在本發明的一實施例中，該電晶體是一鰭式場效應電晶體(fin field-Effect transistor,FinFET)。該鰭式場效應電晶體包含一基板、一閘極、多個間隔層、多個襯墊介電層、一源極和一汲極。該閘極形成在一閘極介電層之上，其中該閘極介電層具有一第一介電常數。該多個間隔層具有一第二介電常數。該多個襯墊介電層形成在該多個間隔層之下以及具有一第三介電常數。該源極和該汲極形成在該基板之中，其中該源極和該汲極相鄰於該多個間隔層以及設置在相對於該閘極的相反方向上。該第一介電常數、該第二介電常數及該第三介電常數彼此不同.

在本發明的另一實施例中，該閘極介電層形成在一鰭狀主動區之上，該鰭狀主動區形成在該基板的表面之上，該鰭狀主動區包含一半導體材料，及該襯墊介電層形成在該多個間隔層和該鰭狀主動區之間。

在本發明的另一實施例中，該源極和該汲極分別形成在該基板的第一凹槽和該基板的第二凹槽之中以及耦接於該鰭狀主動區，及該源極和該汲極的上表面高於該鰭狀主動區的上表面。

在本發明的另一實施例中，該第一凹槽和該第二凹槽的至少一者的底部填充一隔離層，及一隔離層/基板接面存在於該隔離層和該基板之間。

在本發明的另一實施例中，該電晶體另包含一第一接觸和一第二接觸。該第一接觸形成在該源極之上，其中一第一距離存在於該第一接觸和該多 個間隔層中的一對應間隔層之間；該第二接觸形成在該汲極之上，其中一第二距離存在於該第二接觸和該多個間隔層中的另一對應間隔層之間，以及該第二距離大於該第一距離；該第一接觸和該第二接觸的上表面高於該鰭狀主動區的上表面5奈米至400奈米。

本發明領域具有熟習技藝者應當明白可通過離子注入(ion-implantation)，外延摻雜(epitaxial doping)，或原子層沉積(atomic layer deposition,ALD)摻雜方法等形成金氧半場效應電晶體的源極/汲極接面摻雜(junction doping)，其中熱或隨機摻雜擴散效應(random doping diffusion effect)會使源極/汲極的摻雜濃度呈現漸進式分佈，以及無法在源極內或汲極內形成兩個不同的摻雜濃度分佈。在本發明的另一實施例中，在該源極和該汲極的形成過程中，通過採用包括至少兩種以上不同的摻雜濃度(也就是摻雜配方(doping recipe))的可控摻雜方法以使該源極和該汲極中的至少一者具有一可控摻雜濃度分佈，其中該可控摻雜濃度分佈的分佈方向是水平的或垂直的。

在本發明的另一實施例中，該可控摻雜濃度分佈包含一第一摻雜濃度和一第二摻雜濃度，該第一摻雜濃度對應該至少一者的第一區域以及該第二摻雜濃度對應該至少一者的第二區域，該第二摻雜濃度是介於10¹⁷原子/立方公分和10²¹原子/立方公分之間，該第一摻雜濃度是高於該第二摻雜濃度的兩倍以上，及該第一區域的第一電阻是小於該第二區域的第二電阻。

在本發明的另一實施例中，除了該閘極介電層是介於該閘極和該鰭狀主動區之間外，該閘極介電層還介於該閘極和該多個間隔層之間。

在本發明的另一實施例中，除了該閘極介電層是介於該閘極和該鰭狀主動區之間外，該閘極介電層還介於該閘極和該多個間隔層之間，其中該多個襯墊介電層的至少一者具有多個厚度。

在本發明的另一實施例中，該鰭狀主動區是該電晶體的通道。

在本發明的另一實施例中，該閘極具有直接耦接於該多個間隔層中至少一間隔層的側壁，該閘極介電層的邊緣具有一圓形結構，以及該圓形結構是介於該閘極和該多個間隔層之間，其中該圓形結構的外曲率半徑大於該閘極介電層的厚度。

在本發明的另一實施例中，該第一介電常數大於該第二介電常數，及該第二介電常數大於該第三介電常數，以及該第三介電常數是介於1和4之間。

在本發明的另一實施例中，其每一襯墊介電層的厚度小於該多個間隔層中的每一間隔層的厚度。

在本發明的另一實施例中，該閘極是由包含p+摻雜或n+摻雜的多晶矽材料或含金屬的材料所組成。

在本發明的另一實施例中，該多個間隔層中的至少一間隔層的厚度是 可控的，該源極的尺寸是可控的，及該汲極的尺寸是可控的，其中該源極的尺寸不同於該汲極的尺寸。

在本發明的另一實施例中，該多個襯墊介電層中的每一襯墊介電層的厚度是介於1奈米和15奈米之間。

在本發明的另一實施例中，該第三介電常數(也就是相對介電常數(relative permittivity)是介於1和4之間。

本發明的另一實施例公開一種電晶體。該電晶體包含一基板、一閘極、一第一區和一第二區。該基板具有一表面。該閘極形成在一閘極介電層之上。該第一區耦接於該閘極的一邊，其中該第一區包含一第一間隔層，一第一襯墊介電層，和一第一導電區，以及該第一襯墊介電層位於該第一間隔層之下。該第二區耦接於該閘極的另一邊，其中該第二區包含一第二間隔層，一第二襯墊介電層，和一第二導電區，以及該第二襯墊介電層位於該第二間隔層之下。該第一區和該第二區不對稱。

在本發明的另一實施例中，該第一導電區至少從該表面向下延伸以及該第二導電區至少從該表面向下延伸。

在本發明的另一實施例中，該第一區另包含一隔離層，其中該隔離層毗鄰該第一導電區且位於該第一導電區之下。

在本發明的另一實施例中，該第一間隔層和該第二間隔層不對稱。

在本發明的另一實施例中，該電晶體是一鰭式場效應電晶體，以及該第一導電區和該第二導電區不對稱。

本發明的另一實施例公開一種電晶體的製造方法。該製造方法包含準備一基板，其中該基板具有一表面；在該表面上形成一閘極介電層；在該閘極介電層上形成該電晶體的閘極；及形成耦接於該閘極的一邊的一第一區以及耦接於該閘極的另一邊的一第二區；該第一區和該第二區不對稱。

在本發明的另一實施例中，形成該第一區包含形成耦接於該閘極的該一邊的一第一間隔層和一第一導電區，以及形成該第二區包含形成耦接於該閘極的該另一邊的一第二間隔層和一第二導電區，其中該第一導電區或該第二導電區包含用以形成一可控摻雜濃度分佈以及形成該可控摻雜濃度分佈的分佈方向的配方，其中該分佈方向是水平的或垂直的。

本發明公開一種具有低漏電流的鰭式場效應電晶體。因為該鰭式場效應電晶體是利用不同的介電層，該鰭式場效應電晶體的源極和汲極的可控摻雜濃度，不同的閘極介電層，該源極和該汲極的不同接面(junction)，該源極和該汲極的不同厚度，以及該源極和該汲極的不同尺寸的至少一者以降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)，所以相較于現有技術，本發明可更有效低地降低閘極誘導汲極的漏電流，短通道效應，關閉電流，或接面漏電流。

100、150、200、300、400、500:鰭式場效應電晶體

102:基板

104:閘極

1061、1062:間隔層

1081、1082、1581、1582:襯墊介電層

110:源極

112:汲極

114:閘極介電層

116:第一凹槽

118:第二凹槽

120:第一接觸

122:第二接觸

10612、10622、10616、10626:氧化層

10614、10624:氮化層

1102:第一區域

1104:第二區域

1124:第三區域

1122:第四區域

302:圓形結構

402:隔離層

D1:第一距離

D2:第二距離

H1、H2:高度

TH1、TH2:厚度

600-610:步驟

第1A圖是本發明的第一實施例所公開的一種具有低漏電流的鰭式場效應電晶體的橫截面的示意圖。

第1B圖是本發明的另一實施例所公開的一種鰭式場效應電晶體的橫截面的示意圖。

第2圖是本發明的第二實施例所公開的一種鰭式場效應電晶體的橫截面的示意圖。

第3圖是本發明的第三實施例所公開的一種鰭式場效應電晶體的橫截面的示意圖。

第4圖是本發明的第四實施例所公開的一種鰭式場效應電晶體的橫截面的示意圖。

第5圖是本發明的第五實施例所公開的一種鰭式場效應電晶體的橫截面的示意圖。

第6圖是本發明的第六實施例所公開的一種電晶體的製造方法的流程圖。

本發明公開一種具有低漏電流的電晶體，例如平面電晶體(planar transistor)，鰭式場效應電晶體(fin field-Effect transistor,FinFET)，環繞柵 (gate-all-around,GAA)電晶體或其他鰭形電晶體(Fin-shape transistor)。之後的實施例將以鰭式場效應電晶體作為例子說明。請參照第1A圖。第1A圖是本發明的第一實施例所公開的一種具有低漏電流的鰭式場效應電晶體(fin field-Effect transistor,FinFET)100的橫截面的示意圖，其中鰭式場效應電晶體100包含一基板102、一閘極104、間隔層(spacer)1061、1062、襯墊介電層(pad dielectric layer)1081、1082、一源極110及一汲極112以及基板102是一P型基板。間隔層1061、1062中的每一間隔層可為一多層結構(例如該每一間隔層可為一三層結構。也就是說，間隔層1061可由一氧化層10612、一氮化層10614及一氧化層10616所組成，以及間隔層1062可由一氧化層10622、一氮化層10624及一氧化層10626所組成。當然，本發明並不受限於間隔層1061、1062為該三層結構，也就是說，間隔層1061、1062可為一雙層結構或多層結構。另外，如第1A圖所示，一第一區包含間隔層1062，在間隔層1062之下的襯墊介電層1082，以及源極110(也就是一第一導電區)，以及該第一區耦接於閘極104的一邊；同樣地，一第二區包含間隔層1061，在間隔層1061之下的襯墊介電層1081，以及汲極112(也就是一第二導電區)，以及該第二區耦接於閘極104的另一邊。

閘極104形成在一閘極介電層(gate dielectric layer)114之上，閘極介電層114另介於閘極104和間隔層1061、1062之間，以及襯墊介電層1081、1082是形成在間隔層1061、1062之下以及介於間隔層1061、1062和一鰭狀主動區(Fin-like active region，未顯示於第1A圖)之間，源極110和汲極112是分別形成在基板102內的第一凹槽116和基板102內的第二凹槽118，其中源極110和汲極112相鄰於間隔層1061、1062以及設置在相對於閘極104的相反方向上，源極110和汲極112的上表面高於該鰭狀主動區的上表面，一源極/基板接面存在於源極110和基板102 之間，一汲極/基板接面存在於汲極112和基板102之間，以及該鰭狀主動區是鰭式場效應電晶體100的通道。

另外，閘極介電層114具有一第一介電常數(也就是相對介電常數(relative permittivity))，間隔層1061、1062具有一第二介電常數，及襯墊介電層1081、1082具有一第三介電常數。另外，因為鰭式場效應電晶體100包含一鰭式結構，其中該鰭式結構是本發明領域具有熟知技藝者所公知的常識，所以本發明領域具有熟知技藝者應當意識到閘極介電層114是形成在該鰭狀主動區之上，該鰭狀主動區是形成在基板102的表面之上，以及源極110和汲極112耦接於該鰭狀主動區。另外，襯墊介電層1082、1081另形成在間隔層1061、1062和該鰭狀主動區之間。另外，該鰭狀主動區包含一半導體材料(例如該鰭狀主動區可包含一單晶矽材料(monocrystalline silicon material)，一化合物半導體材料或多晶矽材料(polysilicon material)。

如第1A圖所示，鰭式場效應電晶體100還包含一第一接觸(first contact)120和一第二接觸(second contact)122，第一接觸120是形成在源極110之上，及第二接觸122是形成在汲極112之上，其中一第一距離D1存在於第一接觸120和間隔層1062(也就是一對應間隔層)之間，一第二距離D2存在於第二接觸122和間隔層1061(也就是另一對應間隔層)之間，以及第二距離D2大於第一距離D1。另外，第一接觸120和第二接觸122的上表面高於該鰭狀主動區的上表面5奈米至400奈米。

因為襯墊介電層1081、1082是形成在間隔層1061、1062之下以及介於 間隔層1081、1082和該鰭狀主動區之間，該第一介電常數大於該第二介電常數，該第二介電常數大於該第三介電常數，以及襯墊介電層1081、1082中的每一襯墊介電層的厚度大於或小於閘極介電層114的厚度，襯墊介電層1081、1082可維持較高的電位降以及降低該鰭狀主動區的上表面上的電場強度，其中電場強度的降低可在進一步縮小鰭式場效應電晶體100的通道尺寸時減少在該鰭狀主動區的上表面上的帶間隧道漏電流(band-to-band(BTB)tunneling leakage current)從而實現非常低的閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)或非常低的關閉電流(OFF current)。也就是說，鰭式場效應電晶體100利用具有較低的介電常數的襯墊介電層1081、1082和具有被選擇的厚度的襯墊介電層1081、1082以有效抑制該鰭狀主動區的上表面的尖端放電漏電流和閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)。

另外，襯墊介電層1081、1082的每一襯墊介電層的厚度的是介於1奈米和15奈米之間以及小於間隔層1061、1062的每一間隔層的厚度，該第三介電常數是介於1和4之間，以及閘極104是由包含p+摻雜或n+摻雜的多晶矽材料或含金屬的材料所組成。

另外，因為第一接觸120和第二接觸122的上表面高於該鰭狀主動區的上表面5奈米至400奈米，所以閘極/汲極重疊區(Gate-to-drain overlap region)增加，導致閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)降低以及使鰭式場效應電晶體100可進一步縮小。

請參照第1B圖。第1B圖是本發明的另一實施例所公開的一種鰭式場效應電晶體150的橫截面的示意圖，其中鰭式場效應電晶體150和鰭式場效應電晶體100之間的差異在於襯墊介電層1581、1582中的每一襯墊介電層具有多個厚度。例如，如第1B圖所示，襯墊介電層1581包含具有一厚度TH1的第一區域以及具有一厚度TH2的第二區域，其中厚度TH1小於厚度TH2，以及具有厚度TH2的第二區域更可降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)。另外，本發明並不受限於襯墊介電層1581、1582具有多個厚度。也就是說，在本發明的另一實施例中，襯墊介電層1581、1582的至少一者具有多個厚度。另外，鰭式場效應電晶體150的其餘操作原理可參照鰭式場效應電晶體100的操作原理，在此不再贅述。

請參照第2圖。第2圖是本發明的第二實施例所公開的一種鰭式場效應電晶體200的橫截面的示意圖，其中鰭式場效應電晶體200和鰭式場效應電晶體100的差異在於源極110和汲極112的至少一者具有一可控摻雜濃度分佈，以及該可控摻雜濃度分佈的分佈方向是水平的或垂直的。例如，源極110具有一第一可控摻雜濃度分佈以及汲極112具有一第二可控摻雜濃度分佈，其中該第一可控摻雜濃度分佈的分佈方向是垂直的，以及該第二可控摻雜濃度分佈的分佈方向是水平的。

另外，在源極110和汲極112的形成過程中，通過採用包括至少兩種以上不同的摻雜濃度(也就是摻雜配方(doping recipe))的可控摻雜方法，可使源極110具有該第一可控摻雜濃度分佈以及汲極112具有該第二可控摻雜濃度分佈。該第一可控摻雜濃度分佈包含一第一摻雜濃度和一第二摻雜濃度，該第一摻雜 濃度對應源極110的第一區域1102以及該第二摻雜濃度對應源極110的第二區域1104，該第二摻雜濃度是介於10¹⁷原子/立方公分(atom/cm^3)和10²¹原子/立方公分之間，該第一摻雜濃度高於該第二摻雜濃度兩倍以上，以及第一區域1102的第一電阻低於第二區域1104的第二電阻；該第二可控摻雜濃度分佈也包含該第一摻雜濃度和該第二摻雜濃度，該第一摻雜濃度對應汲極112的第三區域1124，該第二摻雜濃度對應汲極112的第四區域1122，以及第三區域1124的第三電阻低於第四區域1122的第四電阻。因此，當使第一接觸120和第二接觸122為良好的歐姆接觸時，鰭式場效應電晶體100的閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)或短通道效應(short-channel effect,SEC)可被降低。然後，該技術特徵可有助於提高半導體製造良率，同時降低成本。

另外，在本發明的一實施例中，源極110和汲極112可通過注入不同的離子摻雜濃度(也就是說該第一可控摻雜濃度分佈和該第二可控摻雜濃度分佈)或具有不同摻雜的選擇性外延生長(epitaxiy growth)形成，其中該第一可控摻雜濃度分佈和該第二可控摻雜濃度分佈是被有意控制的。

如第2圖所示，因為源極110具有該第一可控摻雜濃度分佈和汲極112具有該第二可控摻雜濃度分佈，所以在第一區域1102和第二區域1104之間的接面電場(junction electric field)以及在第三區域1124和第四區域1122之間的接面電場可被降低以在該鰭狀主動區和第一接觸120之間和在該鰭狀主動區和第二接觸122之間形成多串電阻率(multiple-serial resistivity)，導致閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)降低。也就是說鰭式 場效應電晶體200可通過選擇該第一摻雜濃度和該第二摻雜濃度的摻雜濃度或在源極110和汲極112的形成過程中通過採用包括至少兩種以上不同的摻雜濃度(也就是摻雜配方)的可控摻雜方法有效緩解在該鰭狀主動區靠近源極110和汲極112的上表面的電場和電位梯度(potential gradient)以降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)。

另外，本發明並不受限於該第一可控摻雜濃度分佈的分佈方向是垂直的，以及該第二可控摻雜濃度分佈的分佈方向是水平的。也就是說在本發明的另一實施例中，該第一可控摻雜濃度分佈的分佈方向以及該第二可控摻雜濃度分佈的分佈方向可同時是垂直的或水平的。另外，鰭式場效應電晶體200的其餘操作原理可參照鰭式場效應電晶體100的操作原理，在此不再贅述。

請參照第3圖。第3圖是本發明的第三實施例所公開的一種鰭式場效應電晶體300的橫截面的示意圖，其中鰭式場效應電晶體300和鰭式場效應電晶體100的差異在於閘極104具有直接耦接於間隔層1061、1062的側壁，以及閘極介電層114的邊緣具有一圓形結構302，其中圓形結構302是介於閘極104和間隔層1061、1062之間，且圓形結構302的外曲率半徑大於閘極介電層114的厚度。另外，因為閘極104具有直接耦接於間隔層1061、1062的側壁，所以鰭式場效應電晶體300的閘極104的長度小於鰭式場效應電晶體100的閘極104的長度。當然，鰭式場效應電晶體300也可降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)。另外，在本發明的另一實施例中，閘極 104僅有一側壁直接耦接於間隔層1061(或間隔層1062)。另外，鰭式場效應電晶體300的其餘操作原理可參照鰭式場效應電晶體100的操作原理，在此不再贅述。

請參照第4圖。第4圖是本發明的第四實施例所公開的一種鰭式場效應電晶體400的橫截面的示意圖，其中鰭式場效應電晶體400和鰭式場效應電晶體100的差異在於第一凹槽116和第二凹槽118中的至少一者的底部填充一隔離層(例如一絕緣材料)，及一隔離層-基板接面存在於隔離層402和基板102之間。例如，第二凹槽118的底部填充一隔離層402，及一隔離層-基板接面存在於隔離層402和基板102之間。也就是說相較於源極110，汲極112不僅具有汲極-基板接面，還具有該隔離層-基板接面。因此，鰭式場效應電晶體400更可利用上述源極110和汲極112的接面(junction)的不一致狀況以降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)，進而以較低的交流開關功率(C*V^2*F)損耗達成更高的速度，其中C為鰭式場效應電晶體400的寄生電容，V為鰭式場效應電晶體400的操作電壓，以及F為鰭式場效應電晶體400的操作頻率。另外，鰭式場效應電晶體400的其餘操作原理可參照鰭式場效應電晶體100的操作原理，在此不再贅述。

請參照第5圖。第5圖是本發明的第五實施例所公開的一種鰭式場效應電晶體500的橫截面的示意圖，其中鰭式場效應電晶體500和鰭式場效應電晶體100的差異在於間隔層1061、1062的至少一間隔層的厚度是可控的。例如，間隔層1061的厚度大於間隔層1062的厚度。因此，鰭式場效應電晶體500更可利用上述間隔層1061、1062的厚度的不一致狀況以降低閘極誘導汲極的漏電流 (Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)。另外，在本發明的另一實施例中，不僅間隔層1061、1062的至少一間隔層的厚度是可控的，且源極110和汲極112中的至少一者的尺寸(例如長度，高度)也是可控的。例如，源極110的高度H1小於汲極112的高度H2。因此，鰭式場效應電晶體500更可利用上述間隔層1061，1062的厚度和源極110和汲極112的尺寸的不一致狀況以降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)，進而以較低的交流開關功率損耗達成更高的速度。另外，在本發明的另一實施例中，源極110和汲極112中的至少一者的尺寸(例如長度，高度)也是可控的。另外，鰭式場效應電晶體500的其餘操作原理可參照鰭式場效應電晶體100的操作原理，在此不再贅述。

請參照第6圖，第6圖是本發明的第六實施例所公開的一種電晶體的製造方法的流程圖。第6圖的製造方法是利用第2圖的鰭式場效應電晶體200、第4圖的鰭式場效應電晶體400和第5圖的鰭式場效應電晶體500說明，詳細步驟如下：步驟600：開始；步驟602：準備基板102；步驟604：在基板102的表面上形成閘極介電層114；步驟606：在閘極介電層114上形成該電晶體的閘極104； 步驟608：形成耦接於閘極104的一邊的第一區以及耦接於閘極104的另一邊的第二區；步驟610：結束。

在步驟608中，以鰭式場效應電晶體200為例，如第2圖所示，該第一區包含間隔層1062，襯墊介電層1082，以及源極110(也就是該第一導電區)，以及該第一區耦接於閘極104的一邊；同樣地，該第二區包含間隔層1061，襯墊介電層1081，以及汲極112(也就是該第二導電區)，以及該第二區耦接於閘極104的另一邊。另外，在源極110和汲極112的形成過程中，通過採用包括至少兩種以上不同的摻雜濃度(也就是摻雜配方(doping recipe))的可控摻雜方法，可使源極110具有該第一可控摻雜濃度分佈以及汲極112具有該第二可控摻雜濃度分佈。該第一可控摻雜濃度分佈包含該第一摻雜濃度和該第二摻雜濃度，該第一摻雜濃度對應源極110的第一區域1102以及該第二摻雜濃度對應源極110的第二區域1104，所以該第一可控摻雜濃度分佈的分佈方向是垂直的；該第二可控摻雜濃度分佈也包含該第一摻雜濃度和該第二摻雜濃度，該第一摻雜濃度對應汲極112的第三區域1124，該第二摻雜濃度對應汲極112的第四區域1122，所以該第二可控摻雜濃度分佈的分佈方向是水平的。如第2圖所示，因為該第一可控摻雜濃度分佈的分佈方向是垂直的以及該第二可控摻雜濃度分佈的分佈方向是水平的，所以該第一區(包含源極110)以及該第二區(包含汲極112)並不對稱。

在步驟608中，以鰭式場效應電晶體400為例，如第4圖所示，第二凹槽118的底部填充隔離層402，及該隔離層-基板接面存在於隔離層402和基板102之間。也就是說相較於源極110，汲極112不僅具有該汲極-基板接面，還具有該隔 離層-基板接面。因為第二凹槽118的底部填充隔離層402，所以該第一區(包含源極110)以及該第二區(包含汲極112)也並不對稱。

在步驟608中，以鰭式場效應電晶體500為例，如第5圖所示，因為間隔層1061的厚度大於間隔層1062的厚度，以及源極110的高度H1小於汲極112的高度H2，所以該第一區(包含源極110和間隔層1062(也就是該第一間隔層))以及該第二區(包含汲極112和間隔層1061(也就是該第二間隔層))也並不對稱。

另外，鰭式場效應電晶體100、200、300、400、500可被應用於具有嵌入式記憶體智慧財產權(intellectual property)/庫電路(library circuits)的邏輯積體電路，其中該嵌入式記憶體智慧財產權/該庫電路包含類比電路，動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)，高頻寬記憶體(High Bandwidth Memory,HBM)，靜態隨機存取記憶體(Static Random Access Memory,SRAM)，快閃記憶體(Flash memory)，磁阻隨機存取記憶體(Magnetoresistive random-access memory,MRAM)，電阻隨機存取記憶體(Resistive random-access memory,RRAM)，硫化物隨機存取記憶體(Chalcogenide random-access memory,CRAM)，相變記憶體(Phase-change memory,PSRAM)，唯讀記憶體(Read-Only Memory,ROM)，一次性可程式記憶體(one time programmable memory,OPT)和電子保險絲(e-fuse)等。

另外，鰭式場效應電晶體100、200、300、400、500也可被應用於具有低功耗的邏輯智慧財產權/庫電路，其中該低功耗的邏輯智慧財產權/庫電路包含輸入/輸出(input/output)電路，靜電釋放(Electrostatic Discharge,ESD)電路，雙倍 數據速率(Double Data Rate,DDR)埠實體層(Port Physical Layer,PHY)，高頻寬記憶體埠實體層，行動產業處理器介面(Mobile Industry Processor Interface,MIPI)，串列器/解串器(Serializer/Deserializer,SerDes)，通用序列匯流排(Universal Serial Bus,USB)和高速介面(high speed Interface)等。

另外，鰭式場效應電晶體100、200、300、400、500也可被應用於具有嵌入式類比智慧財產權(Analog intellectual property)/庫電路(library circuits)的邏輯積體電路，其中該嵌入式類比智慧財產權/庫電路包含鎖相迴路(Phase-locked loop,PLL)，延遲鎖相迴路(delay-locked loop,DLL)，射頻(Radio frequency,RF)，高電壓(high voltage)電路，顯示驅動器(Display drivers)，像機感測器(Camera sensors)，微機電系統(Micro-Electro-Mechanical System,MEMS)，超高速(介於10GHz至100GHz的範圍)電路，超低功率(ultra-low power)電路，超低漏電流(ultra-low leakage)電路或混合模式(Mix-mode)電路等。

另外，鰭式場效應電晶體100、200、300、400、500也可被應用於具有低功耗應用的二維或三維堆疊晶片(stacking dices)的邏輯積體電路，其中該低功耗應用包含物聯網(Internet of Things,IoT)，第五代無線系統(fifth generation wireless systems,5G)，人工智慧(Artificial Intelligence,AI)，行動通信，自動駕駛(Autonomous drive)，高效能計算(High Performance Computing,HPC)和雲計算(Could computing)等。

綜上所述，因為該鰭式場效應電晶體可利用不同的介電層，該源極和該汲極的可控摻雜濃度，不同的閘極介電層，該源極和該汲極的不同接面 (junction)，該源極和該汲極的不同厚度，以及該源極和該汲極的不同尺寸的至少一者以降低閘極誘導汲極的漏電流(Gate-Induced Drain Leakage，GIDL)，短通道效應(short-channel effect,SEC)，關閉電流(OFF current)，或接面漏電流(junction leakage current)，所以相較于現有技術，本發明可更有效低地降低閘極誘導汲極的漏電流，短通道效應，關閉電流，或接面漏電流，進而以較低的交流開關功率(C*V^2*F)損耗達成更高的速度。

以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:鰭式場效應電晶體

102:基板

104:閘極

1061、1062:間隔層

1081、1082:襯墊介電層

110:源極

112:汲極

114:閘極介電層

116:第一凹槽

118:第二凹槽

120:第一接觸

122:第二接觸

10612、10622、10616、10626:氧化層

10614、10624:氮化層

D1:第一距離

D2:第二距離

Claims (24)

1. 一種具有低漏電流的電晶體，包含：一基板；一閘極，形成在一閘極介電層之上，其中該閘極介電層具有一第一介電常數；多個間隔層，具有一第二介電常數，其中該閘極具有直接耦接於該多個間隔層中至少一間隔層的側壁，該閘極介電層的邊緣具有一圓形結構，以及該圓形結構是介於該閘極和該多個間隔層之間，其中該圓形結構的外曲率半徑大於該閘極介電層的厚度；多個襯墊介電層，形成在該多個間隔層之下以及具有一第三介電常數；及一源極和一汲極，形成在該基板之中，其中該源極和該汲極相鄰於該多個間隔層以及設置在相對於該閘極的相反方向上；其中該第一介電常數，該第二介電常數，及該第三介電常數彼此不同。
2. 如請求項1所述的電晶體，其中該閘極介電層形成在一鰭狀主動區之上，該鰭狀主動區形成在該基板的表面之上，該鰭狀主動區包含一半導體材料，及該襯墊介電層形成在該多個間隔層和該鰭狀主動區之間。
3. 如請求項2所述的電晶體，其中該源極和該汲極分別形成在該基板的第一凹槽和該基板的第二凹槽之中以及耦接於該鰭狀主動區，及該源極和該汲極的上表面高於該鰭狀主動區的上表面。
4. 如請求項3所述的電晶體，其中該第一凹槽和該第二凹槽的至少一者的底部填充一隔離層，及一隔離層/基板接面存在於該隔離層和該基板之間。
5. 如請求項3所述的電晶體，另包含：一第一接觸，形成在該源極之上，其中一第一距離存在於該第一接觸和該多個間隔層中的一對應間隔層之間；及一第二接觸，形成在該汲極之上，其中一第二距離存在於該第二接觸和該多個間隔層中的另一對應間隔層之間，以及該第二距離大於該第一距離；其中該第一接觸和該第二接觸的上表面高於該鰭狀主動區的上表面5奈米至400奈米。
6. 如請求項3所述的電晶體，其中該源極和該汲極中的至少一者具有一可控摻雜濃度分佈，及該可控摻雜濃度分佈的一分佈方向是水平的或垂直的。
7. 如請求項6所述的電晶體，其中該可控摻雜濃度分佈包含一第一摻雜濃度和一第二摻雜濃度，該第一摻雜濃度對應該至少一者的第一區域以及該第二摻雜濃度對應該至少一者的第二區域，該第二摻雜濃度是介於10¹⁷原子/立方公分和10²¹原子/立方公分之間，該第一摻雜濃度是高於該第二摻雜濃度的兩倍以上，及該第一區域的第一電阻是小於該第二區域的第 二電阻。
8. 如請求項2所述的電晶體，其中該閘極介電層是介於該閘極和該鰭狀主動區之間，以及還介於該閘極和該多個間隔層之間。
9. 如請求項2所述的電晶體，其中該閘極介電層是介於該閘極和該鰭狀主動區之間，以及還介於該閘極和該多個間隔層之間，其中該多個襯墊介電層的至少一者具有多個厚度。
10. 如請求項1所述的電晶體，其中該鰭狀主動區是該電晶體的通道。
11. 如請求項1所述的電晶體，其中該第一介電常數大於該第二介電常數，及該第二介電常數大於該第三介電常數，其中該第三介電常數是介於1和4之間。
12. 如請求項1所述的電晶體，其中每一襯墊介電層的厚度小於該多個間隔層中的每一間隔層的厚度。
13. 如請求項1所述的電晶體，其中該閘極是由包含p+摻雜或n+摻雜的多晶矽材料或含金屬的材料所組成。
14. 如請求項1所述的電晶體，其中該多個間隔層中的至少一間隔層的 厚度是可控的，該源極的尺寸是可控的，及該汲極的尺寸是可控的，其中該源極的尺寸不同於該汲極的尺寸。
15. 如請求項1所述的電晶體，其中該該多個襯墊介電層中的每一襯墊介電層的厚度是介於1奈米和15奈米之間。
16. 如請求項1所述的電晶體，其中該第三介電常數是介於1和4之間。
17. 一種具有低漏電流的電晶體，包含：一基板；一閘極，形成在一閘極介電層之上，其中該閘極介電層具有一第一介電常數；一間隔層位於該閘極的一側邊，且該間隔層具有一第二介電常數；一襯墊介電層，形成在該間隔層之下以及具有一第三介電常數；及一源極和一汲極，其中該源極或該汲極接觸該間隔層；其中該第一介電常數，該第二介電常數，及該第三介電常數彼此不同。
18. 一種電晶體，其特徵在於包含：一基板，具有一表面；一閘極，形成在一閘極介電層之上；一第一區，耦接於該閘極的一邊，其中該第一區包含一第一間隔層，一第 一襯墊介電層，和一第一導電區，以及該第一襯墊介電層位於該第一間隔層之下；及一第二區，耦接於該閘極的另一邊，其中該第二區包含一第二間隔層，一第二襯墊介電層，和一第二導電區，以及該第二襯墊介電層位於該第二間隔層之下；其中該第一導電區和該第二導電區分別形成在該基板的一第一凹槽和一第二凹槽之中，以及該第一凹槽和該第二凹槽的至少其中之一的底部填充一隔離層。
19. 如請求項18所述的電晶體，其中該第一導電區至少從該表面向下延伸以及該第二導電區至少從該表面向下延伸。
20. 如請求項19所述的電晶體，其中該第一區另包含：一隔離層，毗鄰該第一導電區且位於該第一導電區之下。
21. 如請求項18所述的電晶體，其中該第一間隔層和該第二間隔層不對稱。
22. 如請求項18所述的電晶體，其中該電晶體是一鰭式場效應電晶體，以及該第一導電區和該第二導電區不對稱。
23. 一種電晶體的製造方法，其特徵在於包含： 準備一基板，其中該基板具有一表面；在該表面上形成一閘極介電層；在該閘極介電層上形成該電晶體的閘極；及形成耦接於該閘極的一邊的一第一區以及耦接於該閘極的另一邊的一第二區；其中該第一區包含一第一間隔層，一第一襯墊介電層，和一第一導電區；其中該第一襯墊介電層位於該第一間隔層之下，該第一間隔層包含至少二子層，該第一間隔層的每一子層的底部接觸該第一襯墊介電層。
24. 如請求項23所述的製造方法，其中形成該第一區包含形成耦接於該閘極的該一邊的一第一間隔層和一第一導電區，以及形成該第二區包含形成耦接於該閘極的該另一邊的一第二間隔層和一第二導電區，其中該第一導電區或該第二導電區包含用以形成一可控摻雜濃度分佈以及形成該可控摻雜濃度分佈的一分佈方向的配方，其中該分佈方向是水平的或垂直的。

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