TWI796110B - 高壓防護電路與其電路系統 - Google Patents

高壓防護電路與其電路系統 Download PDF

Info

Publication number
TWI796110B
TWI796110B TW111102663A TW111102663A TWI796110B TW I796110 B TWI796110 B TW I796110B TW 111102663 A TW111102663 A TW 111102663A TW 111102663 A TW111102663 A TW 111102663A TW I796110 B TWI796110 B TW I796110B
Authority
TW
Taiwan
Prior art keywords
voltage
type
doped region
type doped
transistor
Prior art date
Application number
TW111102663A
Other languages
English (en)
Other versions
TW202331862A (zh
Inventor
陳奕豪
吳祖儀
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW111102663A priority Critical patent/TWI796110B/zh
Priority to CN202210389253.7A priority patent/CN116504775A/zh
Application granted granted Critical
Publication of TWI796110B publication Critical patent/TWI796110B/zh
Publication of TW202331862A publication Critical patent/TW202331862A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

一種高壓防護電路，係包括由半導體結構形成的非寄生的耐壓電晶體與觸發電壓降壓電路。觸發電壓降壓電路的一端電性連接半導體結構的P型摻雜區與第一N型摻雜區，觸發電壓降壓電路的另一端電性連接半導體結構的多晶矽電極，用於使耐壓電晶體的逆向導通電壓值降壓至特定電壓值。當耐壓電晶體的汲極上的高壓信號的電壓值大於特定電壓值時，耐壓電晶體會逆向導通而提供放電路徑給高壓信號流向耐壓電晶體的源極。

Description

高壓防護電路與其電路系統
本發明涉及一種用於高壓防護電路與其電路系統，且特別是一種透過半導體結構形成耐壓電晶體且透過觸發電壓降壓電路降低耐壓電晶體的逆向導通電壓值的高壓防護電路與其電路系統。
在高壓整合電路的驅動器電路應用中，電路被分為低壓側電路與高壓側電路的兩個區塊。在這兩個區塊中，高壓終結端(HJVT)的隔離結構的設計是一個重要關鍵。隔離結構除了需要滿足耐壓的需求外，也必須確保隔離結構不會影響電路的正常工作。高壓的閘極驅動器的信號傳遞可以透過高壓橫向擴散金屬氧化物半導體(LDMOS)實現的位準移位電路來達成。高壓橫向擴散金屬氧化物半導體主要將低壓側電路輸出的信號進行升壓，並傳遞到高壓測電路中。然而，這類的高壓整合電路為了減少晶片面積，通常以自我保護為主，而不會額外加掛其他靜電放電防護電路。一般來說，高壓橫向擴散金屬氧化物半導體的寬度很小，根本無法承受大電流，當高壓靜電發生時，若使用高壓橫向擴散金屬氧化物半導體本身作為放電路徑，則可能會導致高壓橫向擴散金屬氧化物半導體或其連接的電阻受損。
請參照圖1，圖1是傳統的電路系統的電路圖。如圖1所示，電路系統1為一種高壓整合電路，電路系統1包括低壓側電路區塊11與高壓側電路區 塊12，且低壓側電路區塊11與高壓側電路區塊12係透過作為位準移位電路的高壓橫向擴散金屬氧化物半導體LN1來連接。低壓側電路區塊11包括了靜電放電(ESD)箝制電路111與低壓側電路112，且使用電壓VCC做為供應電壓。高壓側電路區塊12包括由PMOS電晶體P1與NMOS電晶體N1構成的驅動電路(即，此處的高壓側電路為驅動電路)以及由電阻R1、二極體D1與靜電放電箝制電路121構成的自保護電路。高壓側電路區塊12電性連接於電壓VB與電壓VS之間，且使用電壓VB做為供應電壓，其中電壓VB大於電壓VCC。電路系統1利用隔離環來隔離低壓側電路區塊11與高壓側電路區塊12，隔離環的半導體結構會形成寄生的逆偏壓二極體HVJT_D。然而，逆偏壓二極體HVJT_D對於的靜電放電的耐受性較差，通常無法滿足2000伏特的需求。
雖然，現有技術的另一種做法是將上述具有寄生的逆偏壓二極體HVJT_D的半導體結構改良成具有寄生的雙極性電晶體來提升靜電放電的耐受性，然而，高壓橫向擴散金屬氧化物半導體LN1的寬度過小，且隔離環需要確保足夠的耐壓，故導致寄生的雙極性電晶體的逆向導通電壓值大於高壓橫向擴散金屬氧化物半導體LN1的逆向導通電壓值原來的逆向導通電壓值，使得靜電放電的放電路徑仍會經過高壓橫向擴散金屬氧化物半導體LN1，造成高壓橫向擴散金屬氧化物半導體LN1本身或/與其連接的元件會有受損。為了確保靜電放電的放電路徑是走向高壓終結端，可以將高壓終結端的寄生的雙極性電晶體的逆向導通電壓值設計地比高壓橫向擴散金屬氧化物半導體LN1的逆向導通電壓值來得小，但此作法會造成寄生的雙極性電晶體的耐壓不足，而影響電路正常工作，或者，造成元件面積過大的面積浪費問題。
本發明實施例提供一種高壓防護電路，其包括耐壓電晶體與觸發電壓降壓電路。在耐壓電晶體的汲極的高壓信號的電壓值大於特定電壓值時，用於提供放電路徑給耐壓電晶體的汲極的高壓信號流向耐壓電晶體的源極。觸發電壓降壓電路電性連接於耐壓電晶體的閘極與接地電壓之間，且用以使耐壓電晶體的逆向導通電壓值降壓至特定電壓值。耐壓電晶體由半導體結構形成，且半導體結構於水平方向上包括有高壓N型井結構、第一磊晶結構、深N型井結構與第二磊晶結構。高壓N型井結構包括於水平方向上被隔離且曝露的P型摻雜區與第一N型摻雜區，觸發電壓降壓電路的一端電性連接P型摻雜區與第一N型摻雜區，高壓N型井結構與第一磊晶結構共同包括曝露的多晶矽電極，深N型井結構包括曝露的第二N型摻雜區，多晶矽電極於水平方向上與第一N型摻雜區及第二N型摻雜區相互隔離，且電性連接觸發電壓降壓電路的另一端，以及第二N型摻雜區於水平方向上與第二磊晶結構彼此隔離，其中第一N型摻雜區為耐壓電晶體的源極，第二N型摻雜區為耐壓電晶體的汲極，以及多晶矽電極為耐壓電晶體的閘極。
本發明實施例提供一種高壓防護電路，其包括半導體結構與觸發電壓降壓電路。半導體結構係在水平方向上，依序形成有暴露的P型摻雜區、第一N型摻雜區、多晶矽電極與第二N型摻雜區，其中P型摻雜區與第一N型摻雜區於水平方向上彼此隔離，第一N型摻雜區與多晶矽電極於水平方向上彼此隔離，多晶矽電極與第二N型摻雜區於水平方向上彼此隔離，以藉此形成有非寄生的耐壓電晶體，其中第一N型摻雜區、第二N型摻雜區與多晶矽電極分別為耐壓電晶體的源極、汲極與閘極。觸發電壓降壓電路的一端電性連接P型摻雜區與第一N型摻雜區，觸發電壓降壓電路的另一端電性連接多晶矽電極，用於使耐壓電晶體的逆向導通電壓值降壓至特定電壓值。於耐壓電晶體的汲極上的 高壓信號的電壓值大於特定電壓值時，耐壓電晶體會逆向導通而提供放電路徑給高壓信號流向耐壓電晶體的源極。
本發明實施例提供一種電路系統，其包括前述高壓防護電路與要保護的電路，且所述電路並聯連接於高壓防護電路。
綜上所述，本發明提供的高壓防護電路係透過半導體結構形成耐壓電晶體且透過觸發電壓降壓電路降低耐壓電晶體的逆向導通電壓值，故可以解決要保護的電路可能會比耐壓電晶體HVJT_T先逆向導通的技術問題。
為了進一步理解本發明的技術、手段和效果，可以參考以下詳細描述和附圖，從而可以徹底和具體地理解本發明的目的、特徵和概念。然而，以下詳細描述和附圖僅用於參考和說明本發明的實現方式，其並非用於限制本發明。
1、3~5:電路系統
11:低壓側電路區塊
111、121:靜電放電箝制電路
112:低壓側電路
12:高壓側電路區塊
2:高壓防護電路
21:觸發電壓降壓電路
HVJT_T:耐壓電晶體
HVJT_D:逆偏壓二極體
P1、N1、N2:電晶體
R1~R3:電阻
LN1:高壓橫向擴散金屬氧化物半導體
VCC、VS、VB:電壓
GND:接地電壓
D1:二極體
PS:P型基板
HVPW:高壓P型井
NW1:第一N型井
NW2:第二N型井
FE1:第一隔離件
FE2:第二隔離件
FE3:第三隔離件
FE4:第四隔離件
FE5:第五隔離件
PP1:P型摻雜區
NP1:第一N型摻雜區
NP2:第二N型摻雜區
PLY:多晶矽電極
NEPI1:第一N型磊晶層
NEPI2:第二N型磊晶層
DNW:深N型井
NBL:N型埋層
提供的附圖用以使本發明所屬技術領域具有通常知識者可以進一步理解本發明，並且被併入與構成本發明的說明書的一部分。附圖示出了本發明的示範實施例，並且用以與本發明的說明書一起用於解釋本發明的原理。
圖1是傳統的電路系統的電路圖。
圖2是本發明實施例的高壓防護電路的電路圖。
圖3A是本發明實施例的電路系統的電路圖。
圖3B是圖3A中的高壓防護電路的耐壓電晶體的半導體結構的示意圖。
圖4A是本發明另一實施例的電路系統的電路圖。
圖4B是圖4A中的高壓防護電路的耐壓電晶體的半導體結構的示意圖。
圖5A是本發明又一實施例的電路系統的電路圖。
圖5B是圖5A中的高壓防護電路的耐壓電晶體的半導體結構的示意圖。
現在將詳細參考本發明的示範實施例，其示範實施例會在附圖中被繪示出。在可能的情況下，在附圖和說明書中使用相同的元件符號來指代相同或相似的部件。另外，示範實施例的做法僅是本發明的設計概念的實現方式之一，下述的該等示範皆非用於限定本發明。
本發明實施例提供了一種高壓防護電路主要透過半導體結構形成可用於耐受高壓且非寄生的高壓電晶體，此高壓電晶體為一NMOS電晶體，其閘極、源極、汲極分別為半導體結構的多晶矽電極、第一N型摻雜區與第二N型摻雜區，且半導體結構在第一N型摻雜區遠離多晶矽電極的方向上還有一個P型摻雜區。為了使得耐壓電晶體的靜電放電的耐受性足夠，但又不希望使得其他元件(例如，作為位準移位電路的高壓橫向擴散金屬氧化物半導體)在耐壓電晶體被逆向導通前就先被逆向導通，本發明還設置了觸發電壓降壓電路於上述高壓防護電路中。觸發電壓降壓電路的一端電性連接第一N型摻雜區與P型摻雜區，且觸發電壓降壓電路的另一端電性連接多晶矽電極。觸發電壓降壓電路用於降低耐壓電晶體的逆向導通電壓值至特定電壓值。
透過上述做法，在高壓信號的電壓值大於特定電壓值時，耐壓電晶體可以在其他元件被逆向導通前就被逆向導通，使得耐壓電晶體作為高壓信號的放電路徑，有效地保護電路系統中的各元件。另外一方面，由於不用像先前技術特意設計一個降低耐壓(即，降低逆向導通電壓值)的耐壓電晶體的半導體 結構，故本發明的另一種有益技術效果為可以避免半導體結構的面積過大所造成的面積浪費。
首先，請參照圖2，圖2是本發明實施例的高壓防護電路的電路圖。高壓防護電路2包括透過半導體結構形成可用於耐受高壓且非寄生的耐壓電晶體HVJT_T與觸發電壓降壓電路21，其中此耐壓電晶體HVJT_T為一NMOS電晶體。耐壓電晶體HVJT_T的汲極電性連接電壓VB，耐壓電晶體HVJT_T的源極電性連接接地電壓GND，觸發電壓降壓電路21的兩端分別電性連接耐壓電晶體HVJT_T的閘極與接地電壓GND。觸發電壓降壓電路21可以以一個電阻來實現，也可以以一個電晶體加上一個電阻來實現，且本發明不以此為限制。
在使用時，高壓防護電路2會與要保護的電路會並聯連接。觸發電壓降壓電路21會使得耐壓電晶體HVJT_T將原來的逆向導通電壓值降低到特定電壓值，使得耐壓電晶體HVJT_T可以在要保護的電路被逆向導通前就被逆向導通，以達到保護效果。另外，在一個實施例中，在工作模式下，觸發電壓降壓電路21設計成會使得耐壓電晶體HVJT_T維持原來的逆向導通電壓值，即維持原來的靜電放電的耐受性。
請參照圖3A，圖3A是本發明實施例的電路系統的電路圖。於此實施例中，高壓防護電路2係用於保護高壓整合電路，因此，電路系統3包括低壓側電路區塊11、高壓側電路區塊12、作為位準移位電路的高壓橫向擴散金屬氧化物半導體LN1與高壓防護電路2。高壓防護電路2電性連接電壓VB與接地電壓之GND，及並聯於高壓整合電路。低壓側電路區塊11包括彼此並聯的靜電放電箝制電路111與低壓側電路112，靜電放電箝制電路111與低壓側電路112電性連接於電壓VCC與接地電壓GND之間，並透過電壓VCC作為供應電壓，而進行工作。另外，靜電放電箝制電路111用於進行電壓箝位，使得電壓VCC被箝位，達到自我保護。
高壓橫向擴散金屬氧化物半導體LN1的閘極電性連接低壓側電路112，以用於接收低壓側電路112輸出的信號，並進行升壓。高壓橫向擴散金屬氧化物半導體LN1的源極電性連接接地電壓GND，以及高壓橫向擴散金屬氧化物半導體LN1的汲極電性連接高壓側電路區塊12，以將升壓的信號送給高壓側電路區塊12。
高壓側電路區塊12包括由PMOS電晶體P1與NMOS電晶體N1構成的驅動電路(即，此處的高壓側電路為驅動電路)以及由電阻R1、二極體D1與靜電放電箝制電路121構成的自保護電路。PMOS電晶體P1的源極電性連接電壓VB，PMOS電晶體P1的汲極與NMOS電晶體N1的汲極彼此電性連接並輸出驅動電壓，NMOS電晶體N1的源極電性連接小於電壓VB的電壓VS，PMOS電晶體P1的閘極與NMOS電晶體N1的閘極電性連接高壓橫向擴散金屬氧化物半導體LN1的汲極，以接收升壓的信號及根據升壓的信號決定輸出電壓。在此請注意，上述高壓側電路的實現方式僅為本發明實施例之一，且非用於限制本發明。
電阻R1的兩端分別電性連接大於電壓VCC的電壓VB與高壓橫向擴散金屬氧化物半導體LN1的汲極。二極體D1的陰極端與陽極端分別電性連接電壓VB與高壓橫向擴散金屬氧化物半導體LN1的汲極。靜電放電箝制電路121電性連接於電壓VB與電壓VS之間。透過與靜電放電箝制電路121對電壓VB與電壓VS之間的壓差進行電壓箝位，以及透過電阻R1、二極體D1的作用，可以達到自保護。在此請注意，上述自保護電路的設置與實現方式僅為本發明實施例之一，且非用於限制本發明。
耐壓電晶體HVJT_T的汲極與源極分別電性連接電壓VB與接地電壓GND。當耐壓電晶體HVJT_T的汲極的高壓信號的電壓值大於特定電壓值時，耐壓電晶體HVJT_T會逆向導通，而用於提供放電路徑給耐壓電晶體HVJT_T 的汲極的高壓信號流向耐壓電晶體HVJT_T的源極。觸發電壓降壓電路21電性連接於耐壓電晶體HJVT的閘極與接地電壓GND之間，並用以使耐壓電晶體HVJT_T的逆向導通電壓值降壓至特定電壓值。
請參照圖3B，圖3B是圖3A中的高壓防護電路的耐壓電晶體的半導體結構的示意圖。耐壓電晶體HVJT_T由半導體結構形成，且半導體結構於水平方向上由左往右包括有高壓N型井結構、第一磊晶結構、深N型井結構與第二磊晶結構。高壓N型井結構包括於水平方向上被隔離且曝露的P型摻雜區PP1與第一N型摻雜區NP1，且觸發電壓降壓電路21的一端電性連接P型摻雜區PP1與第一N型摻雜區NP1。高壓N型井結構與第一磊晶結構共同包括曝露的多晶矽電極PLY。深N型井結構包括曝露的第二N型摻雜區NP2。多晶矽電極PLY於水平方向上與第一N型摻雜區NP1及第二N型摻雜區NP2相互隔離，且電性連接觸發電壓降壓電路21的另一端。第二N型摻雜區NP2於水平方向上與第二磊晶結構彼此隔離。第一N型摻雜區NP1為耐壓電晶體HVJT_T的源極，第二N型摻雜區NP2為耐壓電晶體HVJT_T的汲極，以及多晶矽電極PLY為耐壓電晶體HVJT_T的閘極。進一步地，該半導體結構更包括P型基板PS，其中高壓N型井結構、第一磊晶結構、深N型井結構與第二磊晶結構係形成於P型基板PS上。
高壓N型井結構的詳細結構說明如下。高壓N型井結構包括高壓P型井HVPW、第一N型井NW1、第一隔離件FE1、第二隔離件FE2、第三隔離件FE3、P型摻雜區PP1、第一N型摻雜區NP1與一部分的多晶矽電極PLY。高壓P型井HVPW形成於P型基板PS上。第一N型井NW1形成於高壓P型井HVPW中，且P型摻雜區PP1與第一N型摻雜區NP1形成於第一N型井NW1之中且被曝露出來。部分的多晶矽電極PLY形成於高壓P型井HVPW上且被曝露出來。第一隔離件FE1形成於第一N型井NW1之上且位於P型摻雜區PP1於水平方向上的左側。第 二隔離件FE2形成於第一N型井NW1之上且位於P型摻雜區PP1於水平方向上的右側與第一N型摻雜區NP1於水平方向上的左側之間。第三隔離件FE3形成於第一N型井NW1上且位於第一N型摻雜區NP1於水平方向上的右側與多晶矽電極PLY於水平方向上的左側之間。
第一磊晶結構的詳細說明如下。第一磊晶結構包括另一部分的多晶矽電極PLY、第一N型磊晶層NEPI1與部分的第四隔離件FE4。第一N型磊晶層NEPI1於水平方向上相鄰於高壓P型井HVPW，且位於P型基板PS上。另一部份的多晶矽電極PLY位於第一N型磊晶層NEPI1之上，多晶矽電極PLY於水平方向上位於第三隔離件FE3的右側與第四隔離件FE4的左側之間，以及部分的第四隔離件FE4形成於第一N型磊晶層NEPI1之上。
深N型井結構的詳細說明如下。深N型井結構包括第二N型摻雜區NP2、深N型井DNW、第二N型井NW2、另一部分的第四隔離件FE4、一部分的第五隔離件FE5與部分的N型埋層NBL。深N型井DNW位於P型基板PS上，且於水平方向上相鄰於第一N型磊晶層NEPI1。第二N型井NW2形成於深N型井DNW中。第二N型摻雜區NP2形成於第二N型井NW2之中且被暴露出來。另一部分的第四隔離件FE4形成於深N型井DNW與第二N型井NW2之上。部分的第五隔離件FE5形成於深N型井DNW與第二N型井NW2之上。第二N型摻雜區NP2於水平方向上位於第四隔離件FE4的右側與第五隔離件FE5的左側之間。部分的N型埋層NBL位於P型基板PS之上與深N型井DNW之下，且於水平方向上相鄰於深N型井DNW的右側。
第二磊晶結構的詳細說明如下。第二磊晶結構包括另一部分的第五隔離件FE5、第二磊晶層NEPI2與另一部分的N型埋層NBL。另一部分的N型埋層NBL位於P型基板PS之上與第二磊晶層NEPI2之下。另一部分的第五隔離件 FE5位於第二磊晶層NEPI2之上，以及第二磊晶層NEPI2於水平方向上相鄰於深N型井DNW的右側。
上述耐壓電晶體HVJT_T的半導體結構之實現方式僅是本發明實施例的其中一者，其他類型的半導體結構也可能用於實現本發明。半導體結構只要能夠在水平方向上依序形成有暴露的P型摻雜區PP1、第一N型摻雜區NP1、多晶矽電極PLY與第二N型摻雜區NP2，並透過適當設計，使P型摻雜區PP1與第一N型摻雜區NP1於水平方向上彼此隔離，使第一N型摻雜區NP1與多晶矽電極PLY於水平方向上彼此隔離，以及使多晶矽電極PLY與第二N型摻雜區NP2於水平方向上彼此隔離，即可以實現本發明的非寄生的耐壓電晶體HVJT_T。
於靜電測試模式中，觸發電壓降壓電路21能夠降低耐壓電晶體HVJT_T的逆向導通電壓值，故能降低耐壓電晶體HVJT_T的逆向導通電壓值至特定電壓值，且在耐壓電晶體HVJT_T的汲極有高壓信號時，耐壓電晶體HVJT_T可以比其他元件更早地被逆向導通，而起到保護作用。在一個實施例中，還可以設計成在工作模式中，觸發電壓降壓電路21能夠不降低耐壓電晶體HVJT_T的逆向導通電壓，故能使得耐壓電晶體HVJT_T維持逆向導通電壓，即靜電放電的耐受性維持不變。
請參照圖4A與圖4B，圖4A是本發明另一實施例的電路系統的電路圖，以及圖4B是圖4A中的高壓防護電路的耐壓電晶體的半導體結構的示意圖。圖4A的電路系統4的高壓防護電路2中的觸發電壓降壓電路21係以一個電阻R2實現，以及電阻R2的兩端分別電性連接接地電壓GND與耐壓電晶體HVJT_T的閘極。對應地，於圖4B中，電阻R2的一端電性連接於多晶矽電極PLY，以及電阻R2的另一端電性連接P型摻雜區PP1與第一N型摻雜區NP1。 於此實施例中，不管是在靜電測試模式或工作模式下，HVJT_T的逆向導通電壓值都會被降低。
請參照圖5A與圖5B，圖5A是本發明又一實施例的電路系統的電路圖，以及圖5B是圖5A中的高壓防護電路的耐壓電晶體的半導體結構的示意圖。圖5A的電路系統5的高壓防護電路2中的觸發電壓降壓電路21係以一個電阻R3與一個電晶體N2來實現，其中電晶體N2的閘極電性連接電阻R3的一端，電晶體N2的汲極電性連接耐壓電晶體HVJT_T的閘極，以及電晶體N2的的源極電性連接接地電壓GND。對應地，於圖5B中，電晶體N2的汲極電性連接多晶矽電極PLY，以及電晶體N2的源極電性連接P型摻雜區PP1與第一N型摻雜區NP1。於靜電測試模式下，電阻R3的另一端係浮接，故能夠使耐壓電晶體HVJT_T的逆向導通電壓值下降；以及於工作模式下，該電阻R3的另一端係電性連接電壓VCC，故HVJT_T的逆向導通電壓值幾乎維持不變。
綜合以上所述，本發明提供的高壓防護電路可以避免要保護的電路會比耐壓電晶體先逆向導通的技術問題，故可以有效地保護要保護的電路。在一個實施例中，還可以設計成在工作模式下，維持耐壓電晶體對於靜電放電的耐受性。再者，相較於先前技術，本發明的高壓防護電路更可以避免半導體結構的面積過大所造成的面積浪費。除此之外，上述架構的製程不用額外增設光罩，而可以使用原有製程來實現。
應當理解，本文描述的示例和實施例僅用於說明目的，並且鑑於其的各種修改或改變將被建議給本領域技術人員，並且將被包括在本申請的精神和範圍以及所附權利要求的範圍之內。
2:高壓防護電路
21:觸發電壓降壓電路
PS:P型基板
HVPW:高壓P型井
NW1:第一N型井
NW2:第二N型井
FE1:第一隔離件
FE2:第二隔離件
FE3:第三隔離件
FE4:第四隔離件
FE5:第五隔離件
PP1:P型摻雜區
NP1:第一N型摻雜區
NP2:第二N型摻雜區
PLY:多晶矽電極
NEPI1:第一N型磊晶層
NEPI2:第二N型磊晶層
DNW:深N型井
NBL:N型埋層

Claims (10)

  1. 一種高壓防護電路，包括：一耐壓電晶體，在該耐壓電晶體的一汲極的一高壓信號的一電壓值大於一特定電壓值時，用於提供一放電路徑給該耐壓電晶體的該汲極的該高壓信號流向該耐壓電晶體的一源極；以及一觸發電壓降壓電路，電性連接於該耐壓電晶體的一閘極與一接地電壓之間，用以使該耐壓電晶體的一逆向導通電壓值降壓至該特定電壓值；其中該耐壓電晶體由一半導體結構形成，且該半導體結構於一水平方向上包括有一高壓N型井結構、一第一磊晶結構、一深N型井結構與一第二磊晶結構，該高壓N型井結構包括於該水平方向上被隔離且曝露的一P型摻雜區與一第一N型摻雜區，該觸發電壓降壓電路的一端電性連接該P型摻雜區與該第一N型摻雜區，該高壓N型井結構與該第一磊晶結構共同包括曝露的一多晶矽電極，該深N型井結構包括曝露的一第二N型摻雜區，該多晶矽電極於該水平方向上與該第一N型摻雜區及該第二N型摻雜區相互隔離，且電性連接該觸發電壓降壓電路的另一端，以及該第二N型摻雜區於該水平方向上與該第二磊晶結構彼此隔離，其中該第一N型摻雜區為該耐壓電晶體的該源極，該第二N型摻雜區為該耐壓電晶體的該汲極，以及該多晶矽電極為該耐壓電晶體的該閘極。
  2. 如請求項1所述的高壓防護電路，其中該觸發電壓降壓電路包括一電阻，該電阻的一端電性連接於該多晶矽電極，以及該電阻的另一端電性連接該P型摻雜區與該第一N型摻雜區。
  3. 如請求項1所述的高壓防護電路，其中該觸發電壓降壓電路包括一電晶體以及至少一電阻，其中該電晶體的一閘極電性連接該電阻的一端，該電晶體的一汲極電性連接該多晶矽電極，以及該電晶體的一源極電性連接該P型摻雜區與該第一N型摻雜區。
  4. 如請求項3所述的高壓防護電路，其中於一靜電測試模式下，該電阻的另一端係浮接，以及於一工作模式下，該電阻的另一端係電性連接一電壓。
  5. 如請求項1所述的高壓防護電路，其中該高壓N型井結構包括一高壓P型井、一第一N型井、一第一隔離件、一第二隔離件、一第三隔離件、該P型摻雜區、該第一N型摻雜區與一部分的該多晶矽電極，其中該高壓P型井形成於一P型基板上，該第一N型井形成於該高壓P型井中，該P型摻雜區與該第一N型摻雜區形成於該第一N型井之中且被曝露出來，該部分的該多晶矽電極形成於該高壓P型井上且被曝露出來，該第一隔離件形成於該第一N型井之上且位於該P型摻雜區於該水平方向上的一側，該第二隔離件形成於該第一N型井之上且位於該P型摻雜區於該水平方向上的另一側與該第一N型摻雜區於該水平方向上的一側之間，該第三隔離件形成於該第一N型井上且位於該第一N型摻雜區於該水平方向上的另一側與該多晶矽電極於該水平方向上的一側之間。
  6. 如請求項5所述的高壓防護電路，其中該第一磊晶結構包括另一部分的該多晶矽電極、一第一N型磊晶層與部分的一第四隔離件，該第一N型磊晶層於該水平方向上相鄰於該高壓P型井，且位於該P型基板上，以及該另一部份的該多晶矽電極位於第一N型磊晶層之上，該多晶矽電極於該水平方向 上位於該第三隔離件與該第四隔離件之間，以及該部分的該第四隔離件形成於該第一N型磊晶層之上。
  7. 如請求項6所述的高壓防護電路，其中該深N型井結構包括該第二N型摻雜區、一深N型井、第二N型井、另一部分的該第四隔離件、部分的一第五隔離件與部分的一N型埋層，該深N型井位於該P型基板上，且於該水平方向上相鄰於該第一N型磊晶層，該第二N型井形成於該深N型井中，該第二N型摻雜區形成於該第二N型井之中且被暴露出來，該另一部分的該第四隔離件形成於該深N型井與該第二N型井之上，該部分的該第五隔離件形成於該深N型井與該第二N型井之上，該第二N型摻雜區於該水平方向上位於該第四隔離件與該第五隔離件之間，以及該部分的該N型埋層位於該P型基板之上與該深N型井之下，且於該水平方向上相鄰於該深N型井。
  8. 如請求項7所述的高壓防護電路，其中該第二磊晶結構包括另一部分的該第五隔離件、一第二磊晶層與另一部分的該N型埋層，其中該另一部分的該N型埋層位於該P型基板之上與該第二磊晶層之下，該另一部分的該第五隔離件位於該第二磊晶層之上，以及該第二磊晶層於該水平方向上相鄰於該深N型井。
  9. 一種高壓防護電路，包括：一半導體結構，係在一水平方向上，依序形成有暴露的一P型摻雜區、一第一N型摻雜區、一多晶矽電極與一第二N型摻雜區，其中該P型摻雜區與該第一N型摻雜區於該水平方向上彼此隔離，該第一N型摻雜區與該多晶矽電極於該水平方向上彼此隔離，該多晶矽電極與該第二N型摻雜區於該水平方向上彼此隔離，以藉此形成有非寄生的一耐壓電晶體，其中該第一N型摻 雜區、第二N型摻雜區與多晶矽電極分別為該耐壓電晶體的一源極、一汲極與一閘極；以及一觸發電壓降壓電路，其一端電性連接該P型摻雜區與該第一N型摻雜區，其另一端電性連接該多晶矽電極，用於使該耐壓電晶體的一逆向導通電壓值降壓至一特定電壓值；其中當該耐壓電晶體的該汲極上的一高壓信號的一電壓值大於該特定電壓值時，該耐壓電晶體會逆向導通而提供一放電路徑給該高壓信號流向該耐壓電晶體的該源極。
  10. 一種電路系統，包括：如請求項1至9其中一項所述的高壓防護電路；要保護的一電路，並聯連接於該高壓防護電路。
TW111102663A 2022-01-21 2022-01-21 高壓防護電路與其電路系統 TWI796110B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW111102663A TWI796110B (zh) 2022-01-21 2022-01-21 高壓防護電路與其電路系統
CN202210389253.7A CN116504775A (zh) 2022-01-21 2022-04-14 高压防护电路与其电路系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111102663A TWI796110B (zh) 2022-01-21 2022-01-21 高壓防護電路與其電路系統

Publications (2)

Publication Number Publication Date
TWI796110B true TWI796110B (zh) 2023-03-11
TW202331862A TW202331862A (zh) 2023-08-01

Family

ID=86692313

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111102663A TWI796110B (zh) 2022-01-21 2022-01-21 高壓防護電路與其電路系統

Country Status (2)

Country Link
CN (1) CN116504775A (zh)
TW (1) TWI796110B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429586B (en) * 1999-07-14 2001-04-11 Taiwan Semiconductor Mfg High-voltage power NMOS transistor combined with SCR electrostatic protection device
US6353247B1 (en) * 2000-04-15 2002-03-05 United Microelectronics Corp. High voltage electrostatic discharge protection circuit
US20140057407A1 (en) * 2010-10-15 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. High Voltage Resistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429586B (en) * 1999-07-14 2001-04-11 Taiwan Semiconductor Mfg High-voltage power NMOS transistor combined with SCR electrostatic protection device
US6353247B1 (en) * 2000-04-15 2002-03-05 United Microelectronics Corp. High voltage electrostatic discharge protection circuit
US20140057407A1 (en) * 2010-10-15 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. High Voltage Resistor

Also Published As

Publication number Publication date
CN116504775A (zh) 2023-07-28
TW202331862A (zh) 2023-08-01

Similar Documents

Publication Publication Date Title
US6521952B1 (en) Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection
KR100976410B1 (ko) 정전기 방전 장치
US7525779B2 (en) Diode strings and electrostatic discharge protection circuits
KR100236138B1 (ko) 반도체 장치
US8492834B2 (en) Electrostatic discharge protection device and applications thereof
US20030075726A1 (en) Method of forming a substrate-triggered scr device in cmos technology
US8659073B2 (en) Semiconductor device
US6876041B2 (en) ESD protection component
US6777721B1 (en) SCR device for ESD protection
US7274071B2 (en) Electrostatic damage protection device with protection transistor
JP2008524857A (ja) 低電圧トリガ要素を有するデバイス
US20030052332A1 (en) ESD protection circuit having a high triggering threshold
KR20000035771A (ko) 정전 방전동안에 기생 바이폴라 트랜지스터의 영향을감소시키는 회로 및 방법
US20100044748A1 (en) Electrostatic discharge protection device
JP4209433B2 (ja) 静電破壊保護装置
KR20030028043A (ko) 정전 방전 보호 기능을 가진 반도체 장치
KR20100049222A (ko) 반도체 소자 및 그의 제조 방법
US20080073721A1 (en) Semiconductor integrated circuit device
US8736022B2 (en) Semiconductor device with a diode-type ESD protection circuit
JP3320872B2 (ja) Ｃｍｏｓ集積回路装置
KR20050079542A (ko) 정전기 방전 보호 소자 및 그 회로
KR101164109B1 (ko) 정전기 방전 보호 소자
TWI796110B (zh) 高壓防護電路與其電路系統
US20040240130A1 (en) Semiconductor device having protection device for protecting internal device
US7129546B2 (en) Electrostatic discharge protection device