TWI792318B - 用於在接合堆疊微電子裝置中溫度修正及減少污染之方法及設備 - Google Patents

用於在接合堆疊微電子裝置中溫度修正及減少污染之方法及設備 Download PDF

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Abstract

本專利申請案係關於用於在接合堆疊微電子裝置中溫度修正及減少污染之方法及設備。自一熱壓接合工具之一接合頭向堆疊施加熱。該堆疊實質上圍封在由該接合頭承載之一裙部內以減少熱損失及來自該堆疊之污染物,並且可自該裙部添加熱。

Description

用於在接合堆疊微電子裝置中溫度修正及減少污染之方法及設備
本文中所揭示之實施例係關於堆疊微電子裝置之接合。更具體言之,本文中所揭示之實施例係關於用於在微電子裝置之堆疊之集體接合期間溫度修正及減少污染之方法及設備。
隨著時間之推移,基於引線框架之微電子裝置封裝已經在微電子裝置中獲得主要的市場份額,該等微電子裝置利用自其表面突出以連接至另一目標微電子裝置或其他基板之端子襯墊的導電元件之陣列。在很大程度上,增加之電路密度、增加之腳位數目以及對微電子裝置之「佔據面積」要求較小之外觀尺寸刺激了此轉變。此組態通常被稱為「覆晶」組態,此係因為微電子裝置被倒置使得承載突出之導電元件之表面向下面向目標。雖然最初在所謂的C4 (控制崩潰晶片連接)結構中使用焊料球或凸塊來實施覆晶組態,但最近對較小導電元件及較緊密間距(即,導電元件之間的間隔)以適應較小外觀尺寸與增加數目之腳位之組合的要求已刺激使用導電金屬(例如,銅)柱作為導電元件。在一些情況下,柱具有焊料帽,其通常藉由薄阻擋層(例如,鎳)材料與銅柱材料隔離。在任一情況下,微電子裝置之導電元件與另一微電子裝置之端子襯墊之間的接合習知上藉由在回焊爐中對總成施加熱以熔化焊料,或者藉由施加熱並結合由熱壓接合頭施加之力來熔化焊料或不存在之焊料來實現,以實施金屬柱與對準之端子襯墊之間的擴散接合。
作為熱壓接合製程之一部分,在相鄰之疊置微電子裝置之間的所謂的「接合線」中插入介電材料,以使連接裝置之橫向相鄰之導電元件電絕緣,並在疊置之微電子裝置之間提供電絕緣,以及在裝置之間提供額外黏附力。近年來,堆疊黏附至微電子裝置上之預成型介電膜或在堆疊之前在微電子裝置上分配介電材料已變得更為常見,而不是在堆疊期間在每一裝置上分配可流動介電材料,或在接合線中使用堆疊後毛細管底部填充。此預成型介電或預堆疊分配材料膜被稱為非導電膜(NCF),以及晶圓級底部填充膜(WLUF)。
本發明之實施例包含一種熱壓接合設備,該熱壓接合設備包含接合載物台及可在X、Y及Z方向上移動之接合頭。接合頭包括在其下側具有壓縮表面之接合尖端,該接合尖端包括主加熱裝置及裙部,該裙部自接合頭向下延伸,圍繞接合尖端並橫向包圍底部開口之腔室。
本發明之實施例包含一種方法,該方法包含:將熱壓接合工具之接合頭與微電子裝置之堆疊對準;以及將接合頭降低至微電子裝置之堆疊之上,以將堆疊實質上圍封在自接合頭向下延伸之裙部內之腔室中,並使堆疊之最上面之微電子裝置與腔室內之接合頭之接合尖端接觸。通過最上面之微電子裝置將熱自接合尖端施加至微電子裝置之堆疊,並且藉由裙部減少了自接合尖端穿過微電子裝置之堆疊以及自堆疊之周邊的熱損失。
本發明之實施例包含一種方法,該方法包含:將熱壓接合工具之接合頭與微電子裝置之堆疊對準;將熱壓接合工具之接合頭降低至微電子裝置之堆疊之上;用接合頭加熱微電子裝置之堆疊;以及將自堆疊微電子裝置之間的接合線脫氣之污染物材料實質上容納在裙部內,該裙部由接合頭承載並實質上圍封堆疊。
優先權主張
本申請案主張2020年6月8日申請之名為「用於在接合堆疊微電子裝置中溫度修正及減少污染之方法及設備(METHODS AND APPARATUS FOR TEMPERATURE MODIFICATION AND REDUCTION OF CONTAMINATION IN BONDING STACKED MICROELECTRONIC DEVICES)」的美國專利申請案第16/895,751號之申請日的權益。
本發明之實施例係關於用於在微電子裝置之相互集體接合期間控制微電子裝置之堆疊內之溫度,更具體言之控制溫度梯度的方法及設備。揭示了用於在裝置堆疊之各個級別上對微電子堆疊進行控制加熱之接合工具,以及採用此接合工具之溫度控制方法。亦揭示了一種接合工具,其經組態以在接合期間藉由限制相鄰微電子裝置之污染物之擴散來減少此類污染物之污染。
以下描述提供了特定細節,例如尺寸、形狀、材料組成、位置及定向,以便提供對本發明之實施例之全面描述。然而,一般熟習此項技術者將瞭解並理解,可在無需採用此等特定細節的情況下實踐本發明之實施例,此係因為本發明之實施例可結合工業中採用之根據本發明適當修改之習知製程行為及設備來實踐。另外,以下提供之描述可能無法形成用於熱壓接合之完整製程流程。以下僅詳細描述理解本發明之實施例所必需的彼等過程動作及結構。
本文中所呈現之圖式僅用於說明目的,並不意謂係任何特定材料、裝置、結構、裝置或系統之實際視圖。可預期由於例如製造技術及/或公差而導致圖式中描繪形狀之變化。因此,本文中所描述之實施例不應解釋為限於所示之特定形狀或區域,而是包括例如由製造導致之形狀偏差。例如,圖示或描述為箱形之區域可具有粗糙及/或非線性特徵,而圖示或描述為圓形之區域可包括一些粗糙及/或線性特徵。此外,所示表面之間的銳角可係圓角,反之亦然。因此,圖式中繪示之區域本質上係示意性的,並且其形狀不意欲繪示區域之精確形狀,並且不限制本申請專利範圍之範疇。圖式未必按比例繪製。
可根據被描繪為流程圖、流程圖表、結構圖或方塊圖之過程來描述實施例。儘管流程圖可將操作動作描述為順序過程,但此等動作中之許多者可以另一順序、並行或實質上同時地執行。另外,可重新配置動作之順序。過程可對應於方法、執行緒、函式、程序、次常式、子程式、其他結構或其組合。此外,本文中所揭示之方法可以硬體、軟體或兩者來實施。若以軟體來實施,則函式可作為電腦可讀媒體上之一或多個指令或程式碼來儲存或傳輸。電腦可讀媒體包括電腦儲存媒體及通信媒體,通信媒體包括便於將電腦程式自一個地方傳送至另一地方之任何媒體。在說明書中,為了方便起見,相同或相似的附圖標記可用於識別各個附圖之間共同的特徵及元件。
柱型導電元件與另一微電子裝置或基板之端子襯墊之相互接合通常藉由焊料帽材料之熱感應質量回焊或藉由熱壓接合來實現,其中接合頭在由接合頭施加熱的同時對微電子裝置施加法向(即,垂直)向下之力。當對僅一個或幾個覆晶組態之微電子裝置進行堆疊及接合時,兩種技術均係合適的。然而,隨著對增加之電路密度之需求之持續,四、八、十二、十六或甚至更多覆晶組態之微電子裝置之堆疊需要在大規模回焊爐中不可接受地增加溫度或停留時間以實現接合,從而使微電子裝置之熱預算(thermal budget)緊張並增加裝置失效之可能性。另一方面,熱壓接合之有效使用可能受到自接合尖端通過微電子裝置之堆疊以及通過支撐微電子裝置堆疊之接合載物台及總成側面的熱損失的損害,從而導致難以在總成之周邊附近形成焊料或擴散接合。當熱壓接合用於更多數目(例如,四、八、十二、十六等)之堆疊微電子裝置之集合或「群」相互接合時,熱損失問題進一步加劇。在此類情況下,由於在總成之較大高度上之熱損失,自由接合頭之接合尖端接觸之最上面之微電子裝置至堆疊中之最下面之微電子裝置或基板以及自堆疊之中心至堆疊之橫向周邊的相對陡峭之溫度梯度可能導致焊料沒有完全液化或無法形成牢固的金屬-金屬擴散接合。結果,開路互連可保持在導電元件與鄰近此總成之周邊之相關端子襯墊之間。另外,堆疊之熱損失及不均勻加熱可能導致介電材料之不充分及/或不均勻固化,例如堆疊中相鄰裝置之間的接合線中之非導電膜(NCF)或晶圓級底部填充膜(WLUF),從而導致不一致的接合線厚度、接合線中之空隙,或兩者。此外,儘管承載微電子裝置之堆疊之基板可使用具有加熱之接合載物台之接合工具進行熱壓接合,但接合載物台溫度不能足夠高以補償通過半導體裝置之堆疊之熱損失,而不會冒NCF或WLUF在堆疊中之下部接合線中過早固化之風險。
圖1A展示半導體晶粒SD形式之堆疊且習知熱壓接合之微電子裝置之總成的示意性側面剖視圖,除了堆疊中最上面之晶粒SD之外的每一晶粒SD包括矽通孔(TSV) T,其包含與半導體晶粒之材料隔離之導電材料,在晶粒之主表面之間延伸,對準並分別連接至一個主表面上之呈焊料封端之金屬柱形式之導電元件及相對主表面上之端子襯墊。理想地,在熱壓接合之後,覆蓋每一金屬柱MP之焊料S已經熔化並冷卻,與端子襯墊TP接觸,以形成牢固的互連接合I,如圖1A中之大多數情況所示。然而,如圖1A之右下角所示,即使在不希望使用最大工具(即,接合頭之接合尖端)溫度的情況下,在較低的微電子裝置之橫向範圍上之熱損失及相關聯之不足溫度裕度亦可能導致開路互連OI。圖1B係圖1A之放大部分並且更詳細地描繪了開路互連OI,其展示了藉由金屬柱MP上之焊料S對端子襯墊TP完全沒有接觸。在相鄰裝置之間的接合線BL中展示了圍繞互連I (例如NCF或WLUF)之介電材料D,包含圖1A及圖1B之部分在封裝之後穿過總成。
圖2示意性地描繪在熱壓接合操作期間熱壓接合頭BH之接合尖端BT及熱壓接合工具之接合載物台BS之間的熱梯度,其中熱H及法向力N由接合頭BH施加至基板上之半導體晶粒SD1 及SD2 形式之微電子裝置之堆疊,其可包含支撐在熱壓接合工具之接合載物台BS上之載體晶圓CW上之半導體晶圓W。自熱梯度線G1至G8可容易地看出及理解,熱通過半導體晶粒SD之堆疊縱向及橫向傳播得愈遠,熱損失愈大,從而不會發生堆疊中導電元件之相互接合之可能性愈大。如圖所示,在熱梯度線G7及G8之區域中,朝向晶圓W附近之堆疊之下部半導體晶粒SD1 之周邊可能發生不適當的熱損失,從而防止下部半導體晶粒SD1 之周邊處之焊料S、金屬柱MP與端子襯墊TP之間的牢固互連。再次注意到,此種熱損失現象隨著微電子裝置數目之增加並因此隨著堆疊高度之增加而加劇。
儘管已採用400℃或甚至450℃之接合尖端溫度,但如本文中之發明人所認識到,由於堆疊中較低裝置之周邊處缺乏足夠高的溫度,此類溫度可證明不足以進行例如八個或八個以上堆疊微電子裝置之熱壓接合。此外,使用其數量級如上所述之高溫可能超過某些微電子裝置(例如動態隨機存取記憶體(DRAM)半導體晶粒)之熱預算並對其造成損害。另外,自接合頭施加過多的熱可能導致接合線中NCF或WLUF之過早固化,從而導致NCF或WLUF無法在熱壓接合期間保持最小的黏度擴散並提供薄且均勻的接合線。例如,由於習知的Sn/Ag焊料具有約221℃之熔點,或者Sn焊料具有約231℃之熔點,並且甚至銦焊料需要約170℃來熔化,顯而易見的是,通過微電子裝置堆疊之熱損失很快成為問題,即使每一微電子裝置垂直通過堆疊之溫度下降甚至僅有10℃,該下降由於接合線中存在介電材料(如NCF或WLUF)而加劇,並且由接合尖端施加之進一步距離之熱可自堆疊之中心線傳播至堆疊之周邊。因此,例如在八(8)個DRAM半導體裝置之堆疊中,沿堆疊之中心線自堆疊之頂部至底部之熱損失可能很容易超過80℃,而至堆疊之側面及特定拐角之熱損失可能明顯更大。
使用此矩形形狀且尺寸與堆疊中之微電子裝置之外部邊界一致的介電材料,結合熱壓接合技術,已經導致成品率問題以及接合頭污染問題,此係因為介電膜材料之薄片之周邊延伸(即,突出)回應接合頭施加之法向力及熱超出裝置之側面,並在最大程度上沿側面之中點。具體言之,隨著膜之厚度減小,直至相鄰裝置之對準導電元件接觸,並且在介電膜完全固化至裝置之間的最終接合線厚度之前,由接合頭施加之熱及力引起介電膜之周邊部分之「排出」(即,擠出)。另外,本文中之發明人已經觀察到,在許多情況下,包含薄片之介電膜之周邊部分之大小自堆疊中之上膜層至下膜層逐漸增大。結果,介電材料之薄片亦可能向上突出並污染接合頭,但即使不出現此種情況,薄片之存在亦可能損害微電子裝置堆疊之側面上之環氧封裝材料(EMC)之形成及完整性,由於曝露之介電膜而引起可燃性問題,引起封裝濕氣吸收之問題,或甚至在形成於基底基板(例如基底晶圓)上之微電子裝置之相鄰堆疊之間延伸,其可能導致前述EMC問題以及造成基底晶圓之翹曲。此類薄片導致非線性之裝置堆疊側面及影響EMC之厚度及連續性的其他異常,當相鄰之微電子裝置用切割鋸切割沿在鋸片之路徑中不完全填充EMC之路徑被分割時引起損壞。儘管目前微電子裝置之堆疊通常分開相當大的距離,例如約600 µm,但該距離隨著電路密度增加而持續縮小,從而允許更小的微型裝置尺寸及每一晶圓愈來愈緊密間隔之裝置。
作為上述問題之特定實例,圖3係擠出堆疊晶粒總成之熱壓接合半導體晶粒SD之堆疊之側面之外的介電膜之薄片F的示意圖,最大的薄片F位於最下面之晶粒與支撐基板S之間的堆疊之底部。類似地,圖4係在C2W總成中熱壓接合至基底晶圓W之半導體晶粒堆疊的半導體晶粒SD之基底處及之間擠出之介電薄片F的示意圖,其中薄片之最外側實質上突出至堆疊之側面之外的共同距離。
除了前述問題之外,在微電子裝置(例如,半導體晶粒)堆疊中使用NCF或WLUF形式之介電材料亦會在熱壓接合製程期間導致介電材料脫氣,污染相鄰組件之表面,例如基準標記及接合襯墊,其結果如圖5之顯微照片所示。此外,其他材料(如焊劑),在接合線中使用非導電膠(NCF),以及微電子裝置堆疊中存在之其他材料亦會導致類似的脫氣問題。
如圖6所示,藉由熱壓接合工具之接合頭BH之加熱接合尖端BT進行熱壓接合的基板S (例如,晶圓)上之多個半導體晶粒SD之晶粒堆疊DS1 之接合線BL中的介電及其他材料M之污染物脫氣的結果係污染物脫氣材料C覆蓋相鄰晶粒堆疊DS2 之頂部晶粒SD之上表面上之堆疊基準F,從而導致用於操縱及接合相鄰晶粒堆疊DS2 之半導體晶粒SD之光學感測器的識別問題,在相鄰晶粒堆疊DS2 中產生晶粒未對準。此外,污染物C之脫氣可能污染接合頭BH之接合尖端BT,該污染可能轉移至其他晶粒堆疊或需要更換昂貴的接合尖端。另外,未知的可靠性問題可能係由於在半導體晶粒背面之凸塊下金屬化(UBM)塗覆環氧樹脂或其他污染物造成的,此等污染物係由NCF或熱壓接合期間存在的其他材料之脫氣污染物產生的。僅作為實例,此類問題包括不良互連,例如焊不良、冷嚙合、開路互連、柱頭(HIP)缺陷(即,柱之焊料塌落且推靠端子襯墊且變形,但不夠熱以熔化並形成連接)或較高電阻互連。
類似於圖2,圖7A示意性地描繪藉由由接合尖端BT施加熱H及法向力N在熱壓接合頭BH之接合尖端BT與熱壓接合工具之接合載物台BS之間以晶圓堆疊晶片(COW)配置之半導體晶粒SD至半導體晶圓W的熱壓接合,以藉由熔化焊料S覆蓋金屬柱MP而在半導體晶粒SD之金屬柱MP與晶圓W之端子襯墊TP之間形成互連,將熔化之焊料S吸至對準之端子襯墊TP,並使焊料S固化以接合至金屬柱MP及端子襯墊TP。理想地,例如NCF形式之介電材料D藉由施加之熱H與焊料S之熔化同時固化。然而,如圖7B所示,儘管半導體晶粒SD及金屬柱MP、焊料S及介電材料D之中心區域可能經歷足夠的熱HS 以熔化焊料S並形成由固化之介電材料D圍繞的牢固互連,但在半導體晶粒SD之周邊附近,通過晶粒厚度、通過晶粒周邊、通過介電材料D及通過晶圓W之熱洩漏HL 可導致焊料S及晶粒周邊附近之相鄰介電材料D承受之熱HI 不足,從而防止焊料S、金屬柱MP與端子襯墊TP之間的牢固互連以及介電材料D之固化不足,其中過度擠出介電材料D之SO,如虛線所示。
圖式中之圖8係以灰度級之有限元素分析熱圖,其繪示了如上關於圖7B所述的沿中心線CL 自細長、黑暗、最高溫度之中心區域之熱損失,其中在半導體晶粒SD之周圍灰色區域內向晶粒周邊P逐漸地熱損失,以及在靠近拐角C1 至C4 之逐漸變暗之區域所示的模具周邊P內之過度熱損失。
圖9係在熱壓接合操作期間半導體晶粒中之熱損失的圖示,其示為與半導體晶粒中心之熱增益相比,在半導體晶粒拐角處之接合操作期間隨著時間缺乏足夠的熱增益,中心處之溫度達到峰值並穩定在明顯高於拐角處之位準。
現在參考圖10及圖10A,示意性地繪示了熱壓接合工具100之實施例。熱壓接合工具100包括帶有接合尖端總成104之接合頭102。具有接合尖端總成104之接合頭102在來自控制器之指令下並且藉助於此項技術已知之位置感測器(例如光學感測器)可在X、Y及Z平面中移動。熱壓接合工具100亦包括接合載物台106,其可視情況包括載物台加熱裝置108,該載物台加熱裝置108可包含在熱電偶之封閉迴路控制下之電阻型加熱元件。在操作中,接合載物台106支撐例如基板200 (例如,半導體晶圓、中介層等),其上堆疊有數個橫向間隔開之微電子裝置204 (例如,半導體晶粒)之堆疊202 (僅展示一個),堆疊202具有導電元件206之陣列,其形式為例如覆蓋有焊料且與下一較低相鄰組件之端子襯墊對準之金屬柱,如關於圖1至圖4、圖7A及圖7B所描述及繪示。儘管在圖10之堆疊202中展示了五個微電子裝置,例如堆疊在邏輯控制器晶粒上之四個動態隨機存取記憶體(DDR4、DDR5形式之DRAM)晶粒,其形式為裝置邏輯晶粒上之四個動態隨機存取記憶體(GDDR形式之DRAM)之混合記憶體立方體(HMC)或高頻寬記憶體(HBM)堆疊,但微電子裝置204之堆疊202不限於特定數目之微電子裝置204。實務上,可在堆疊202中採用記憶體晶粒(例如,動態隨機存取記憶體(DRAM)晶粒)形式之四個、八個、十二個、十六個或更多個微電子裝置。
關於微電子裝置204之就地堆疊202,接合頭102與堆疊202對準(例如,光學地),且接合尖端總成104降低至堆疊202之上,使得提供接合尖端總成104之側壁之裙部110圍繞堆疊202且延伸至基板200之接近上表面之層級208,從而將堆疊202實質上圍封於腔室112。接合尖端總成104包括位於壓縮表面116上方之主加熱裝置114,其與堆疊202之最上面之微電子裝置204嚙合。接合尖端總成104亦包括一或多個側壁加熱裝置118 (展示兩個),其在或安裝至裙部110。在熱壓接合操作中,當接合尖端總成104被置放在微電子裝置204之堆疊202上時,主加熱裝置114及側壁加熱裝置118處於啟動狀態,以分別向堆疊202之頂部及側面施加傳導、對流及輻射熱,同時由接合尖端總成104通過壓縮表面116向堆疊202施加法向(即,垂直)力,視情況利用自載物台加熱裝置108施加之熱。值得注意的是,如圖10A所示,側壁加熱裝置118可位於微電子裝置204之堆疊202之所有側面上。主加熱裝置114及側壁加熱裝置118例如可係電阻型加熱器。主加熱裝置114可斜變以在約400℃與約450℃之間的溫度下操作,側壁加熱裝置118在足以實質上抵消如圖式之圖2及圖7B中所示的垂直通過及橫向來自微電子裝置204之堆疊202之熱損失之一或多個溫度下操作,並且最小化自堆疊202之頂部至底部之熱梯度。在該實施例中,側壁加熱裝置118可例如係電阻型加熱器(例如,介電基板上之印刷導體),為了簡單起見,其設定成在溫度感測器(例如,熱電偶)之控制下實質上在例如約200℃至約250℃之間的共同溫度下操作,以在預選溫度下循環斷電,以避免堆疊202之微電子裝置204之過熱,同時確保導電元件206之牢固接合以及接合線212中及圍繞導電元件206之介電材料210 (例如,NCF、WLUF)之固化。選用的載物台加熱裝置108 (若存在)可在熱電偶之回饋控制下在約150℃與約160℃之間的溫度下操作,以通過基板200並進入堆疊202提供熱。作為另一選項且如虛線所示,絕緣體120、熱反射材料122或兩者(絕緣體120置放在熱反射材料122外部)可置放在側壁加熱裝置118橫向外側之裙部110內,以在腔室112內容納熱,並防止熱洩漏至微電子裝置204之相鄰堆疊,並在其導電元件206可接合之前引發相鄰堆疊之介電材料210之過早固化。作為又一選項,並且如關於圖13及圖14之實施例更全面地所描述,如虛線所示之低表面能(LSE)材料126可施加至裙部110之內壁128上或在其上形成。在接合尖端總成104在微電子裝置204之堆疊202之上延伸之後,可循環接通供給主加熱裝置114及側壁加熱裝置118之功率,或可如載物台加熱裝置108之一般情況那樣連續地預熱接合尖端總成104。在接合製程期間及在堆疊202之接合之間,可改變或循環接通及斷開供給側壁加熱裝置118之功率(即,電流),以將側壁加熱裝置118保持在適當的溫度範圍內。在一個實施例中,側壁加熱裝置可在置放在微電子裝置204之堆疊202上之前被啟動,以考慮側壁加熱裝置118不同於接合尖端總成之主加熱裝置114,將不會實體上接觸堆疊202並傳導熱。在任何情況下,使用此實施例進行之熱壓接合可比習知的熱壓接合進行得更快,並且產生導電元件206及完全固化之介電材料210之互連的更高成品率。另外,在熱壓接合期間,將微電子裝置204之每一堆疊202實質上圍封在腔室112中可實質上容納自堆疊202中脫氣之任何污染物材料,並降低對相鄰堆疊202之污染的可能性。
現在參考圖11及圖11A,示意性地繪示了熱壓接合工具300之實施例。熱壓接合工具300包括帶有接合尖端總成304之接合頭302。具有接合尖端總成404之接合頭302在來自控制器之指令下並且藉助於此項技術已知之位置感測器(例如光學感測器)可在X、Y及Z平面中移動。熱壓接合工具300亦包括接合載物台306,其可視情況包括載物台加熱裝置308,該載物台加熱裝置308可包含在熱電偶之封閉迴路控制下之電阻型加熱元件。在操作中,接合載物台306支撐例如基板200 (例如,半導體晶圓、中介層等),其上堆疊有數個橫向間隔開之微電子裝置204 (例如,半導體晶粒)之堆疊202 (僅展示一個),堆疊202具有導電元件206之陣列,其形式為例如覆蓋有焊料且與下一較低相鄰組件之端子襯墊對準之金屬柱,如關於圖1至圖4、圖7A及圖7B所描述及繪示。儘管在圖10之堆疊202中展示了五個微電子裝置,例如堆疊在邏輯控制器晶粒上之四個動態隨機存取記憶體(DDR4、DDR5形式之DRAM)晶粒,其形式為裝置邏輯晶粒上之四個動態隨機存取記憶體(GDDR形式之DRAM)之混合記憶體立方體(HMC)或高頻寬記憶體(HBM)堆疊,但微電子裝置204之堆疊202不限於特定數目之微電子裝置204。實務上,可在堆疊202中採用記憶體晶粒(例如,動態隨機存取記憶體(DRAM)晶粒)形式之四個、八個、十二個、十六個或更多個微電子裝置。
關於微電子裝置204之就地堆疊202,接合頭302 與堆疊202對準(例如,光學地),並且接合尖端總成304降低至堆疊202之上,使得提供接合尖端總成304之側壁之裙部310圍繞堆疊202且延伸至基板200之接近上表面之層級208,從而將堆疊202實質上圍封於腔室312。與前述實施例之接合尖端總成104不同,接合尖端總成304包含單獨的接合尖端壓縮部件304c,其下側具有壓縮表面316,接合尖端壓縮部件被裙部310之接合尖端筒體部分304b包圍,接合尖端壓縮部件304c可滑動地安置在其中。接合尖端壓縮部件304c藉由位於接合尖端筒體部分304b之頂面331與接合尖端壓縮部件304c之頂部333之間的壓縮元件324向下偏壓抵靠堆疊202。壓縮元件324可係例如螺旋彈簧、碟形彈簧、板片彈簧、彈性彈性體元件等,其具有選定的彈簧常數,以使得當接合尖端總成位於堆疊202上適當位置時,接合尖端壓縮部件304c向微電子裝置204之堆疊202施加選定量之法向力。可藉由例如自接合尖端壓縮部件304c之側面橫向延伸至接合尖端筒體部分304b之裙部310的接合尖端筒體部分304b內側上之縱向槽332中之鍵330將接合尖端壓縮部件304c在接合尖端筒體部分304b內之移動限制為垂直,此配置亦使接合尖端壓縮部件304c在自堆疊202抽出時保持在接合尖端筒體部分304b內。
接合尖端總成304之接合尖端壓縮部件304c包括緊靠在壓縮表面316上方之主加熱裝置314,其與堆疊202之最上面之微電子裝置204嚙合。接合尖端總成304亦包括一或多個側壁加熱裝置318 (展示四個),其在接合尖端筒體部分304b之裙部310之每一側壁內或安裝至其上。在熱壓接合操作中,當接合尖端總成304置放在微電子裝置204之堆疊202上時,主加熱裝置314及側壁加熱裝置318處於啟動狀態,以分別向堆疊202之頂部及側面施加傳導輻射及對流熱,同時由接合尖端總成304通過壓縮表面316向堆疊202施加法向(即,垂直)力,視情況利用自載物台加熱裝置308施加之熱。主加熱裝置314例如可係斜變以在約400℃與約450℃之間的溫度下操作之電阻型加熱器,側壁加熱裝置318在足以實質上抵消如圖式之圖2及圖7B所示的垂直通過及橫向來自微電子裝置之堆疊202之熱損失之不同溫度下操作。值得注意的是,如圖11及圖11A組合所示,離散側壁加熱裝置318可位於微電子裝置204之堆疊202之每一側面上。每一側壁加熱裝置318可例如包含一系列電阻元件(例如,介電基板上之印刷導體),其垂直地或水平地或以之字形圖案定向,並且實質上延伸裙部310之每一內側壁之高度及寬度。在一種實施方案中,電阻加熱元件可經組態以朝向裙部310之下端呈現逐漸增大之電阻,以向堆疊202提供更高的熱,以抵消通過及來自微電子裝置204之堆疊202之熱損失,從而控制及最小化自堆疊202之頂部至底部之熱梯度。在另一實施方案中,電阻加熱元件可經組態成L形橫截面並且被置放在裙部310之拐角處以將熱集中在最易受熱損失的堆疊202之拐角區域附近。在該實施例中,側壁加熱裝置318之電阻元件可例如經組態以在自接近壓縮表面316附近之裙部之上部範圍之約100℃至接近裙部310之下部範圍之約200℃至約300℃ (取決於堆疊202中之微電子裝置204之數目)範圍內的溫度下操作。電阻元件可在溫度感測器(例如熱電偶)之回饋控制下操作,以在裙部310內之每一垂直層級處之預選溫度下循環斷電,以避免堆疊202之微電子裝置204之過熱,同時確保導電元件206之牢固接合以及接合線212中及圍繞導電元件206之介電材料210 (例如NCF、WLUF)之固化。替代地,側壁加熱裝置318可在溫度感測器之控制下在自裙部310之頂部至底部之大致相同的溫度下操作,例如在約200℃至約250℃之間。選用的載物台加熱裝置308 (若存在)可在熱電偶之回饋控制下在約150℃與約160℃之間的溫度下操作以通過基板200並進入堆疊202提供熱。作為另一選項,絕緣體320、熱反射材料322或兩者可橫向地置放在側壁加熱裝置318外側之裙部310內,以在腔室312內容納熱,並防止熱洩漏至微電子裝置204之相鄰堆疊202,並在其導電元件206可接合之前引發相鄰堆疊之介電材料210之過早固化。作為又一選項,並且如關於圖13及圖14之實施例更全面地所描述,如虛線所示之低表面能(LSE)材料326可施加至裙部310之內壁328上或在其上形成。在接合尖端總成304在微電子裝置204之堆疊202之上延伸之後,可循環接通供給主加熱裝置314及側壁加熱裝置318之功率,或者可如載物台加熱裝置308那樣連續地預熱接合尖端總成304。在接合製程期間及在堆疊202之接合之間,可改變或循環接通及斷開供給側壁加熱裝置318之功率(即,電流),以將側壁加熱裝置318保持在適當的溫度範圍內。在一個實施例中,側壁加熱裝置可在置放在微電子裝置204之堆疊202上之前被啟動,以考慮側壁加熱裝置118不同於接合尖端總成之主加熱裝置114,將不會實體上接觸堆疊202並傳導熱。在任何情況下,使用熱壓接合工具300之此實施例進行之熱壓接合可比習知的熱壓接合進行得更快,並且產生導電元件206及完全固化之介電材料210之互連的更高成品率。另外,在熱壓接合期間,將微電子裝置204之每一堆疊202實質上圍封在腔室312中可實質上容納自堆疊202中脫氣之任何污染物材料,並降低對相鄰堆疊202之污染的可能性。
現在參考圖12,示意性地繪示了熱壓接合工具400之實施例。熱壓接合工具400包括帶有接合尖端總成404之接合頭402。具有接合尖端總成404之接合頭402在來自控制器之指令下並且藉助於此項技術已知之位置感測器(例如光學感測器)可在X、Y及Z平面中移動。熱壓接合工具400亦包括接合載物台406,其視情況包括載物台加熱裝置408,該載物台加熱裝置408可包含電阻型加熱元件。在操作中,接合載物台406支撐例如基板200 (例如,半導體晶圓、中介層等),其上堆疊有數個橫向間隔開之微電子裝置204 (例如,半導體晶粒)之堆疊202 (僅展示一個),堆疊202具有例如金屬柱形式之導電元件206之陣列,其由焊料覆蓋且與下一較低相鄰總成之端子襯墊對準,如關於圖1至圖4、圖7A及圖7B所描述及繪示。儘管在圖10之堆疊202中展示了五個微電子裝置,例如堆疊在邏輯控制器晶粒上之四個動態隨機存取記憶體(DDR4、DDR5形式之DRAM)晶粒,其形式為裝置邏輯晶粒上之四個動態隨機存取記憶體(GDDR形式之DRAM)之混合記憶體立方體(HMC)或高頻寬記憶體(HBM)堆疊,但微電子裝置204之堆疊202不限於特定數目之微電子裝置204。實務上,可在堆疊202中採用記憶體晶粒(例如,動態隨機存取記憶體(DRAM)晶粒)形式之四個、八個、十二個、十六個或更多個微電子裝置。
關於微電子裝置204之就地堆疊202,接合頭402與堆疊202對準(例如,光學地),且接合尖端總成404降低至堆疊202之上,使得提供接合尖端總成404之側壁之裙部410圍繞堆疊202且延伸至基板200之接近上表面之層級208,從而將堆疊202實質上圍封於底部開口之腔室412。與第一實施例之接合尖端總成104不同,接合尖端總成404包含單獨的接合尖端壓縮部件404c,其形式為活塞,其下側具有壓縮表面416,接合尖端壓縮部件404c由接合尖端筒體部分404b圍繞,接合尖端壓縮部件404c可滑動地安置在其孔內。接合尖端壓縮部件404c可藉由位於接合尖端筒體部分404b之頂面431與接合尖端壓縮部件404c之頂部433之間的彈性壓縮元件424而向下偏壓抵靠堆疊202。彈性壓縮元件424可係例如螺旋彈簧、碟形彈簧、板片彈簧、彈性彈性體元件等,其具有選定的彈簧常數,以使得當接合尖端總成404位於堆疊202上方時,接合尖端壓縮部件404c向微電子裝置204之堆疊202施加選定量之法向力。可藉由例如自接合尖端壓縮部件404c之側面橫向延伸至接合尖端筒體部分404b之裙部410的內側上之縱向槽432中之鍵430將接合尖端壓縮部件404c在接合尖端筒體部分404b內之移動限制為垂直,此配置亦使接合尖端壓縮部件在自堆疊202抽出時保持在接合尖端筒體部分404b內。
接合尖端總成404之接合尖端壓縮部件404c包括緊靠在壓縮表面416上方之主加熱裝置414,其與堆疊202之最上面之微電子裝置204嚙合。接合尖端總成404亦包括在接合尖端筒體部分404b之裙部410之每一側壁內或安裝至其上之多級側壁加熱裝置418 (展示四個),側壁加熱裝置418之每一級相對於熱壓接合工具100之側壁加熱裝置118實質上圍繞腔室412延伸,如圖10A所示。在熱壓接合操作中,當接合尖端總成404置放在微電子裝置204之堆疊202之上時,主加熱裝置414及側壁加熱裝置418處於啟動狀態,以分別向堆疊202之頂部及側面施加傳導、輻射及對流熱,同時由接合尖端總成404通過壓縮表面416向堆疊202施加法向(即,垂直)力,視情況利用自載物台加熱裝置408施加之熱。主加熱裝置414例如可係斜變以在約400℃與約450℃之間的溫度下操作之電阻型加熱器,側壁加熱裝置418可獨立地供電及控制以在足以實質上抵消如圖式之圖2及圖7B中所示的垂直通過及橫向來自微電子裝置之堆疊202之熱損失之不同溫度下操作。值得注意的是,環繞微電子裝置204之堆疊202之離散側壁加熱裝置418之每一級可例如包含一系列水平延伸之電阻元件(例如,介電基板上之印刷導體),應當理解,給定級之電阻元件可在內部包含鋸齒形組態,以提供用於熱傳輸之增強之表面積覆蓋。在一種實施方案中,側壁加熱裝置418之每一級之電阻加熱元件可經組態以在朝向裙部410之下端逐漸前進之級中呈現逐漸增大之電阻,以向堆疊202提供更高的熱,或者可接收逐漸更高的功率輸入,以抵消通過及來自微電子裝置204之堆疊202之熱損失。在該實施例中,側壁加熱裝置418a之最上層之電阻元件可例如經組態以在壓縮表面416附近之裙部之上部範圍附近在約100℃至約125℃範圍內的溫度下操作。中層側壁加熱裝置418b及418c可例如經組態以分別在約150℃至約175℃及約200℃至約225℃下操作。靠近裙部410之下部範圍之最下面之側壁加熱裝置418d可例如經組態以在約250℃至約275℃下操作。當然,側壁加熱裝置之級數以及操作溫度及溫度範圍可藉由定製各種級之電阻元件之電阻、調節或切換所施加之功率(即,電流)或兩者進行調節,以抵消熱損失並根據微電子裝置204之數目提高堆疊202中之各種微電子裝置204所經歷之溫度的均勻性。電阻元件可在溫度感測器(例如熱電偶)之控制下操作,以在裙部410內之每一垂直層級處之預選溫度下循環斷電,以避免堆疊202之微電子裝置204之過熱,同時確保導電元件206之牢固接合以及接合線212中及圍繞導電元件206之介電材料210 (例如NCF、WLUF)之固化。替代地,側壁加熱裝置418可在溫度感測器之控制下在自裙部410之頂部至底部之大致相同的溫度下操作,例如在約200℃至約250℃之間。選用的載物台加熱裝置408 (若存在)可在熱電偶之回饋控制下在約150℃與約160℃之間的溫度下操作以通過基板200並進入堆疊202提供熱。作為另一選項,如關於圖10、圖10A、圖11及圖11A所示之絕緣體、熱反射材料或兩者(絕緣體置放在熱反射材料外部)可置放在側壁加熱裝置418橫向外側之裙部410之內表面內或外表面上,以在腔室412內容納熱,並防止熱洩漏至微電子裝置204之相鄰堆疊202,並在其導電元件206可接合之前引發相鄰堆疊之介電材料210之過早固化。作為另一選項,如圖10、圖10A、圖11及圖11A所示並如圖13及圖14更充分所示及描述之透明、低表面能(LSE)材料層可施加至壓縮表面416及裙部410之內壁上或在其上形成。在接合尖端總成404在微電子裝置204之堆疊202之上延伸之後,可循環接通供給主加熱裝置414及側壁加熱裝置418之功率,或可如載物台加熱裝置408那樣連續地預熱接合尖端總成404。在接合製程期間及在堆疊202之接合之間,可改變或循環接通及斷開供給側壁加熱裝置418之功率(即,電流),以將側壁加熱裝置418保持在適當的溫度範圍內。在一個實施例中,側壁加熱裝置可在置放在微電子裝置204之堆疊202上之前被啟動,以考慮側壁加熱裝置118不同於接合尖端總成之主加熱裝置114,將不會實體上接觸堆疊202並傳導熱。在任何情況下,使用熱壓接合工具400之此實施例進行之熱壓接合可比習知的熱壓接合進行得更快,並且產生導電元件206及完全固化之介電材料210之互連的更高成品率。另外,在熱壓接合期間,將微電子裝置204之每一堆疊202實質上圍封在腔室412中可實質上容納自堆疊202中脫氣之任何污染物材料,並降低對相鄰堆疊202之污染的可能性。
圖式中之圖13及圖14繪示熱壓接合工具500之實施例,其包括帶有接合尖端504之接合頭502。具有接合尖端504之接合頭502可在來自控制器之指令下並藉助於此項技術已知之位置感測器(例如光學感測器)可在X、Y及Z平面中移動。熱壓接合工具500亦包括接合載物台506,其可視情況包括載物台加熱裝置508,載物台加熱裝置508可包含在約150℃至約160℃之溫度範圍內由熱電偶控制之電阻型加熱元件。在操作中,接合載物台506支撐例如基板200 (例如,半導體晶圓、中介層等),其上堆疊有數個橫向間隔開之微電子裝置204 (例如,半導體晶粒)之堆疊202,堆疊202具有例如金屬柱形式之導電元件陣列,其由焊料覆蓋且與下一較低相鄰總成之端子襯墊對準,如關於圖1至圖4、圖7A及圖7B、圖10、圖10A、圖11、圖11A及圖12所描述及繪示。僅作為實例,堆疊202可包括堆疊在邏輯控制器晶粒上之數個動態隨機存取記憶體(DDR4、DDR5形式之DRAM)晶粒,其形式為裝置邏輯晶粒上之動態隨機存取記憶體(GDDR形式之DRAM)之混合記憶體立方體(HMC)或高頻寬記憶體(HBM)堆疊。然而,微電子裝置204之堆疊202不限於特定數目之微電子裝置204。實務上,可在堆疊202中採用記憶體晶粒(例如,動態隨機存取記憶體(DRAM)晶粒)形式之四個、八個、十二個、十六個或更多個微電子裝置。
關於微電子裝置204之就地堆疊202,接合頭502與堆疊202對準(例如,光學地),且接合尖端504降低至堆疊202之上,使得由接合頭502承載且圍繞接合尖端504之裙部510延伸至基板200之接近上表面之層級208,從而將堆疊202實質上圍封於腔室512。接合尖端504包括緊靠壓縮表面516上方之主加熱裝置514,其與堆疊202之最上面之微電子裝置204嚙合。在熱壓接合操作中,當接合尖端504被置放在微電子裝置204之堆疊202之上時,主加熱裝置514處於啟動狀態以自堆疊202之頂部施加熱,同時由接合尖端504通過壓縮表面516向堆疊202施加法向(即,垂直)力,視情況利用自載物台加熱裝置508施加之熱。為了容納施加至微電子裝置204之堆疊202之熱,圍繞堆疊202之裙部510可包括不同材料之總成。例如,為了結構完整性及熱反射,裙部510可經組態為薄(即,箔)金屬(例如,鈦、鎢、銅)矩形管530形式之熱反射材料,其呈現內部高反射(例如,鏡面)光潔度,此可藉由化學鍍或電鍍或濺鍍金屬光潔度來實現。矩形管530之尺寸及組態被設計成以足夠的間隙C相對緊密地包圍堆疊202,以防止在將熱反射至堆疊202中並通過導電箔材料垂直地散發熱時與微電子裝置204接觸。在管530之外部,可視情況提供一層熱絕緣材料532 (例如,氧化矽、氮化矽),用於進一步將熱容納至堆疊202,並防止不希望的熱傳遞至相鄰之堆疊202。
作為另一選項,一層透明低表面能(LSE)材料534,例如聚對二甲苯HT或N材料、含氟聚合物(例如聚四氟乙烯(PTFE)材料或全氟烷氧基(PFA)材料)、石墨烯或類金剛石碳(DLC)。前述類型之特定材料可係或可經調配以適應熱之施加並且在如熱壓接合製程中所採用的例如約300℃或更高之溫度下保持固態而不分解。已知熱壓接合溫度高達約400℃,理論上可低至約220℃,即Sn之熔點。根據定義,此類LSE材料抵抗液體之潤濕,表現出與置於LSE材料表面上之液滴之大接觸角,並且抵抗與其他材料之黏附。LSE材料534可覆蓋壓縮表面516並且以例如約2 µm至約10 µm之厚度襯在裙部510之內部,但可採用其他厚度。例如,聚對二甲苯可以約0.1 µm至約76 µm之厚度共形地施加。為了清楚起見,本文中之圖式誇示了LSE材料之厚度,因此沒有按比例繪製。LSE材料534可阻止介電材料210之薄片(例如,NCF、WLUF)沿堆疊202之周邊自接合線212過量流動,以限制薄片沿堆疊202之周邊自接合線212突出,同時防止介電材料210黏附至裙部510並防止介電材料210之污染。另外,裙部510之存在將防止微電子裝置204之相鄰堆疊202之介電材料210之薄片的嚙合,此現象可在下游處理步驟中引發或增強晶圓翹曲。
主加熱裝置514例如可係斜變以在約400°與約450°之間的溫度下操作之電阻型加熱器,即使添加來自載物台加熱裝置508之熱但不存在裙部510,其亦可能不足以確保導電元件之接合以及介電材料在堆疊202之拐角、周邊及較低裝置級處之完全固化。然而,具有作為熱壓接合工具500之組件之金屬箔管530的裙部510之存在可藉由反射熱及分佈施加至腔室512內之微電子裝置204之堆疊202之熱來確保導電元件(例如,用焊料覆蓋端子襯墊之金屬柱)之牢固接合以及微電子裝置204之間的接合線中及圍繞導電元件之介電材料(例如,NCF、WLUF)之固化。絕緣材料532及熱反射金屬箔530在腔室512內容納熱,同時防止熱洩漏至微電子裝置204之相鄰堆疊202,並在其導電元件接合之前引發相鄰堆疊202之介電材料之過早固化。在接合尖端504在微電子裝置204之堆疊202上方延伸之後,可循環接通(即,斜升)供給主加熱裝置514之功率,或可如載物台加熱裝置508那樣連續地預熱接合尖端504。在接合製程期間及在堆疊202之接合之間,可改變,或循環接通及斷開供給主加熱裝置514之功率(即,電流),以將主加熱裝置514保持在適當的溫度範圍內。在任何情況下,使用此實施例進行之熱壓接合可比習知的熱壓接合進行得更快,並且產生導電元件及完全固化之介電材料之互連的更高成品率。另外,在熱壓接合期間,將微電子裝置204之每一堆疊202實質上圍封在腔室512中可實質上容納自堆疊202中脫氣之任何污染物材料,並降低對相鄰堆疊202之污染的可能性。
作為額外特徵,如圖13及圖14所示,一或多個埠550可設置在接合頭502中,如虛線所示,或者以其他方式置放成通向腔室512,埠550通過一或多個導管552與真空源554連通,以降低腔室512內之大氣壓力,從而藉由裙部510將容納在腔室512內之污染物材料移除至過濾器或捕集器556。真空源554可在接合尖端504與進行熱壓接合之微電子裝置204之每一堆疊202接觸之前或接觸時選擇性地起始,或者可連續地操作。儘管參考圖13及圖14之實施例進行了描述及繪示,但該特徵可結合至本發明之每一其他實施例中,以相同的方式起作用。
應當注意,為了清楚起見,已經誇示了所示實施例之接合頭及裙部之元件之尺寸及寬度。在實施方案中,接合頭及接合尖端總成之裙部可在橫向上非常薄,以適應微電子裝置之相鄰堆疊之緊密間隔。此間距目前可在約300 µm至約500 µm之範圍內,並有望變得更小。此外,裙部之內部可在堆疊周邊之外側橫向間隔開,此係因為應避免與晶粒堆疊之接觸。此外,由於不同堆疊之微電子裝置之長度、寬度以及堆疊高度由於堆疊中裝置厚度及裝置數目之不同而變化,一般熟習此項技術者將理解,實施本發明之實施例之接合頭及接合尖端總成可針對特定應用定製。
圖15係根據本發明之實施例之熱壓接合製程600的流程圖。在動作602中,在基板上形成微電子裝置之堆疊。在動作604中,將包括接合尖端總成及自接合頭向下延伸並圍繞接合尖端之裙部之接合頭置放在微電子裝置之堆疊之上及周圍,以實質上圍封堆疊。在動作606中,藉由由接合尖端向圍封之微電子裝置之堆疊施加熱及法向力來執行熱壓接合製程。在動作608中,在熱壓接合製程期間,視情況自圍封微電子裝置之堆疊之裙部之側壁向微電子裝置之堆疊施加額外熱。在動作610中,在熱壓接合製程期間,視情況將熱自裙部反射回至微電子裝置之堆疊,視情況藉由絕緣材料容納在裙部內,並且藉由選用的LSE材料襯裡防止污染物材料黏附至裙部之內部。當然,選用的過程動作608可與選用的過程動作610中之任一者或全部組合。
如本文中所使用,術語「包含」、「包括」、「容納」、「特徵在於」及其語法等同物係包括性或開放式術語,其不排除另外的未列舉之要素或方法動作,而且亦包括更具限制性之術語「由……組成」及「實質上由……組成」及其語法等同物。
如本文中所使用,關於材料、結構、特徵或方法動作之術語「可」指示此類術語預期用於實施本發明之實施例,且此類術語優先於更具限制性之術語「係」使用,以避免應或必須排除可與其組合使用之其他相容材料、結構、特徵及方法之任何暗示。
如本文中所使用,術語「縱向」、「垂直」、「橫向」及「水平」係指基板(例如,基底材料、基底結構、基底構造等)之主平面,其中或其上形成一或多個結構及/或特徵,並且未必由地球重力場界定。「橫向」或「水平」方向係實質上平行於基板之主平面之方向,而「縱向」或「垂直」方向係實質上垂直於基板之主平面之方向。基板之主平面由與基板之其他表面相比具有相對較大面積之基板之表面界定。
如本文中所使用,空間相對術語,例如「在……之下」、「在……下方」、「下部」、「底部」、「在……上方」、「在……之上」、「上部」、「頂部」、「前部」、「後部」、「左」、「右」等,可用於便於描述,以描述如圖所示之一個元件或特徵與另一元件或特徵之關係。除非另外繪示,否則空間相對術語意欲涵蓋除圖式中描繪之定向之外的材料之不同定向。例如,若圖式中之材料係倒置的,則描述為「在……之上」或「在……上方」或在其他元件或特徵「之上」或「頂部上」之元件將被定向在其他元件或特徵「下方」或「之下」或「下面」或「底部上」。因此,術語「在……之上」可涵蓋上方及下方之定向,此取決於使用該術語之上下文,此對於一般熟習此項技術者而言係顯而易見的。材料可以其他方式定向(例如,旋轉90度、倒置、翻轉),並且本文中所使用之空間相對描述符被相應地解譯。
如本文中所使用,除非上下文另外明確指出,否則單數形式「一個(a)」、「一種(an)」及「該(the)」亦意欲包括複數形式。
如本文中所使用,術語「經組態」及「組態」係指有助於以預定方式操作一或多個結構及設備之至少一個結構及至少一個設備中之一或多者之尺寸、形狀、材料組成、定向及配置。
如本文中所使用,關於給定參數、性質或條件之術語「實質上」係指並且包括達到一般熟習此項技術者將理解的以一定程度之變化(諸如在可接受之製造公差內)滿足給定參數、性質或條件之程度。作為實例,取決於實質上滿足之特定參數、性質或條件,參數、性質或條件可滿足至少90.0%,滿足至少95.0%,滿足至少99.0%或甚至滿足至少99.9%。
如本文中所使用,關於特定參數之數值之「約」或「大約」包括一般熟習此項技術者將理解的該數值及該數值之方差度在該特定參數之可接受公差內。例如,關於數值之「約」或「大約」可包括在數值之90.0%至110.0%範圍內之其他數值,例如在數值之95.0%至105.0%範圍內、在數值之97.5%至102.5%範圍內、在數值之99.0%至101.0%範圍內、在數值之99.5%至100.5%範圍內,或在數值之99.9%至100.1%範圍內。
如本文中所使用,術語「層」及「膜」意謂且包括存在於結構上之材料之級、片或塗層,該級或塗層在材料之部分之間可係連續的或不連續的,並且可係共形的或非共形的,除非另有說明。
如本文中所使用,術語「基板」意謂且包括其上形成額外材料之基底材料或構造。基板可係半導體基板、支撐結構上之基底半導體層、金屬電極、其上形成有一或多種材料、層、結構或區域之半導體基板。半導體基板上之材料可包括但不限於半導體材料、絕緣材料、導電材料等。基板可係習知的矽基板或包含半導體材料層之其他塊狀基板。如本文中所使用,術語「塊狀基板」意謂且不僅包括矽晶圓,而且包括絕緣體上矽(「SOI」)基板,例如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板,基底半導體基礎上之矽磊晶層及其他半導體或光電材料,例如矽、鍺、鍺、砷化鎵、氮化鎵及磷化銦。基板可係摻雜的或未摻雜的。術語「基板」亦意謂且包括有機基板,例如,具有呈跡線形式之多個金屬層且插入有介電層(例如,樹脂玻璃編織聚合物)之基板。例如,習知BGA封裝包括在組織基板之一側上之多個晶粒及封裝(例如,環氧封裝材料(EMC))以及在另一側上之焊料球陣列。
如本文中所使用,術語「微電子裝置」藉由非限制性實例之方式意謂且包括半導體晶粒、藉由除了半導體活動之外的其他活動表現出功能性之晶粒、微機電系統(MEM)裝置、包含多個晶粒(包括習知晶圓以及如上所述之其他塊狀基板)之基板,以及包括多於一個晶粒位置之部分晶圓及基板段。
如本文中所使用,術語「記憶體裝置」藉由非限制性實例之方式意謂且包括表現出記憶體功能性之半導體及其他微電子裝置,但不排除其他功能性,除非使用該術語之上下文另有明確指示。
如本文中所使用,除非另有明確說明,否則術語「金屬」及「金屬材料」意謂且包括元素金屬、金屬合金以及不同及相鄰金屬或金屬合金之組合(例如,層)。
如本文中所使用,術語「介電膜」及「介電材料」意謂且包括在微電子裝置堆疊之前施加且稱為NCF及WLUF之預成型或分配之介電材料膜,以及非導電膠(NCF)介電材料。此類介電膜通常包含在B階段部分固化之二氧化矽粒子填充之環氧型熱固性樹脂,提供一致的厚度,可包括用於前述焊料回焊之焊劑(在適用情況下),並且便於微電子裝置之堆疊,其中介電膜之段在堆疊之前已經在每一單獨的裝置上就位。
本發明之實施例包含熱壓接合設備,該熱壓接合設備包含接合載物台及可在X、Y及Z方向上移動之接合頭。接合頭包括在其下側具有壓縮表面之接合尖端,該接合尖端包括主加熱裝置及裙部,該裙部自接合頭向下延伸,圍繞接合尖端並橫向包圍底部開口之腔室。
本發明之實施例包含一種方法,該方法包含:將熱壓接合工具之接合頭與微電子裝置之堆疊對準;以及將接合頭降低至微電子裝置之堆疊之上,以將堆疊實質上圍封在自接合頭向下延伸之裙部內之腔室中,並使堆疊之最上面之微電子裝置與腔室內之接合頭之接合尖端接觸。通過最上面之微電子裝置將熱自接合尖端施加至微電子裝置之堆疊,並且藉由裙部減少了自接合尖端穿過微電子裝置之堆疊以及自堆疊之周邊的熱損失。
本發明之實施例包含一種方法,該方法包含:將熱壓接合工具之接合頭與微電子裝置之堆疊對準;將熱壓接合工具之接合頭降低至微電子裝置之堆疊之上;用接合頭加熱微電子裝置之堆疊;以及將自堆疊微電子裝置之間的接合線脫氣之污染物材料實質上容納在裙部內,該裙部由接合頭承載並實質上圍封堆疊。
儘管已經結合各圖描述了某些說明性實施例,但熟習此項技術者將認識並瞭解,本發明所涵蓋之實施例不限於本文中明確展示及所述之彼等實施例。相反,在不脫離本發明所涵蓋之實施例之範疇的情況下,可對本文中所述之實施例進行許多添加、刪除及修改,例如下文主張之彼等內容,包括法定等同物。另外,來自一個所揭示實施例之特徵可與一或多個其他所揭示實施例之特徵組合,同時仍然涵蓋在本發明之範疇內。
100:熱壓接合工具 102:接合頭 104:接合尖端總成 106:接合載物台 108:載物台加熱裝置 110:裙部 112:腔室 114:主加熱裝置 116:壓縮表面 118:側壁加熱裝置 120:絕緣體 122:熱反射材料 126:低表面能(LSE)材料 128:內壁 200:基板 202:堆疊 204:微電子裝置 206:導電元件 208:接近上表面之層級 210:介電材料 212:接合線 300:熱壓接合工具 302:接合頭 304:接合尖端總成 304b:接合尖端筒體部分 304c:接合尖端壓縮部件 306:接合載物台 308:載物台加熱裝置 310:裙部 312:腔室 314:主加熱裝置 316:壓縮表面 318:側壁加熱裝置 320:絕緣體 322:熱反射材料 324:壓縮元件 326:低表面能(LSE)材料 328:內壁 330:鍵 331:頂面 332:縱向槽 333:頂部 400:熱壓接合工具 402:接合頭 404:接合尖端總成 404b:接合尖端筒體部分 404c:接合尖端壓縮部件 406:接合載物台 408:載物台加熱裝置 410:裙部 412:腔室 414:主加熱裝置 416:壓縮表面 418:側壁加熱裝置 418a:側壁加熱裝置 418b:側壁加熱裝置 418c:側壁加熱裝置 418d:側壁加熱裝置 424:彈性壓縮元件 430:鍵 431:頂面 432:縱向槽 433:頂部 500:熱壓接合工具 502:接合頭 504:接合尖端 506:接合載物台 508:載物台加熱裝置 510:裙部 512:腔室 514:主加熱裝置 516:壓縮表面 530:矩形管/熱反射金屬箔 532:熱絕緣材料 534:低表面能(LSE)材料 550:埠 552:導管 554:真空源 556:過濾器或捕集器 600:熱壓接合製程 602:動作 604:動作 606:動作 608:動作 610:動作 BH:熱壓接合頭 BL:接合線 BS:接合載物台 BT:接合尖端 C:污染物脫氣材料 C1 :拐角 C2 :拐角 C3 :拐角 C4 :拐角 CL :中心線 CW:載體晶圓 D:介電材料 DS1 :晶粒堆疊 DS2 :相鄰晶粒堆疊 F:介電薄片 G1:熱梯度線 G2:熱梯度線 G3:熱梯度線 G4:熱梯度線 G5:熱梯度線 G6:熱梯度線 G7:熱梯度線 G8:熱梯度線 H:熱 HI :熱 HL :熱洩漏 HS :熱 I:互連接合 M:介電及其他材料 MP:金屬柱 N:法向力 OI:開路互連 P:晶粒周邊 S:焊料 SD:半導體晶粒 SD1 :半導體晶粒 SD2 :半導體晶粒 T:矽通孔(TSV) TP:端子襯墊 W:半導體晶圓
圖1A係半導體晶粒形式之微電子裝置之堆疊的示意性側視局部剖視圖,並且圖1B係圖1A之一部分的放大圖,其展示了開路互連; 圖2係藉由習知技術熱壓接合之半導體晶粒之堆疊的示意性側視圖,並且用圖形描繪自接合頭之接合尖端通過晶粒堆疊向下及向外之較大距離的熱損失梯度; 圖3係熱壓接合之半導體晶粒堆疊的側面顯微照片,其展示了在經組態為HBM總成之半導體晶粒堆疊之一側處的介電材料之薄片; 圖4係在晶片至晶圓(C2W)總成中之基底半導體晶圓上之熱壓接合之半導體晶粒堆疊的側視圖,並且展示自總成之一側之外擠出的介電材料之薄片; 圖5係被來自熱壓接合製程之材料之脫氣污染之晶粒表面的顯微照片; 圖6係基板上之相鄰晶粒堆疊的側面示意圖,一個晶粒堆疊被熱壓接合,並且使相鄰晶粒堆疊上之污染物脫氣; 圖7A係藉由習知技術熱壓接合至半導體晶圓之半導體晶粒的示意性側視圖; 圖7B係圖7B之總成在熱壓接合期間的示意性側視圖,並且描繪通過及來自總成之周邊的熱損失; 圖8係以灰度表示之有限元素分析熱圖,其繪示了如圖7B所示並關於其描述之熱損失; 圖9係在熱壓接合操作期間半導體晶粒中之熱損失的圖示,示為在晶粒之拐角處隨時間之推移缺乏足夠的熱增益; 圖10係根據本發明之實施例之熱壓接合工具的側面示意性局部剖視圖,並且圖10A係通過圖10之剖面線A-A的示意性剖視圖; 圖11係根據本發明之另一實施例之熱壓接合工具的側面示意性局部剖視圖,並且圖11A係通過圖11之剖面線A-A的示意性剖視圖; 圖12係根據本發明之另一實施例之另一熱壓接合工具的側面示意性局部剖視圖; 圖13係根據本發明之又一實施例之熱壓接合工具的側面局部剖視圖,圖14係在安置在微電子裝置之堆疊之上前,向上看圖14之熱壓接合工具之接合頭裙部的正視圖;以及 圖15係根據本發明之實施例之熱壓接合製程的流程圖。
600:熱壓接合製程
602:動作
604:動作
606:動作
608:動作
610:動作

Claims (37)

  1. 一種熱壓接合設備,其包含:一接合載物台;一接合頭,其可在X、Y及Z方向上移動,該接合頭包括:一接合尖端,其在其一下側上具有一壓縮表面,該接合尖端包括一主加熱裝置;以及一裙部,其由該接合頭承載並可藉由該接合頭移動,該裙部自該接合頭垂直地向下延伸圍繞該接合尖端並橫向包圍一底部開口之腔室,該底部開口之腔室之尺寸用於包圍一單一堆疊之微電子裝置。
  2. 如請求項1之熱壓接合設備,其中該裙部及該接合尖端組合地構成一接合尖端總成,並且該裙部包括一或多個側壁加熱裝置。
  3. 如請求項2之熱壓接合設備,其中該一或多個側壁加熱裝置中之一或多者實質上圍繞該腔室延伸。
  4. 如請求項2之熱壓接合設備,其中該一或多個側壁加熱裝置包含兩個或兩個以上水平定向且垂直疊置之側壁加熱裝置。
  5. 如請求項4之熱壓接合設備,其中該兩個或兩個以上側壁加熱裝置實質上圍繞該腔室延伸。
  6. 如請求項4之熱壓接合設備,其中該兩個或兩個以上水平定向且垂直疊置之側壁中之每一者經組態以提供一不同量之熱,或者可控制以提供一不同量之熱。
  7. 如請求項3之熱壓接合設備,其中該一或多個側壁加熱裝置包含沿該裙部之每一側垂直及水平延伸之一側壁加熱裝置。
  8. 如請求項6之熱壓接合設備,其中每一側壁加熱裝置經組態以隨著與該接合尖端之垂直距離之增加而提供一增加量之熱,或者可控制以隨著與該接合尖端之垂直距離之增加而提供一不同量之熱。
  9. 如請求項1至8中任一項之熱壓接合設備,其中該接合載物台包括一載物台加熱裝置。
  10. 如請求項1至8中任一項之熱壓接合設備,其中該裙部進一步包含一熱絕緣材料、一熱反射材料及一低表面能(LSE)材料中之一或多者,該熱絕緣材料沿該裙部自該腔室之一頂部附近垂直延伸至該腔室之一底部附近,並且在該一或多個側壁加熱元件之橫向外側圍繞該腔室周向延伸,該熱反射材料沿該裙部自該腔室之一頂部附近垂直延伸至該腔室之一底部附近,並且在該一或多個側壁加熱元件之橫向外側圍繞該腔室周向延伸,並且該低表面能(LSE)材料襯在該裙部之一內表面上。
  11. 如請求項10之熱壓接合設備,其中該裙部包含圍繞該熱反射材料之 該熱絕緣材料,以及襯在該裙部之該內表面上之該LSE材料。
  12. 如請求項2至8中任一項之熱壓接合設備,其中該一或多個側壁加熱裝置經組態以提供足夠的熱至位於該接合載物台上之微電子裝置之一堆疊,以至少部分地抵消由該接合尖端之該主加熱裝置施加之熱之損失,從而起始該堆疊之微電子裝置之間的離散導電元件之接合以及位於該等微電子裝置之間的接合線中並圍繞該等離散導電元件之介電材料之固化。
  13. 如請求項1至8中任一項之熱壓接合設備,其中該接合尖端經組態為垂直可滑動地安置在該腔室內之一接合尖端壓縮部件,並且該熱壓接合設備進一步包括位於該接合尖端壓縮部件上方之一彈性壓縮元件,該彈性壓縮元件在該裙部向下延伸所自的一接合尖端筒體之一孔之一頂面與該接合尖端壓縮部件之一頂部之間。
  14. 如請求項13之熱壓接合設備,其進一步包括在該接合尖端壓縮部件與該接合尖端筒體及該裙部中之至少一者之間的一配合鍵及槽配置,該配合鍵及槽配置經組態以將該接合尖端壓縮部件之移動約束至垂直方向。
  15. 如請求項1至8中任一項之熱壓接合設備,其中該裙部包含自該接合頭向下延伸之一熱反射材料之一管。
  16. 如請求項15之熱壓接合設備,其中該管包含具有一拋光內表面之一金屬材料。
  17. 如請求項15之熱壓接合設備,其進一步包含圍繞該管並由該管承載之一熱絕緣材料。
  18. 如請求項17之熱壓接合設備,其進一步包含襯在該熱反射材料之一內表面上之一低表面能(LSE)材料之一透明塗層。
  19. 如請求項18之熱壓接合設備,其中該LSE材料覆蓋該接合尖端之該壓縮表面。
  20. 如請求項15之熱壓接合設備,其進一步包含襯在該熱反射材料之一內表面上之一低表面能(LSE)材料之一透明塗層。
  21. 如請求項15之熱壓接合設備,其中該接合尖端經組態以垂直可滑動地安置在該腔室內之一接合尖端壓縮部件,並且該熱壓接合設備進一步包括位於該接合尖端壓縮部件上方之一彈性壓縮元件,該彈性壓縮元件在該腔室之一頂面與該接合尖端壓縮部件之一頂部之間。
  22. 如請求項1至8中任一項之熱壓接合設備,其進一步包含由該接合頭承載並通向該底部開口之腔室之一或多個埠,以及與該一或多個埠連通之一真空源。
  23. 一種用於熱壓接合之方法,其包含: 將一熱壓接合工具之一接合頭與由一基板所支撐之兩個或兩個以上微電子裝置之一堆疊對準;將該接合頭降低至微電子裝置之該堆疊之上,以將該堆疊圍繞並實質上圍封在固定至該接頭並自該接合頭垂直向下延伸之一裙部內之一腔室中,並使該堆疊之一最上面之微電子裝置與該腔室內之該接合頭之一接合尖端接觸;通過該最上面之微電子裝置將熱自該接合尖端施加至微電子裝置之該堆疊;以及藉由該裙部減少自該接合尖端通過微電子裝置之該堆疊以及自該堆疊之一周邊的熱損失。
  24. 如請求項23之方法,其進一步包含自由該裙部承載之一或多個加熱裝置向微電子裝置之該堆疊添加熱。
  25. 如請求項24之方法,其進一步包含使用該一或多個加熱裝置自該裙部之不同垂直部分添加一不同量之熱。
  26. 如請求項23之方法,其進一步包含自由該裙部承載之一或多個加熱裝置自該裙部之一實質上整個周邊向微電子裝置之該堆疊添加熱。
  27. 如請求項23之方法,其中藉由該裙部減少自該接合尖端通過微電子裝置之該堆疊及自該堆疊之一周邊的熱損失包含:使用包括熱絕緣之該裙部之材料。
  28. 如請求項23之方法,其中藉由該裙部減少自該接合尖端通過微電子裝置之該堆疊以及自該堆疊之一周邊的熱損失包含:自具有形成該裙部之一內表面之一拋光金屬材料之該裙部反射自微電子裝置之該堆疊損失之熱。
  29. 如請求項23之方法,其進一步包含防止自微電子裝置之該堆疊之間的接合線沿周邊擠出之介電材料黏附並接觸至該裙部之一內表面。
  30. 如請求項29之方法,其中防止自該裙部之微電子裝置之間的接合線沿周邊擠出之介電材料黏附並接觸至該裙部之一內表面包含:用襯在該內表面上之一低表面能(LSE)材料防止黏附。
  31. 如請求項30之方法,其進一步包含用塗覆該接合尖端之一LSE材料防止自該裙部之微電子裝置之間的接合線沿周邊擠出之介電材料黏附至該接合尖端。
  32. 一種用於熱壓接合之方法,其包含:將一熱壓接合工具之一接合頭與微電子裝置之一堆疊對準;將一熱壓接合工具之一接合頭降低至微電子裝置之該堆疊之上;用該接合頭加熱微電子裝置之該堆疊;以及回應於該加熱將自該堆疊之微電子裝置之間的接合線脫氣之污染物材料實質上容納在一腔室內,該腔室由該接合頭承載之一裙部圍繞並實質 上圍封該堆疊。
  33. 如請求項32之方法,其進一步包含防止自該等接合線沿周邊擠出之介電材料黏附至該裙部之內部。
  34. 如請求項32之方法,其進一步包含自該裙部之一內部反射自微電子裝置之該堆疊損失之熱。
  35. 如請求項32之方法,其進一步包含用該裙部之材料減少微電子裝置之該堆疊之熱損失。
  36. 如請求項32之方法,其進一步包含在將該接合頭自微電子裝置之該堆疊中提起之前移除容納在該腔室內之該污染物材料之至少一部分。
  37. 如請求項36之方法,其中移除包含:用與該腔室連通之一真空源降低該腔室內之大氣壓力。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116682888B (zh) * 2023-06-13 2024-01-30 北京智创芯源科技有限公司 一种芯片倒装互连失败返修方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110020983A1 (en) * 2008-04-18 2011-01-27 Panasonic Corporation Flip-chip mounting method, flip-chip mounting apparatus and tool protection sheet used in flip-chip mounting apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19958643C1 (de) * 1999-12-06 2001-05-10 Fraunhofer Ges Forschung Vorrichtung und Verfahren zur Beschichtung von Gegenständen bei hoher Temperatur sowie Verwendung
JP5732631B2 (ja) * 2009-09-18 2015-06-10 ボンドテック株式会社 接合装置および接合方法
JP2019220550A (ja) * 2018-06-19 2019-12-26 株式会社ディスコ ウエーハの加工方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110020983A1 (en) * 2008-04-18 2011-01-27 Panasonic Corporation Flip-chip mounting method, flip-chip mounting apparatus and tool protection sheet used in flip-chip mounting apparatus

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