TWI789091B - 電子系統測試方法 - Google Patents

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Abstract

一種電子系統測試方法，用以測試一目標電子系統，包含：(a)依據包含複數個測試波形的一測試波形組合，對該目標電子系統的一主訊號路徑輸入一主測試波形，並同時對該目標電子系統的至少一副訊號路徑分別輸入一副測試波形；(b)得到與該步驟(a)相對應的一結果波形；(c)改變該主測試波形或該副測試波形，並重覆該步驟(a)與該步驟(b)複數次直到該測試波形組合的所有該測試波形都測試完畢而得到複數個結果波形後，根據該些結果波形判斷該測試波形組合的一組合等級。

Description

電子系統測試方法
本發明有關於電子系統測試方法，特別有關於能以較簡單的測試波形(test pattern)得到所需要的測試結果且測試多個訊號路徑的電子系統測試方法。
在電子系統測試中，通常會使用眼圖(eye diagram)判斷整個電子系統的狀況好壞。但這種測試方法通常需要足夠長度的測試波形(test pattern)才能產生所需要的眼圖。例如使用偽亂數二進位數列(Pseudo Randomness Binary Sequence；PRBS)，常用的PRBS-7訊號，其長度至少為127位元。而且，習知技術中的電子系統測試通常僅測試單一訊號路徑，並沒有考慮附近其他訊號路徑對其造成的串音現象(Cross talk)。
本發明一目的為提供一種電子系統測試方法，其使用了具較少位元數的測試波形。
本發明另一目的為提供一種測試裝置，其使用了具較少位元數的測試波形。
本發明一實施例提供了一種電子系統測試方法，用以測試一目標電 子系統包含：(a)依據包含複數個測試波形的一測試波形組合，對該目標電子系統的一主訊號路徑輸入一主測試波形，並同時對該目標電子系統的至少一副訊號路徑分別輸入一副測試波形；(b)得到與該步驟(a)相對應的一結果波形；(c)改變該主測試波形或該副測試波形，並重覆該步驟(a)與該步驟(b)複數次直到該測試波形組合的所有該測試波形都測試完畢而得到複數個結果波形後，根據該些結果波形判斷該測試波形組合的一組合等級。其中主測試波形為一X位元波形且副測試波形為一Y位元波形，X與Y為大於或等於3的正整數。此電子系統測試方法可透過一測試裝置來實現。
根據前述實施例，可降低測試波形的位元數以減少測試過程的資料量以及所須的測試時間。且除了測試單一訊號路徑的訊號變化所可能產生的問題外，也考慮到其他訊號路徑對此訊號路徑所可能產生的影響。
101:目標電子系統
103:眼圖產生裝置
105:測試裝置
401:處理電路
403:儲存裝置
AS1、AS2:副訊號路徑
MS:主訊號路徑
第1圖繪示了根據本發明一實施例的，以測試裝置對目標電子系統進行測試的方塊圖。
第2圖繪示了根據本發明一實施例的電子裝置測試方法的流程圖。
第3圖繪示了根據本發明一實施例的電子裝置測試方法的更詳細流程圖。
第4圖繪示了根據本發明一實施例的測試裝置。
以下將以多個實施例來描述本發明的內容，還請留意，各實施例中的元件可透過硬體(例如裝置或電路)或是韌體(例如微處理器中寫入至少一程式)來實施。此外，以下描述中的”第一”、”第二”以及類似描述僅用來定義 不同的元件、參數、資料、訊號或步驟。並非用以限定其次序。
第1圖繪示了根據本發明一實施例的，以測試裝置對目標電子系統進行測試的方塊圖。如第1圖所示，目標電子系統101可包含至少一個電子裝置，並包含一主訊號路徑MS以及複數個副訊號路徑(在以下實施例中為兩個副訊號路徑AS1、AS2，但不限定)。在一實施例中，主訊號路徑MS以及副訊號路徑AS1、AS2均為目標電子系統101的訊號傳輸線。在測試時，會依據包含複數個測試波形的一測試波形組合對目標電子系統101的主訊號路徑MS輸入一主測試波形MP，並同時對目標電子系統101的副訊號路徑AS1,AS2分別輸入副測試波形AP1,AP2。主測試波形MP或副測試波形AP1,AP2可由測試裝置105所產生，或者是由測試裝置105之外的裝置而產生。主測試波形為一X位元波形且副測試波形為一Y位元波形，X與Y為大於或等於3的正整數，且X和Y可為相同正整數也可為不同的正整數。藉由同時對主訊號路徑MS以及複數個副訊號路徑AS1、AS2輸入測試波形，除了可觀察到測試波形在主訊號路徑MS造成的影響外，也可觀察到測試波形在副訊號路徑AS1、AS2上對主訊號路徑MS造成的影響。
目標電子系統101會相對應於包含不同的主測試波形MP以及副測試波形AP1,AP2的測試波形產生結果波形RW。眼圖產生裝置103用以接收結果波形RW並產生和結果波形RW相對應的眼圖ED。在一實施例中，眼圖產生裝置103是根據和測試波形組合中所有測試波形相對應的結果波形RW產生眼圖。詳細步驟將於後續例子中詳細說明。
測試裝置105會根據眼圖ED判斷測試波形組合的組合等級。還請留意，在一實施例中，眼圖ED好壞的判斷也可由測試人員目視來判斷，而不由測試裝置105計算。前述X和Y的值可由所需的測試資料和所需的測試時間來決定。 X和Y的值越大，便可有更多的測試資料來產生眼圖，眼圖的判斷也越精確，然而卻須要更長的測試時間。相反的，X和Y的值越小，測試資料也相對應的較少， 但所須的測試時間會相對應的變短。然請留意，在第1圖實施例中，是以對應結果波形RW的眼圖來判斷組合等級。然而，組合等級也可由結果波形RW的其他參數來判斷。
如前所述，在得到一組主測試波形以及副測試波形所對應的結果波形RW後，會改變主測試波形或副測試波形，並重覆前述步驟而產生得到複數個結果波形RW，直到測試波形組合中所有的測試波形都被測試完畢。舉例來說，首先輸入的主測試波形以及副測試波形的測試波形為(MP,AP1,AP2)，而得到的結果波形為RW1。而在下一輪的測試中，將主測試波形以及副測試波形改變為(MP,AP1,AP3)，並得到結果波形RW2。然後再下一輪的測試中，將主測試波形以及副測試波形改變為(MPa,AP1,AP2)，並得到結果波形RW3。因此，在進行了三個主測試波形以及副測試波形的不同測試波形的測試後，可以得到三個結果波形RW1、RW2以及RW3。然後會以結果波形RW1、RW2以及RW3產生眼圖。 眼圖的狀況越好，例如眼圖越清楚，則代表目標電子系統101對此測試波形組合的響應越好。
以下表一繪示了一測試波形組合的例子。然請留意，這些組合僅用於舉例，測試波形當可對應不同的需求來設定。
Figure 110140559-A0305-02-0006-1
在表一所示的測試波形組合中，包含了8個測試波形，每一個測試波形包含了一主測試波形MP以及兩個副測試波形AP1、AP2。第一個輸入到主訊號路徑MS以及副訊號路徑AS1、AS2的測試波形為測試波形1。得到測試波形1的結果波形後，會將輸入到主訊號路徑MS以及副訊號路徑AS1、AS2的測試波形切換為測試波形2。也就是輸入到副訊號路徑AS1、AS2的副測試波形會從010切換成101，而輸入到主訊號路徑MS的主測試波形則維持010，並得到相對應的結果波形。剩下的測試波形也遵循相同的規則，直到8個測試波形都輸入完畢
表一中的多個測試波形遵循以下規則其中至少其一，但不限定。在表一的實施例中，會輸入相同的副測試波形到不同的副訊號路徑。而在一實施例中，主測試波形以及副測試波形相同，例如測試波形1和測試波形4。而根據表一，主測試波形以及該副測試波形分別包含以下值其中之一：010、101、000以及111。詳細言之，主測試波形可包含以下值其中之一：010、101、000以及111，而副測試波形可包含以下值其中之一：010以及101。且根據表一，在一實施例中主測試波形以及副測試波形不包含010、101、000以及111之外的值。
如前所述，可根據眼圖來判斷組合等級。因此，在一實施例中，測試波形要包含那些主測試波形以及副測試波形是由要觀察眼圖的那一部份而決定。以表一為例，若要觀察全部的眼圖，則使用全部測試波形1至測試波形8的測試波形來對目標電子系統101進行測試。若只需要觀察眼圖的內部邊界，則使用測試波形1-4來對目標電子系統101進行測試。而若需要觀察眼圖的外部邊界，則使用測試波形5-8來對目標電子系統101進行測試。
還請留意，在前述例子中，均只改變主測試波形或副測試波形來進行多個測試，而未改變主訊號路徑MS和副訊號路徑AS1,AS2的配置。然而，在另一實施例中，也可以改變主訊號路徑MS和副訊號路徑AS1,AS2的配置來進行 多個測試。舉例來說，可選擇副訊號路徑AS1,AS2其中之一為主訊號路徑，而原本的主訊號路徑MS則做為副訊號路徑。而且，主訊號路徑可以不只一個，副訊號路徑也不限定為兩個。
在一實施例中，在對目標電子系統101進行多組測試波形組合的測試並得到複數個組合等級後，會判斷對應最低的組合等級的訊號品質是否符合預定標準(例如電路或裝置標準所要求的最低訊號品質)，以判斷目標電子系統101可否使用或者是否須要調整。然而，複數個組合等級不限於這樣的運用方式。 舉例來說，在一實施例中是從複數個組合等級選擇較佳的幾個組合等級，並將目標電子系統101的輸入訊號限制在對應較佳組合等級的測試波形組合。此類變化以及應用變化均應包含在本發明的範圍內。
根據前述實施例，可以得到一電子裝置測試方法，其用以測試一目標電子系統(例如101)的至少一輸出訊號的訊號品質。第2圖繪示了根據本發明一實施例的電子裝置測試方法的流程圖，其包含以下步驟：
步驟201
依據包含複數個測試波形的一測試波形組合，對目標電子系統的一主訊號路徑(例如MS)輸入一主測試波形(例如MP)，並同時對該目標電子系統的至少一副訊號路徑(例如AS1,AS2)分別輸入一副測試波形(例如AP1,AP2)。
其中主測試波形為一X位元波形且副測試波形為一Y位元波形，X與Y為大於或等於3的正整數。
步驟203
得到與步驟201相對應的一結果波形。
步驟205
改變主測試波形或副測試波形，並重覆步驟201與該步驟203複數次直到該測試波形組合的所有該測試波形都測試完畢，並根據該些結果波形判斷該測試波形組合的一組合等級。
舉例來說，如表一的例子般，測試波形組合包含8個測試波形，依序進行這8個測試波形的測試後，可得到8個結果波形。然後會根據這8個結果波形產生一眼圖以得到組合等級。
第3圖繪示了根據本發明一實施例的電子裝置測試方法的更詳細流程圖，也就是第2圖所示的電子裝置測試方法的更詳細流程圖的其中一例。第3圖所示的電子裝置測試方法包含第一階段和第二階段，第一階段包含步驟301-309，而第二階段包含步驟311。步驟301-311包含以下步驟：
步驟301
建立測試系統架構，即設定要以怎樣的測試系統來測試目標電子系統。此步驟可包含但不限定於：選擇所要測試的路徑、設定系統通道、設定負載元件。系統通道為系統中訊號的傳輸路徑，例如Netlist、S參數、W-element等。而負載元件可為IBIS、RLC元件。
步驟303
選擇並輸入主測試波形到主訊號路徑。
步驟305
選擇並輸入副測試波形到副訊號路徑。
步驟307
根據複數個結果波形產生眼圖。
步驟303至307可以平行運算以減少測試時間。以表一為例，其8種測試波形可以同時進行運算，然後將其結果進行組合。
步驟309
在步驟303至307重覆數次後，找出具最低組合等級的測試波形組合。
步驟311
觀察目標電子系統使用具最低組合等級的測試波形組合時的系統狀況，以判斷目標電子系統是否需要調整。
第1圖中所示的測試裝置105可包含多種結構。第4圖繪示了根據本發明一實施例的測試裝置。如第4圖所示，測試裝置105包含一處理電路401以及一儲存裝置403，儲存裝置403包含至少一程式，處理電路401用以執行所儲存的程式而執行以上的實施例。具體而言，處理電路401可用以計算第1圖中的組合等級(例如眼圖ED)，並對應測試人員的命令或自動產生指令來控制測試波形產生裝置(未繪示)產生所需的測試波形。測試波形產生裝置可包含於測試裝置105中或位於測試裝置105外。而且，儲存裝置403也可位於測試裝置105外。
根據前述實施例，可降低測試波形的位元數以減少測試過程的資料量以及所須的測試時間。且除了測試單一訊號路徑的訊號變化所可能產生的問題外，也考慮到其他訊號路徑對此訊號路徑所可能產生的影響。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101:目標電子系統
103:眼圖產生裝置
105:測試裝置
AS1、AS2:副訊號路徑
MS:主訊號路徑

Claims (10)

  1. 一種電子系統測試方法，用以測試一目標電子系統，包含：(a)依據包含複數個測試波形的一測試波形組合，對該目標電子系統的一主訊號路徑輸入一主測試波形，並同時對該目標電子系統的至少一副訊號路徑分別輸入一副測試波形；(b)得到與該步驟(a)相對應的一結果波形；(c)改變該主測試波形或該副測試波形，並重覆該步驟(a)與該步驟(b)複數次直到該測試波形組合的所有該測試波形都測試完畢而得到複數個結果波形後，根據該些結果波形判斷該測試波形組合的一組合等級；其中該主測試波形為一X位元波形且該副測試波形為一Y位元波形，X與Y為大於或等於3的正整數。
  2. 如請求項1所述的電子系統測試方法，其中該步驟(a)輸入相同的該副測試波形到不同的該副訊號路徑。
  3. 如請求項2所述的電子系統測試方法，其中該主測試波形以及該副測試波形相同。
  4. 如請求項1所述的電子系統測試方法，其中X和Y均為3，且該副訊號路徑的數量為2。
  5. 如請求項4所述的電子系統測試方法，其中該主測試波形包含以下值其中之一：010、101、000以及111。
  6. 如請求項5所述的電子系統測試方法，其中該主測試波形以及該副測試波形不包含010、101、000以及111之外的值。
  7. 如請求項4所述的電子系統測試方法，其中該主測試波形包含以下值其中之一：010、101、000以及111，以及該副測試波形包含以下值其中之一：010以及101。
  8. 如請求項7所述的電子系統測試方法，其中該主測試波形不包含010、101、000以及111之外的值；以及該副測試波形不包含010以及101之外的值。
  9. 如請求項1所述的電子系統測試方法，其中該步驟(c)根據該些結果波形產生一眼圖，並根據該眼圖判斷該組合等級。
  10. 如請求項1所述的電子系統測試方法，更包含：根據複數個該測試波形組合產生複數個該組合等級；根據對應最低的該組合等級的該測試波形組合的複數個該結果波形，判斷該目標電子系統可否使用或者是否須要調整。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201344218A (zh) * 2012-04-16 2013-11-01 Global Unichip Corp 眼圖掃描電路與相關方法
WO2014209676A1 (en) * 2013-06-25 2014-12-31 Intel Corporation Transition time measurement of pam4 transmitters
JP2018077212A (ja) * 2016-08-15 2018-05-17 テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． 試験測定システム及び判定帰還型イコライザを利用する方法
CN109388811A (zh) * 2017-08-02 2019-02-26 鸿富锦精密工业(武汉)有限公司 信号眼图分析设备及方法
TW202104914A (zh) * 2019-07-24 2021-02-01 儀騰科技有限公司 光通訊元件測試裝置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804760B2 (en) * 2003-08-07 2010-09-28 Quellan, Inc. Method and system for signal emulation
US20050102594A1 (en) * 2003-09-26 2005-05-12 The Regents Of The University Of California Method for test application and test content generation for AC faults in integrated circuits
US7444559B2 (en) * 2004-01-28 2008-10-28 Micron Technology, Inc. Generation of memory test patterns for DLL calibration
US8788897B2 (en) * 2012-09-28 2014-07-22 Texas Instruments Incorporated Path-based crosstalk fault test scanning in built-in self-testing
US9218447B2 (en) * 2014-01-10 2015-12-22 International Business Machines Corporation Automatic test pattern generation (ATPG) considering crosstalk effects

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201344218A (zh) * 2012-04-16 2013-11-01 Global Unichip Corp 眼圖掃描電路與相關方法
WO2014209676A1 (en) * 2013-06-25 2014-12-31 Intel Corporation Transition time measurement of pam4 transmitters
JP2018077212A (ja) * 2016-08-15 2018-05-17 テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． 試験測定システム及び判定帰還型イコライザを利用する方法
CN109388811A (zh) * 2017-08-02 2019-02-26 鸿富锦精密工业(武汉)有限公司 信号眼图分析设备及方法
TW202104914A (zh) * 2019-07-24 2021-02-01 儀騰科技有限公司 光通訊元件測試裝置

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