TWI787138B - 具有遮罩線以抑制訊號串擾的半導體元件 - Google Patents

Abstract

本申請提供一種半導體元件。該半導體元件包括一基底，具有一表面；一第一訊號線，設置於該基底的該表面上；以及一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開。該半導體元件還包括該第一訊號線與該第二訊號線之間的一第一遮罩線。該第一訊號線與該第二訊號線之間的最小距離等於或小於約90奈米(nm)。

Description

具有遮罩線以抑制訊號串擾的半導體元件

本申請案主張美國第17/679,302及17/679,482號專利申請案之優先權（即優先權日為「2022年2月24日」），其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件。特別是有關於一種具有遮罩線以抑制訊號串擾的半導體元件。

典型的記憶體元件(如動態隨機存取記憶體(DRAM)元件)包括訊號線，如字元線及穿越字元線的位元線。

隨著DRAM元件的縮小，訊號線的尺寸及/或間距越來越小，電容耦合及/或電感磁耦合變得更為顯著。訊號線之間的電磁雜訊或串擾可能也愈形嚴重，因此降低元件的性能。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種半導體元件。該半導體元件包括：一基底，具有一表面；一第一訊號線，設置於該基底的該表面上；以及一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開。該半導體元件還包括該第一訊號線與該第二訊號線之間的一第一遮罩線。該第一訊號線與該第二訊號線之間的最小距離等於或小於約90奈米(nm)。

本揭露的另一個方面提供一種半導體元件。該半導體元件包括：一基底，具有一表面；一第一訊號線，設置於該基底的該表面上；以及一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開。該半導體元件還包括該第一訊號線與該第二訊號線之間的一第一遮罩線。該第一訊號線與該第一遮罩線之間的最小距離等於或小於約40奈米。

本揭露的另一個方面提供一種半導體元件的製備方法。該製備方法包括：將一心軸層設置於一介電層上，並對該心軸層進行圖案化，以形成一第一心軸及與該第一心軸間隔開的一第二心軸。該第一心軸與該第二心軸之間的最小距離等於或小於約90奈米。該製備方法還包括：形成與該第一心軸的一第一側相鄰的一第一間隙子、與該第一心軸的一第二側相鄰的一第二間隙子、與該第二心軸的一第一側相鄰的一第三間隙子、及與該第二心軸的一第二側相鄰的一第四間隙子。該製備方法還包括：以該第一間隙子、該第二間隙子、該第三間隙子及該第四間隙子做為蝕刻遮罩對該介電層進行蝕刻，形成一第一介電元件、一第二介電元件、一第三介電元件及一第四介電元件。該製備方法還包括：在該第二介電元件與該第三介電元件之間形成一第一遮罩線。

藉由在兩個訊號線(如動態(aggressor)線及靜態(victim)線)之間形成一虛置線，並將該虛置線連接到電源或接地，可以減少或防止訊號線之間的電磁雜訊或串擾。

此外，虛置線及訊號線的製作技術可以包含一間距倍增製程，如一自對準間距倍增技術或一自對準雙重圖案技術。與習用的微影技術相比，本揭露的製程克服與縮放有關的微影問題，並創造更密集的記憶體陣列。因此，元件的性能可以得到提高。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何更應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一個實施例的特徵適用於另一個實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一個元素、元件、區域、層或部分與另一個元素、元件、區域、層或部分。因此，下面討論的第一個元素、元件、區域、層或部分可以稱為第二個元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的”一"、"一個”及”該”也包括複數形式，除非上下文明確指出。應更理解，用語”包括”及”包含"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1是剖視示意圖，例示本揭露一些實施例之半導體元件1。在一些實施例中，半導體元件1可以包括一電路，例如一記憶胞(memory cell)。在一些實施例中，該記憶胞可包括一動態隨機存取記憶胞(dynamic random access memory cell，DRAM胞)。

此外，半導體元件1可以是或包括一積體電路(IC)晶片的一部分，該IC晶片包括各種被動(passive)及主動(active)微電子元件，如電阻器、電容器、電感器、二極體、p型場效應電晶體(pFETs)、n型場效應電晶體(nFETs)、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙載子電晶體(BJT)、橫向擴散MOS(LDMOS)電晶體、高壓電晶體、高頻電晶體、鰭式場效應電晶體(FinFET)、其他適合的IC元件或其組合。

如圖1所示，在一些實施例中，半導體元件1可以包括基底10、導電元件11、訊號線12，15、介電元件13，13'，16，16'、以及遮罩線14a，14b，及14c。

在一些實施例中，基底10可以包括，例如，矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、鎵(Ga)、砷化鎵(GaAs)、銦(In)、砷化銦(InAs)、磷化銦(InP)或其他IV-IV族、III-V族或II-VI族半導體材料。在其他一些實施例中，基底10可以包括一絕緣體上的半導體基底，如一絕緣體上的矽(SOI)基底，一絕緣體上的矽鍺(SGOI)基底，或一絕緣體上的鍺(GOI)基底。

根據IC製備階段，基底10可以包括各種材料層(例如，介電層、半導體層及/或導電層)，經配置以成一IC特徵(例如，摻雜區域、隔離特徵、閘極特徵、源極或汲極特徵、互連特徵、其他特徵，或其組合)。

例如，導電元件11可以設置於基底10中。導電元件11的製作技術可以來自一塊狀(bulk)半導體基底的摻雜區域，或磊晶(epitaxial)層。導電元件11可以與，例如，一MOSFET的終端(如閘極、源極或汲極)、一BJT的終端(如射極、集極或基極)或半導體元件1中的其他IC特徵(如DRAM胞)電連接。

導電元件11可以至少部分地從基底10曝露。訊號線12及訊號線15可以與一個或多個導電元件11電連接，以控制半導體元件1(如DRAM胞)的操作。

在一些實施例中，半導體元件1的操作可包括從二進位一到二進位零的狀態改變，或反之亦然。例如，狀態改變可能涉及到一電荷的積累及/或儲存，或一儲存電荷的釋放。

在一些實施例中，導電元件11可以包括，例如，多晶矽(poly-Si)、金屬(如鋁(Al)，鎂(Mg)，鎢(W)，鑭(La)等)、或金屬合金。在一些實施例中，導電元件11可以包括，例如，鈦基底料(如氮化鈦(TiN)或氮化鈦鋁(TiAlN))、鉭基底料(如氮化鉭(TaN)，氮化鉭鋁(TaAlN)，或碳化鉭(Ta2C))、或矽化物(如PtSi，TiSi2，CoSi，NiSi，MoSi2，TaSi，WSi2等)。

雖然圖中說明兩個導電元件，但可以理解的是，半導體元件1可以包括任何適合數量的導電元件。

訊號線12可以設置於基底10的表面101上。訊號線12可以與導電元件11電連接。訊號線12的寬度"w2"是在一實質上平行於基底10的表面101的方向上的測量。寬度w2可以等於或小於約20奈米(nm)。在一些實施例中，寬度w2可以大於導電元件11在一實質上平行於基底10的表面101的方向上測量的寬度"w1"。然而，在其他一些實施例中，寬度w2可以等於或小於寬度w1。

訊號線15可以設置於基底10的表面101上，並與訊號線12間隔開。訊號線15可以與基底10中的導電元件電連接。訊號線15可以有一寬度，該寬度實質上等於訊號線12的寬度w2。

訊號線12及訊號線15可以各自成為半導體元件1的字元線及位元線的一部分。訊號線12及訊號線15可以各自包括，例如，多晶矽(poly-Si)、金屬(如鋁(Al)、鎂(Mg)、鎢(W)、鑭(La)等)，或金屬合金。

雖然圖中說明兩個訊號線，但可以理解的是，半導體元件1可以包括任何適合數量的訊號線。

訊號線12可以有側面121及與側面121相對的側面122。側面121及側面122可以各自實質上垂直於基底10的表面101。訊號線15可以有側面151及與側面151相對的側面152。側面151及側面152可以各自實質上垂直於基底10的表面101。

在一些實施例中，訊號線12與訊號線15之間的最小距離”w5”是在一實質上平行於基底10的表面101的方向上的測量。例如，最小距離w5可以在訊號線12的側面122與訊號線15的側面151之間測量。最小距離w5可以等於或小於約90奈米。

介電元件13可以接觸、覆蓋、密封或封裝訊號線12的側面121。介電元件13'可以接觸、覆蓋、密封或封裝訊號線12的側面122。介電元件16可以接觸、覆蓋、密封或封裝訊號線15的側面151。介電元件16'可以接觸、覆蓋、密封或封裝訊號線15的側面152。

在一些實施例中，介電元件13、介電元件13'、介電元件16及介電元件16'可以各自是一間隙子。在一些實施例中，介電元件13、介電元件13'、介電元件16及介電元件16'可以各自包括，例如，氮化物、氧化物、氮氧化物(oxynitride)非晶矽、多晶矽或適用於如圖4H中所需圖案化操作的另一種材料。例示性間隙材料可包括，但不限於，矽酸鉿(HfSiOx)、氧化鉿(HfO2)、矽酸鋯(ZrSiOx)、氧化鋯(ZrO2)、氮化矽(Si3N4)、氮氧化矽(SiON)或氧化矽(SiO2)、四氯矽酸(TEOS)、碳摻雜矽等。

在一些實施例中，介電元件13、介電元件13'、介電元件16及介電元件16'可以各自是一單層結構。

介電元件13、介電元件13'、介電元件16及介電元件16'中的每一個的寬度”w3”是在一實質上平行於基底10的表面101的方向上的測量。寬度w3可以等於或小於約40奈米。例如，寬度w3可以在約10奈米與約40奈米之間。在一些實施例中，介電元件13、介電元件13'、介電元件16及介電元件16'可以有相同的寬度。

遮罩線14a、遮罩線14b及遮罩線14c可以各自設置於基底10的表面101上。遮罩線14a、遮罩線14b及遮罩線14c可以是遮罩結構14的部分。遮罩線14a、遮罩線14b及遮罩線14c可以相互電連接。遮罩線14a、遮罩線14b及遮罩線14c可以與電源或接地電連接。

遮罩線14a及遮罩線14b可以設置於訊號線12的相對兩側。訊號線12可以在遮罩線14a與遮罩線14b之間。遮罩線14b可以在訊號線12與訊號線15之間。遮罩線14b及遮罩線14c可以設置於訊號線15的相對兩側。訊號線15可以在遮罩線14b與遮罩線14c之間。

遮罩線14a、遮罩線14b及遮罩線14c可以分別被稱為虛置(dummy)線。

遮罩線14a、遮罩線14b及遮罩線14c可以不被用來形成與導電元件11的導電互連。相比之下，訊號線12及訊號線15可以設置於導電元件11上，並且可以用來形成與導電元件11的導電互連。

遮罩線14a、遮罩線14b及遮罩線14c可經配置以提供訊號線12及訊號線15一電磁干擾(EMI)遮罩保護。例如，遮罩線14a、遮罩線14b及遮罩線14c可經配置以提供一EMI遮罩，以防止訊號線12被訊號線15干擾，反之亦然。

遮罩線14a、遮罩線14b及遮罩線14c可以各自包括，例如，多晶矽(poly-Si)、金屬(如鋁(Al)、鎂(Mg)、鎢(W)、鑭(La)等)，或金屬合金。遮罩線14a、遮罩線14b及遮罩線14c可以有相同的材料。遮罩線14a、遮罩線14b及遮罩線14c可以具有與訊號線12及訊號線15相同的材料。在一些實施例中，遮罩線14a、遮罩線14b及遮罩線14c可以與訊號線12及訊號線15在同一操作中形成。

介電元件13的寬度w3可以是遮罩線14a與訊號線12之間的最小距離。介電元件13'的寬度w3可以是遮罩線14b與訊號線12之間的最小距離。介電元件16的寬度w3可以是遮罩線14b與訊號線15之間的最小距離。介電元件16'的寬度w3可以是遮罩線14c與訊號線15之間的最小距離。

遮罩線14a、遮罩線14b及遮罩線14c中的每一個的寬度”w4”是在一實質上平行於基底10的表面101的方向上的測量。寬度w4可以等於或小於約70奈米。例如，寬度w4可以在約10奈米與與70奈米之間。在一些實施例中，寬度w4可以是遮罩線14a、遮罩線14b及遮罩線14c中的每一個的最小寬度。在一些實施例中，寬度w4可由一間距倍增(pitch multiplication)製程定義，如一自對準間距倍增(self-aligned pitch doubling)技術或一自對準雙重圖案(self-aligned double patterning)技術。在一些實施例中，寬度w4可以大於寬度w3。

在一些實施例中，訊號線12與訊號線15之間的最小距離w5可以是遮罩線14b的寬度w4、介電元件13'的寬度w3及介電元件16的寬度w3之和。

如所述，寬度w3可以在約10奈米與約40奈米之間，寬度w4可以在約10奈米與約70奈米之間。然而，訊號線12與訊號線15之間的最小距離w5保持等於或小於約90奈米。

隨著DRAM元件(如半導體元件1)的縮小，訊號線的尺寸及/或間距越來越小，電容性耦合及/或電感性磁耦合變得顯著。訊號線之間的電磁雜訊或串擾可能變得嚴重，因此降低元件的性能。

根據本揭露的一些實施例，藉由在兩個訊號線(如動態(aggressor)線及靜態(victim)線)之間形成一虛置線，並將該虛置線連接到電源或接地，可以減少或防止訊號線之間的電磁雜訊或串擾。

此外，虛置線及訊號線的製作技術包含一間距倍增製程，如一自對準間距倍增技術或一自對準雙重圖案技術。與習用的微影技術相比，本揭露的製程克服與縮放有關的微影問題，並創造更密集的記憶體陣列。因此，元件的性能可以得到提高。

圖1B是俯視示意圖，例示本揭露一些實施例之半導體元件。在一些實施例中，如圖1A所示的剖視圖(或如圖2所示的剖視圖，或如圖3所示的剖視圖)可以是圖1B所示的半導體元件的一部分的剖視圖。

例如，圖1A中所示的半導體元件1可以有用虛線框強調的一俯視圖。例如，圖1A中所示的半導體元件1可以形成在一記憶體陣列的一週邊。在一些實施例中，該週邊的電路密度可以小於該記憶體陣列的密度(例如，密集間距區域)。例如，訊號線12與訊號線15之間的最小距離可以大於該記憶體陣列中兩線的最小距離。

在一些實施例中，如圖1A所示的剖視圖(或如圖2所示的剖視圖，或如圖3所示的剖視圖)可以是在兩個方向上，"X”方向(對應於字元線沿其伸長的方向)及”Y”方向(對應於位元線沿其伸長的方向)。在一些實施例中，字元線方向可以與位元線方向實質上正交。在其他一些實施例中，字元線方向可以不與位元線方向正交。

在一些實施例中，半導體元件1的訊號線(如訊號線12及訊號線15)可以是平行的。在一些實施例中，半導體元件1的遮罩線(如遮罩線14a、遮罩線14b及遮罩線14c)可以是平行的。在一些實施例中，半導體元件1的訊號線及遮罩線可以是平行的。

圖2是剖視示意圖，例示本揭露一些實施例之半導體元件2。圖2的半導體元件2與圖1A的半導體元件1相似，除了以下描述的差異。

在圖2中，介電元件13、介電元件13'、介電元件16及介電元件16'中的每一個的寬度w3可以大於遮罩線14a、遮罩線14b及遮罩線14c中的每一個的寬度w4。

圖3是剖視示意圖，例示本揭露一些實施例之半導體元件3。圖3的半導體元件3與圖1A的半導體元件1相似，除了以下描述的差異。

在圖3中，介電元件13、介電元件13'、介電元件16及介電元件16'中的每一個的寬度w3可以實質上等於遮罩線14a、遮罩線14b及遮罩線14c中的每一個的寬度w4。

圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J及圖4K是例示本揭露一些實施例之半導體元件的製備方法的階段。為了更好地理解本揭露內容的各個方面，這些圖中至少有一些已經被簡化。在一些實施例中，圖1A中的半導體元件1、圖2中的半導體元件2及圖3中的半導體元件3可以藉由以下關於圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J及圖4K的操作來製備。

參照圖4A，提供基底10，一個或多個導電元件11可以在基底10中形成。導電元件11的製作技術可以來自一塊狀半導體基底的摻雜區域，或磊晶層。導電元件11可以至少部分地從基底10中曝露。

在一些實施例中，淺溝隔離(STI)區域(圖中未顯示)的製作技術可以包含，例如，微影、蝕刻、沉積及化學機械研磨(CMP)製程，以在基底10內形成，以電隔離隨後形成的訊號線。

介電層40可以設置於基底10的表面101上。在一些實施例中，介電層40可以毯狀地設置於基底10的表面101上。在一些實施例中，介電層40的製作技術可以包含一熱氧化操作、一化學氣相沉積(CVD)操作、一低壓化學氣相沉積(LPCVD)操作、一電漿增強化學氣相沉積(PECVD)操作、其他可行的操作或其組合。介電層40可包括如上文所列的用於圖1A中的介電元件13、介電元件13'、介電元件16及介電元件16'的材料。

心軸層42可以設置於介電層40上。心軸層42可以毯狀地設置於介電層40上。在一些實施例中，心軸層42的製作技術可以包含一熱氧化操作、一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其組合。心軸層42可以包括，例如，氮化物、氧化物、氮氧化物非晶矽、多晶矽，或其他適合用於如圖4C中所需圖案化操作的材料。

在一些實施例中，在形成心軸層42之前，可在介電層40上形成蝕刻停止層41。在其他一些實施例中，可以省略蝕刻停止層41。為了簡潔起見，在下面的操作中沒有說明蝕刻停止層41的情況。

參照圖4B，遮罩層43可以設置於心軸層42上。遮罩層43可以包括，例如，氮化物、氧化物、氮氧化物非晶矽、多晶矽或其他適合用於如圖4C中所示圖案化操作的材料。在一些實施例中，遮罩層43的製作技術可以包含，例如，一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其組合。

在一些實施例中，可以在遮罩層43上沉積一光阻(未顯示)及另一種犧牲性遮罩材料，如一抗反射塗層(ARC)材料。

參照圖4C，遮罩層43的圖案化技術可以包含微影及蝕刻製程，以形成遮罩圖案43p。心軸層42的圖案化技術可以包含使用遮罩圖案43p做為一蝕刻遮罩。因此，可以形成心軸42a及42b。

在一些實施例中，遮罩層43及心軸層42可以經非等向性蝕刻。在一些實施例中，遮罩層43及心軸層42可以在同一操作中進行蝕刻。在一些實施例中，遮罩層43及心軸層42可以在不同的操作中進行蝕刻。例如，遮罩層43及心軸層42的蝕刻技術可以包含，例如，使用以不同化學物質的反應性離子蝕刻(RIE)。

心軸42a及心軸42b可具有關於圖1A描述的寬度w2。寬度w2可以等於或小於約20奈米。心軸42a及心軸42b可相互間隔最小距離w5，如圖1A所述。最小距離w5可以等於或小於約90奈米。

心軸42a可以有側面421及與側面421相對的側面422。心軸42b可以有側面423及與側面423相對的側面424。

參照圖4D，從心軸42a及心軸42b上去除遮罩圖案43p的移除技術可以包含，例如，一蝕刻製程

參照圖4E，共形間隙子層44可以設置於介電層40上以覆蓋心軸42a及心軸42b。共形間隙子層44的製作技術可以包含氮化矽、氧化矽、氧氮化矽或相對於心軸42a及心軸42b具有蝕刻選擇性的任何類型有機或無機材料。共形間隙子層44的製作技術可以包含，例如，一原子層沉積(ALD)操作、一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其組合。

參照圖4F，共形間隙子層44可經部分移除，以形成與心軸42a的側面421相鄰的間隙子44a、與心軸42a的側面422相鄰的間隙子44a'、與心軸42b的側面423相鄰的間隙子44b、及與心軸42b的側面424相鄰的間隙子44b'。例如，對共形間隙子層44的蝕刻技術可以包含基於化學物質CHF3或CF4的RIE操作來蝕刻氧化矽或氮氧化矽，或基於CHF3/O2來蝕刻氮化矽。

間隙子44a、間隙子44a'、間隙子44b及間隙子44b'各自形成有關於圖1A描述的寬度w3。寬度w3可以等於或小於約40奈米。例如，寬度w3可在約10奈米與約40奈米之間。

由於訊號線12及訊號線15之間的最小距離w5保持等於或小於約90奈米，寬度w4可以在約10奈米與約70奈米之間。

參照圖4G，心軸42a及心軸42b可以從介電層40上去除，在介電層40上留下間隙子44a、間隙子44a'、間隙子44b及間隙子44b'。例如，對心軸42a及心軸42b的蝕刻技術可以包含一RIE操作。

移除心軸42a及心軸42b導致在間隙子44a及間隙子44a'之間形成一間隙，在間隙子44b及間隙子44b'之間形成一間隙。心軸42a及心軸42b的寬度w2可以經控制以確定該間隙的寬度w2。

參照圖4H，介電層40的圖案化技術可以包含使用間隙子44a、間隙子44a'、間隙子44b及間隙子44b'做為蝕刻遮罩的蝕刻。因此，可以形成介電元件13、介電元件13'、介電元件16及介電元件16'。

介電元件13、介電元件13'、介電元件16及介電元件16'各自形成有關於圖1A描述的寬度w3。寬度w3可以等於或小於約40奈米。例如，寬度w3可以在約10奈米與40奈米之間。

參照圖4I，間隙子44a、間隙子44a'、間隙子44b及間隙子44b'的移除技術可以包含，例如，一蝕刻製程。

參照圖4J，導電層45可以設置於基底10上，以覆蓋介電元件13、介電元件13'、介電元件16及介電元件16'。導電層45可以包括，例如，多晶矽(poly-Si)，金屬(如鋁(Al)，鎂(Mg)，鎢(W)，鑭(La)等)，或金屬合金。導電層45的製作技可以包含，例如，一ALD操作、一CVD操作、一LPCVD操作、一PECVD操作、其他可行的操作或其組合。

參照圖4K，導電層45可經部分移除以形成遮罩線14a、遮罩線14b及遮罩線14c。此外，訊號線12及訊號線15的製作可以包含在同一操作中。

寬度w4可以由一間距倍增製程來定義，例如一自對準間距倍增技術或一自對準雙重圖案技術。由於訊號線12與訊號線15之間的最小距離w5保持等於或小於約90奈米，寬度w4可以在約10奈米與約70奈米之間。

圖5是流程圖，例示本揭露一些實施例之半導體元件的製備方法50。

在一些實施例中，製備方法50可包括步驟S51，將一心軸層設置於一介電層上。例如，如圖4A所示，心軸層42可以配置於介電層40上。

在一些實施例中，製備方法50可包括步驟S52，對該心軸層進行圖案化，以形成一第一心軸及與該第一心軸間隔開的一第二心軸。例如，如圖4C所示，心軸層42的圖案化技術可以包含使用遮罩圖案43p做為蝕刻來進行蝕刻。因此，可以形成心軸42a及42b。在一些實施例中，心軸42a及42b之間的最小距離w5等於或小於約90奈米。

在一些實施例中，製備方法50可包括步驟S53，形成與該第一心軸的一第一側相鄰的一第一間隙子、與該第一心軸的一第二側相鄰的一第二間隙子、與該第二心軸的一第一側相鄰的一第三間隙子、及與該第二心軸的一第二側相鄰的一第四間隙子。例如，如圖4F所示，共形間隙子層44可經部分移除，以形成與心軸42a的側面421相鄰的間隙子44a、與心軸42a的側面422相鄰的間隙子44a'、與心軸42b的側面423相鄰的間隙子44b、及與心軸42b的側面424相鄰的間隙子44b。

在一些實施例中，製備方法50可以包括步驟S54，以該第一間隙子、該第二間隙子、該第三間隙子及該第四間隙子做為蝕刻遮罩蝕刻該介電層，以形成一第一介電元件、一第二介電元件、一第三介電元件及一第四介電元件。例如，如圖4H所示，介電層40的圖案化技術可以包含以間隙子44a、間隙子44a'、間隙子44b及間隙子44b'做為蝕刻遮罩來進行蝕刻。因此，可以形成介電元件13、介電元件13'、介電元件16及介電元件16'。

在一些實施例中，製備方法50可以包括步驟S55，在該第二介電元件與該第三介電元件之間形成一第一遮罩線。例如，如圖4K所示，在介電元件13'與介電元件16之間形成遮罩線14b。

本揭露的一個方面提供一種半導體元件。該半導體元件包括：一基底，具有一表面；一第一訊號線，設置於該基底的該表面上；以及一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開。該半導體元件還包括該第一訊號線與該第二訊號線之間的一第一遮罩線。該第一訊號線與該第二訊號線之間的最小距離等於或小於約90奈米(nm)。

本揭露的另一個方面提供一種半導體元件。該半導體元件包括：一基底，具有一表面；一第一訊號線，設置於該基底的該表面上；以及一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開。該半導體元件還包括該第一訊號線與該第二訊號線之間的一第一遮罩線。該第一訊號線與該第一遮罩線之間的最小距離等於或小於約40奈米。

本揭露的另一個方面提供一種半導體元件的製備方法。該製備方法包括：將一心軸層設置於一介電層上，並對該心軸層進行圖案化，以形成一第一心軸及與該第一心軸間隔開的一第二心軸。該第一心軸與該第二心軸之間的最小距離等於或小於約90奈米。該製備方法還包括：形成與該第一心軸的一第一側相鄰的一第一間隙子、與該第一心軸的一第二側相鄰的一第二間隙子、與該第二心軸的一第一側相鄰的一第三間隙子、及與該第二心軸的一第二側相鄰的一第四間隙子。該製備方法還包括：以該第一間隙子、該第二間隙子、該第三間隙子及該第四間隙子做為蝕刻遮罩對該介電層進行蝕刻，形成一第一介電元件、一第二介電元件、一第三介電元件及一第四介電元件。該製備方法還包括：在該第二介電元件與該第三介電元件之間形成一第一遮罩線。

藉由在兩個訊號線(如動態(aggressor)線及靜態(victim)線))之間形成一虛置線，並將該虛置線連接到電源或接地，可以減少或防止訊號線之間的電磁雜訊或串擾。

此外，虛置線及訊號線的製作技術可以包含一間距倍增製程，如一自對準間距倍增技術或一自對準雙重圖案技術。與習用的微影技術相比，本揭露的製程克服與縮放有關的微影問題，並創造更密集的記憶體陣列。因此，元件的性能可以得到提高。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1:半導體元件 2:半導體元件 3:半導體元件 10:基底 11:導電元件 12:訊號線 13:介電元件 13':介電元件 14:遮罩結構 14a:遮罩線 14b:遮罩線 14c:遮罩線 15:訊號線 16:介電元件 16':介電元件 40:介電層 41:蝕刻停止層 42:心軸層 42a:心軸 42b:心軸 43:遮罩層 43p:遮罩圖案 44:共形間隙子層 44a:間隙子 44a':間隙子 44b:間隙子 44b':間隙子 50:製備方法 101:表面 121:側面 122:側面 151:側面 152:側面 421:側面 422:側面 423:側面 424:側面 S51:步驟 S52:步驟 S53:步驟 S54:步驟 S55:步驟 w1:寬度 w2:寬度 w3:寬度 w4:寬度 w5:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A是剖視示意圖，例示本揭露一些實施例之半導體元件。 圖1B是俯視示意圖，例示本揭露一些實施例之半導體元件。 圖2是剖視示意圖，例示本揭露一些實施例之半導體元件。 圖3是剖視示意圖，例示本揭露一些實施例之半導體元件。 圖4A是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4B是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4C是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4D是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4E是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4F是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4G是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4H是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4I是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4J是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4K是例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖5是流程圖，例示本揭露一些實施例之半導體元件的製備方法。

1:半導體元件

10:基底

11:導電元件

12:訊號線

13:介電元件

13':介電元件

14:遮罩結構

14a:遮罩線

14b:遮罩線

14c:遮罩線

15:訊號線

16:介電元件

16':介電元件

101:表面

121:側面

122:側面

151:側面

152:側面

w1:寬度

w2:寬度

w3:寬度

w4:寬度

w5:寬度

Claims (20)

1. 一種半導體元件，包括： 一基底，具有一表面； 一第一訊號線，設置於該基底的該表面上； 一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開；以及 一第一遮罩線，介於該第一訊號線與該第二訊號線之間； 其中該第一訊號線與該第二訊號線之間的最小距離等於或小於約90奈米(nm)。
2. 如請求項1所述的半導體元件，其中該第一訊號線、該第二訊號線、及該第一遮罩線實質上平行。
3. 如請求項1所述的半導體元件，其中該第一遮罩線的最小寬度在約10奈米與約70奈米之間。
4. 如請求項3所述的半導體元件，其中該第一遮罩線的最小寬度是由一自對準間距加倍技術定義。
5. 如請求項1所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離在約10奈米與約40奈米之間。
6. 如請求項5所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離小於該第一遮罩線的最小寬度。
7. 如請求項5所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離大於該第一遮罩線的最小寬度。
8. 如請求項5所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離實質上等於該第一遮罩線的最小寬度。
9. 如請求項1所述的半導體元件，更包括： 一第二遮罩線，其中該第一訊號線設置於該第一遮罩線與該第二遮罩線之間，其中該第一遮罩線與該第二遮罩線電連接。
10. 如請求項9所述的半導體元件，更包括： 一第三遮罩線，其中該第二訊號線設置於該第一遮罩線與該第三遮罩線之間，其中該第一遮罩線與該第三遮罩線電連接。
11. 如請求項10所述的半導體元件，其中該第一遮罩線、該第二遮罩線及該第三遮罩線實質上平行。
12. 如請求項1所述的半導體元件，更包括： 一第一介電元件，與該第一訊號線的一第一側接觸；以及 一第二介電元件，與該第一訊號線的一第二側接觸，該第二側與該第一側相對。
13. 如請求項12所述的半導體元件，其中該第一介電元件的最小寬度實質上等於該第二介電元件的最小寬度。
14. 如請求項12所述的半導體元件，其中該第一訊號線的該第一側及該第二側實質上垂直於該基底的該表面。
15. 一種半導體元件，包括： 一基底，具有一表面； 一第一訊號線，設置於該基底的該表面上； 一第二訊號線，設置於該基底的該表面上並與該第一訊號線間隔開；以及 一第一遮罩線，介於該第一訊號線與該第二訊號線之間； 其中該第一訊號線與該第一遮罩線之間的最小距離等於或小於約40奈米。
16. 如請求項15所述的半導體元件，其中該第一訊號線、該第二訊號線及該第一遮罩線實質上平行。
17. 如請求項15所述的半導體元件，其中該第一遮罩線的最小寬度在約10奈米與約70奈米之間。
18. 如請求項17所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離小於該第一遮罩線的最小寬度。
19. 如請求項17所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離大於該第一遮罩線的最小寬度。
20. 如請求項17所述的半導體元件，其中該第一訊號線與該第一遮罩線之間的最小距離實質上等於該第一遮罩線的最小寬度。

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