TWI785998B - 半導體裝置及其資料輸出方法 - Google Patents
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Abstract
一種半導體裝置及其資料輸出方法。半導體裝置包括一資料暫存電路、一控制電路及一資料輸出電路。控制電路至少依據一前一資料及一當前資料，輸出一第一操作訊號及一第二操作訊號。資料輸出電路包括一第一升降電路及一第二升降電路。第一升降電路包括一第一拉升電晶體及一第一拉低電晶體。第二升降電路包括一第二拉升電晶體及一第二拉低電晶體。第二升降電路依據第一操作訊號及第二操作訊號，獲得一第二拉升控制訊號及一第二拉低控制訊號，以不同步關閉或開啟第二拉升電晶體及第二拉低電晶體，使得一漏電流被抑制。
Description
本揭露是有關於一種電子裝置及其處理方法，且特別是有關於一種半導體裝置及其資料輸出方法。
半導體裝置中，不論是記憶體或是處理晶片通常都需要透過一資料輸出電路來輸出資料。資料輸出電路可以拉升輸出電壓或拉低輸出電壓，以輸出1或0。
然而，在拉升或拉低輸出電壓的過程中，經常會產生撬棍電流(crowbar current)等漏電流。為了在高速半導體裝置的輸出中獲得高資料轉換率(data slew rate)，通常需要較高的驅動電流，這會讓漏電流的情況更為嚴重。
這些漏電流不僅增加了電路功耗，更影響資料輸出的準確性。研究人員正致力於改善半導體裝置產生撬棍電流等漏電流的情況，以確保半導體裝置的品質。
本揭露係有關於一種半導體裝置及其資料輸出方法，其透過升降電路的設計，讓部分之拉升電晶體及拉低電晶體不會同步關閉或開啟，撬棍電流之漏電流能夠有效被抑制。如此一來，能夠改善半導體裝置產生撬棍電流等漏電流的情況，確保半導體裝置的品質。
根據本揭露之一方面，提出一種半導體裝置。半導體裝置包括一資料暫存電路、一控制電路及一資料輸出電路。資料暫存電路用以至少儲存一前一資料及一當前資料。控制電路連接於資料暫存電路。控制電路至少依據前一資料及當前資料，輸出一第一操作訊號及一第二操作訊號。資料輸出電路連接於控制電路。資料輸出電路包括一第一升降電路及一第二升降電路。第一升降電路包括一第一拉升電晶體及一第一拉低電晶體。第一升降電路依據當前資料，獲得一第一拉升控制訊號及一第一拉低控制訊號，以同步關閉或開啟第一拉升電晶體及第一拉低電晶體，使得一輸出電壓被拉升或拉低。第二升降電路包括一第二拉升電晶體及一第二拉低電晶體。第二升降電路依據第一操作訊號及第二操作訊號，獲得一第二拉升控制訊號及一第二拉低控制訊號，以不同步關閉或開啟第二拉升電晶體及第二拉低電晶體，使得一漏電流被抑制。
根據本揭露之另一方面，提出一種半導體裝置之資料輸出方法。半導體裝置之資料輸出方法包括以下步驟。至少獲得一前一資料及一當前資料。至少依據前一資料及當前資料，輸
出一第一操作訊號及一第二操作訊號。依據當前資料，獲得一第一拉升控制訊號及一第一拉低控制訊號，以同步開啟或關閉一第一拉升電晶體及一第一拉低電晶體，使得一輸出電壓被拉升或拉低。依據第一操作訊號及第二操作訊號，獲得一第二拉升控制訊號及一第二拉低控制訊號，以不同步關閉或開啟一第二拉升電晶體及一第二拉低電晶體，使得一漏電流被抑制。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
110,910:資料暫存電路
120,920:資料多工電路
130,930:資料輸出電路
131:第一升降電路
132:第二升降電路
140,240,340,440:控制電路
141:第一多工器
142:第二多工器
143,243,343,443:移位暫存器
1000,2000,3000,4000,9000:半導體裝置
b0~b31:位元
C0,C0b:時脈訊號
CC:漏電流
CL:週期
D0:資料
D_n-1:前一資料
D_n:當前資料
D_n+1:下一資料
ENZ1:第一操作訊號
ENZ2:第二操作訊號
GND:接地電壓
NA1:第一反及閘
NA2:第二反及閘
Nd1:第一節點
Nd2:第二節點
Nd12:輸出端
NM0:拉低電晶體
NM1:第一拉低電晶體
NM2:第二拉低電晶體
NO1:第一反或閘
NO2:第二反或閘
PAD0:輸出電壓
PM0:拉升電晶體
PM1:第一拉升電晶體
PM2:第二拉升電晶體
pd0:拉低控制訊號
pd1:第一拉低控制訊號
pd2:第二拉低控制訊號
pu0:拉升控制訊號
pu1:第一拉升控制訊號
pu2:第二拉升控制訊號
S510,S520,S530,S540,S1010,S1020,S1030,S1040:步驟
T21,T22,T31,T32,T61,T62,T63,T64,T65,T81,T82,T83,T111,T112,T113,T114,T115,T131,T132,T133:時間點
VDD:工作電壓
第1A圖繪示根據一實施例之資料輸出電路之示意圖。
第1B圖繪示輸出電壓與拉升控制訊號之關係圖。
第2A圖繪示根據一實施例之半導體裝置之示意圖。
第2B圖繪示輸出電壓、拉升控制訊號與時脈訊號之關係圖。
第3A圖繪示根據一實施例之半導體裝置之示意圖。
第3B圖示例說明第一升降電路與第二升降電路之運作。
第4圖繪示半導體裝置之細部結構。
第5圖繪示根據一實施例之半導體裝置之資料輸出方法的流程圖。
第6圖示例說明第5圖之各步驟。
第7圖繪示根據另一實施例之半導體裝置之示意圖。
第8圖示例說明第7圖之半導體裝置之資料輸出方法。
第9圖繪示根據另一實施例之半導體裝置之細部結構。
第10圖繪示根據另一實施例之半導體裝置之資料輸出方法的流程圖。
第11圖示例說明第10圖之各步驟。
第12圖繪示根據另一實施例之半導體裝置之示意圖。
第13圖示例說明第12圖之半導體裝置之資料輸出方法。
請參照第1A圖，其繪示根據一實施例之資料輸出電路930之示意圖。資料輸出電路930至少包括一拉升電晶體PM0及一拉低電晶體NM0。拉升電晶體PM0例如是一PMOS電晶體，拉低電晶體NM0例如是一NMOS電晶體。拉升電晶體PM0與拉低電晶體NM0串接，拉升電晶體PM0連接於一工作電壓VDD，拉低電晶體NM0連接於一接地電壓GND。拉升電晶體PM0受到拉升控制訊號pu0的控制而開啟或關閉；拉低電晶體NM0受到拉低控制訊號pd0的控制而開啟或關閉。當拉升電晶體PM0開啟且拉低電晶體NM0關閉時，輸出電壓PAD0被拉升，以表示1；當拉升電晶體PM0關閉且拉低電晶體NM0開啟時，輸出電壓PAD0被拉低，以表示0。
請參照第1B圖，其繪示輸出電壓PAD0與拉升控制訊號pu0、pd0之關係圖。當拉升控制訊號pu0與拉低控制訊號
pd0皆為0時，輸出電壓PAD0為1；當拉升控制訊號pu0與拉低控制訊號pd0皆為1時，輸出電壓PAD0為0。
請參照第2A圖，其繪示根據一實施例之半導體裝置9000之示意圖。半導體裝置9000例如是一記憶體裝置或一處理裝置。半導體裝置9000包括一資料暫存電路910、一資料多工電路920及資料輸出電路930。資料暫存電路910例如是輸出位元b0~b31等資料D0至資料多工電路920。資料多工電路920則依據時脈訊號C0，將資料D0透過數個週期CL輸出位元b0~b31至資料輸出電路930。
請參照第2B圖，其繪示輸出電壓PAD0、拉升控制訊號pu0、pd0與時脈訊號C0之關係圖。在採用下降沿(falling edge)觸發之實施例中，時脈訊號C0下降時，會觸發訊號的轉換。
在時間點T21，當輸出電壓PAD0需要由1轉為0時，拉升控制訊號pu0與拉低控制訊號pd0皆需要由0轉為1，以關閉拉升電晶體PM0並開啟拉低電晶體NM0。然而，研究人員發現拉升電晶體PM0的關閉與拉低電晶體NM0的開啟需要一定的時間，拉升電晶體PM0與拉低電晶體NM0會有短暫時間皆位於開啟狀態，此時會產生撬棍電流(crowbar current)之漏電流CC。
在時間點T22，當輸出電壓PAD0需要由0轉為1時，拉升控制訊號pu0與拉低控制訊號pd0皆需要由1轉為0，以
開啟拉升電晶體PM0並關閉拉低電晶體NM0。然而，研究人員發現拉升電晶體PM0的開啟與拉低電晶體NM0的關閉需要一定的時間，拉升電晶體PM0與拉低電晶體NM0會有短暫時間皆位於開啟狀態，此時會產生撬棍電流之漏電流CC。
請參照第3A圖，其繪示根據一實施例之半導體裝置1000之示意圖。半導體裝置1000包括一資料暫存電路110、一資料多工電路120、一資料輸出電路130及一控制電路140。資料多工電路120會依據時脈訊號C0，將資料D0分為數個週期CL輸出至資料輸出電路130，故資料暫存電路110儲存了預計於不同時間點輸出之一前一資料D_n-1及一當前資料D_n(或等同前一資料D_n-1及當前資料D_n的訊號)。在另一實施例中，資料暫存電路110更儲存了下一資料D_n+1。
控制電路140連接於資料暫存電路110。控制電路140至少依據前一資料D_n-1及當前資料D_n，輸出一第一操作訊號ENZ1及一第二操作訊號ENZ2。
資料輸出電路130連接於控制電路140及資料多工電路120。資料輸出電路130包括一第一升降電路131及一第二升降電路132。第一升降電路131依據欲輸出之當前資料D_n，拉升輸出電壓PAD0或拉低輸出電壓PAD0。第二升降電路132則依據第一操作訊號ENZ1及第二操作訊號ENZ2，進行漏電流CC的抑制。
請參照第3B圖，其示例說明第一升降電路131與第二升降電路132之運作。第一升降電路131包括一第一拉升電晶體PM1及一第一拉低電晶體NM1。第一拉升電晶體PM1受到第一拉升控制訊號pu1的控制而開啟或關閉；第一拉低電晶體NM1受到第一拉低控制訊號pd1的控制而開啟或關閉。
在時間點T31，前一資料D_n-1為1且當前資料D_n為0時，輸出電壓PAD0需要由1轉為0。此時第一拉升控制訊號pu1與第一拉低控制訊號pd1皆需要由0轉為1，以同步關閉第一拉升電晶體PM1並開啟第一拉低電晶體NM1。
在時間點T32，前一資料D_n-1為0且當前資料D_n為1時，輸出電壓PAD0需要由0轉為1。此時第一拉升控制訊號pu1與第一拉低控制訊號pd1皆需要由1轉為0，以同步開啟第一拉升電晶體PM1並關閉第一拉低電晶體NM1。
第二升降電路132包括一第二拉升電晶體PM2及一第二拉低電晶體NM2。第二拉升電晶體PM2受到第二拉升控制訊號pu2的控制而開啟或關閉；第二拉低電晶體NM2受到第二拉低控制訊號pd2的控制而開啟或關閉。
在時間點T31，前一資料D_n-1為1且當前資料D_n為0時，輸出電壓PAD0需要由1轉為0。此時第二拉升控制訊號pu2已預先轉為1，而先關閉了第二拉升電晶體PM2。只剩下第二拉低控制訊號pd2需要由0轉為1，來開啟第二拉低電晶體
NM2。也就是說，第二拉升電晶體PM2及第二拉低電晶體NM2不同步關閉或開啟。
在時間點T32，前一資料D_n-1為0且當前資料D_n為1時，輸出電壓PAD0需要由0轉為1。此時第二拉低控制訊號pd2已預先轉為0，而先關閉了第二拉低電晶體NM2。只剩下第二拉升控制訊號pu2需要由1轉為0，來開啟第二拉升電晶體PM2。也就是說，第二拉升電晶體PM2及第二拉低電晶體NM2不同步關閉或開啟。
由於第二拉升電晶體PM2及第二拉低電晶體NM2不會同步關閉或開啟，撬棍電流之漏電流CC能夠有效被抑制。
請參照第4圖，其繪示根據一實施例半導體裝置1000之細部結構。資料輸出電路130之詳細結構說明如下。第一升降電路131係為邏輯電路、拉升電路與拉低電路的組合。第一升降電路131包括該第一拉升電晶體PM1、該第一拉低電晶體NM1、一第一反及閘(NAND)NA1及一第一反或閘(NOR)NO1。第一拉升電晶體PM1之一閘極連接於第一反及閘NA1。第一拉低電晶體NM1之一閘極連接於第一反或閘NO1。
第二升降電路132係為邏輯電路、拉升電路與拉低電路的組合。第二升降電路132包括該第二拉升電晶體PM2、該第二拉低電晶體NM2、一第二反及閘NA2及一第二反或閘NO2。第二拉升電晶體PM2之一閘極連接於第二反及閘NA2。第二拉低電晶體NM2之一閘極連接於第二反或閘NO2。
第一拉升電晶體PM1及第一拉低電晶體NM1於一第一節點Nd1串接，第二拉升電晶體PM2及第二拉低電晶體NM2於一第二節點Nd2串接。第一節點Nd1與第二節點Nd2連接於輸出端Nd12。
控制電路140包括一移位暫存器143、一第一多工器141及一第二多工器142。本實施例之移位暫存器143用以輸出前一資料D_n-1及當前資料D_n。
第一多工器141連接於移位暫存器143。第一多工器141依據前一資料D_n-1及當前資料D_n，輸出第一操作訊號ENZ1。
第二多工器142連接於移位暫存器143。第二多工器142依據前一資料D_n-1及當前資料D_n，輸出第二操作訊號ENZ2。
請參照下表一，在本實施例中，控制電路140可以依據前一資料D_n-1及當前資料D_n，決定第一操作訊號ENZ1及第二操作訊號ENZ2。第二升降電路132則可以依據第一操作訊號ENZ1及第二操作訊號ENZ2決定第二拉升控制訊號pu2及第二拉低控制訊號pd2。第二拉升控制訊號pu2及第二拉低控制訊號pd2分別輸入至第二拉升電晶體PM2及第二拉低電晶體NM2後，則可以讓第二拉升電晶體PM2及第二拉低電晶體NM2不同步開啟或關閉。
請參照第4~6圖及表一，第5圖繪示根據一實施例之半導體裝置1000之資料輸出方法的流程圖，第6圖示例說明第5圖之各步驟。如第4圖所示，在步驟S510中，控制電路140獲得前一資料D_n-1及當前資料D_n。前一資料D_n-1及當前資料D_n之間間隔一個週期CL。
舉例來說，如第6圖所示，在時間點T61，前一資料D_n-1及當前資料D_n分別為1、0。在時間點T62，前一資料D_n-1及當前資料D_n分別為0、0。在時間點T63，前一資料D_n-1及當前資料D_n分別為0、1。在時間點T64，前一資料D_n-1及當前資料D_n分別為1、1。在時間點T65，前一資料D_n-1及當前資料D_n分別為1、0。
接著，如第4圖及表一所示，在步驟S520中，控制電路140依據前一資料D_n-1及當前資料D_n之順序關係，輸出第一操作訊號ENZ1及第二操作訊號ENZ2。
舉例來說，如第6圖所示，在時間點T61，前一資料D_n-1及當前資料D_n分別為1、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。
在時間點T62，前一資料D_n-1及當前資料D_n分別為0、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。
在時間點T63，前一資料D_n-1及當前資料D_n分別為0、1。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為1、1。
在時間點T64，前一資料D_n-1及當前資料D_n分別為1、1。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。
在時間點T65，前一資料D_n-1及當前資料D_n分別為1、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。
然後，在步驟S530，第一升降電路131依據當前資料D_n，獲得第一拉升控制訊號pu1及第一拉低控制訊號pd1，以同步開啟或關閉第一拉升電晶體PM1及第一拉低電晶體NM1，使得輸出電壓PAD0被拉升或拉低。
如第4圖所示，當前資料D_n及一工作電壓VDD輸入至第一反及閘NA1，以輸出第一拉升控制訊號pu1。工作電壓
VDD為1。由於工作電壓VDD為1，故第一拉升控制訊號pu1係為當前資料D_n之相反值。
如第4圖所示，當前資料D_n及一接地電壓GND輸入至第一反或閘NO1，以輸出第一拉低控制訊號pd1。接地電壓GND為0。由於接地電壓GND為0，故第一拉低控制訊號pd1係為當前資料D_n之相反值。
當前資料D_n為1時，第一拉升控制訊號pu1為0且第一拉低控制訊號pd1為0，以同步開啟第一拉升電晶體PM1及關閉第一拉低電晶體NM1，使得輸出電壓PAD0被拉升。
當前資料D_n為0時，第一拉升控制訊號pu1為1且第一拉低控制訊號pd1為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
如第6圖所示，在時間點T61，當前資料D_n為0，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
在時間點T62，當前資料D_n為0，第一拉升控制訊號pu1與第一拉低控制訊號pd1仍為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
在時間點T63，當前資料D_n為1，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為0，以同步開啟第一拉升電
晶體PM1及關閉第一拉低電晶體NM1，使得輸出電壓PAD0被拉升。
在時間點T64，當前資料D_n為1，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為0，以同步開啟第一拉升電晶體PM1及關閉第一拉低電晶體NM1，使得輸出電壓PAD0被拉升。
在時間點T65，當前資料D_n為0，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
接著，在步驟S540中，第二升降電路132依據第一操作訊號ENZ1及第二操作訊號ENZ2，獲得第二拉升控制訊號pu2及第二拉低控制訊號pd2，以不同步關閉或開啟第二拉升電晶體PM2及第二拉低電晶體NM2，使得漏電流CC被抑制。
如第4圖所示，當前資料D_n及第一操作訊號ENZ1輸入至第二反及閘NA2，以輸出第二拉升控制訊號pu2。
當前資料D_n及第二操作訊號ENZ2輸入至第二反或閘NO2，以輸出第二拉低控制訊號pd2。
如第6圖，在時間點T61，前一資料D_n-1及當前資料D_n分別為1、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。此時，如第4圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二
拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為0，第二反或閘NO2輸出之第二拉低控制訊號pd2為1。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被開啟，使得輸出電壓PAD0被拉低。
在時間點T62，前一資料D_n-1及當前資料D_n分別為0、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。此時，如第4圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被關閉，使得漏電流CC被抑制。
在時間點T63，前一資料D_n-1及當前資料D_n分別為0、1。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為1、1。此時，如第4圖所示，當前資料D_n為1且第一操作訊號ENZ1為1，第二反及閘NA2輸出之第二拉升控制訊號pu2為0；當前資料D_n為1且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被開啟且第二拉低電晶體NM2被關閉，使得輸出電壓PAD0被拉升。
在時間點T64，前一資料D_n-1及當前資料D_n分別為1、1。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊
號ENZ2分別為0、1。此時，如第4圖所示，當前資料D_n為1且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為1且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被關閉，使得漏電流CC被抑制。
在時間點T65，前一資料D_n-1及當前資料D_n分別為1、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。此時，如第4圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為0，第二反或閘NO2輸出之第二拉低控制訊號pd2為1。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被開啟，使得輸出電壓PAD0被拉低。
如第6圖所示，在時間點T61，第二拉低電晶體NM2正在開啟時，第二拉升電晶體PM2維持不變。
在時間點T62，第二拉低電晶體NM2正在關閉時，第二拉升電晶體PM2維持不變。
在時間點T63，第二拉升電晶體PM2正在開啟時，第二拉低電晶體NM2維持不變。
在時間點T64，第二拉升電晶體PM2正在關閉時，第二拉低電晶體NM2維持不變。
在時間點T65，第二拉低電晶體NM2正在開啟時，第二拉升電晶體PM2維持不變。
也就是說，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之一正在關閉時，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之另一維持不變。第二拉升電晶體PM2及第二拉低電晶體NM2之其中之一正在開啟時，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之另一維持不變。
此外，如第6圖所示，在時間點T62~T63的過程中，第二拉低電晶體NM2先被關閉，第二拉升電晶體PM2再被開啟。
在時間點T64~T65的過程中，第二拉升電晶體PM2先被關閉，第二拉低電晶體NM2再被開啟。
也就是說，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之一先被關閉，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之另一再被開啟。
根據上述實施例，半導體裝置1000透過第二升降電路132的設計，讓第二拉升電晶體PM2及第二拉低電晶體NM2不會同步關閉或開啟，撬棍電流之漏電流CC能夠有效被抑制。如此一來，能夠改善半導體裝置產生撬棍電流等漏電流CC的情況，確保半導體裝置的品質。
在另一實施例中，前一資料D_n-1及當前資料D_n之間的間隔可以是半週期。請參照第7圖，其繪示根據另一實施
例之半導體裝置2000之示意圖。半導體裝置2000之控制電路240的移位暫存器243接收時脈訊號C0、C0b。時脈訊號C0係為時脈訊號C0b之互補訊號。在採用採下降沿(falling edge)觸發之實施例中，時脈訊號C0或時脈訊號C0b下降時，都會觸發訊號的轉換。因此，輸入至控制電路240之前一資料D_n-1及當前資料D_n之間的間隔可以是半週期。在一實施例中，時脈訊號C0b可以是時脈訊號C0之2、4、6、8倍頻率的時脈訊號。在另一實施例中，時脈訊號C0與時脈訊號C0b也可以是相位差1/2、1/4或1/8個週期的2個時脈訊號。
請參照第8圖，其示例說明第7圖之半導體裝置2000之資料輸出方法。在時間點T81，半個週期CL間隔之前一資料D_n-1及當前資料D_n分別為1、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。此時，如第7圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為0，第二反或閘NO2輸出之第二拉低控制訊號pd2為1。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被開啟，使得輸出電壓PAD0被拉低。
在時間點T82，半個週期CL之前一資料D_n-1及當前資料D_n分別為0、0。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。此時，如第7圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之
第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被關閉，使得漏電流CC被抑制。
在時間點T83，半個週期CL間隔之前一資料D_n-1及當前資料D_n分別為0、1。查詢表一可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為1、1。此時，如第7圖所示，當前資料D_n為1且第一操作訊號ENZ1為1，第二反及閘NA2輸出之第二拉升控制訊號pu2為0；當前資料D_n為1且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被開啟且第二拉低電晶體NM2被關閉，使得輸出電壓PAD0被拉升。
根據上述實施例，半導體裝置2000透過第二升降電路132的設計，讓第二拉升電晶體PM2及第二拉低電晶體NM2不會同步關閉或開啟，撬棍電流之漏電流CC能夠有效被抑制。如此一來，能夠改善半導體裝置產生撬棍電流等漏電流CC的情況，確保半導體裝置的品質。
請參照第9圖，其繪示根據另一實施例之半導體裝置3000之細部結構。資料輸出電路130之詳細結構說明如下。第一升降電路131係為邏輯電路、拉升電路與拉低電路的組合。第一升降電路131包括該第一拉升電晶體PM1、該第一拉低電晶體NM1、一第一反及閘(NAND)NA1及一第一反或閘(NOR)
NO1。第一拉升電晶體PM1之一閘極連接於第一反及閘NA1。第一拉低電晶體NM1之一閘極連接於第一反或閘NO1。
第二升降電路132係為邏輯電路、拉升電路與拉低電路的組合。第二升降電路132包括該第二拉升電晶體PM2、該第二拉低電晶體NM2、一第二反及閘NA2及一第二反或閘NO2。第二拉升電晶體PM2之一閘極連接於第二反及閘NA2。第二拉低電晶體NM2之一閘極連接於第二反或閘NO2。
第一拉升電晶體PM1及第一拉低電晶體NM1於一第一節點Nd1串接，第二拉升電晶體PM2及第二拉低電晶體NM2於一第二節點Nd2串接。第一節點Nd1與第二節點Nd2連接於輸出端Nd12。
控制電路340包括一移位暫存器343、一第一多工器141及一第二多工器142。移位暫存器343用以輸出前一資料D_n-1、當前資料D_n及下一資料D_n+1。
第一多工器141連接於移位暫存器343。第一多工器141依據前一資料D_n-1、當前資料D_n及下一資料D_n+1，輸出第一操作訊號ENZ1。
第二多工器142連接於移位暫存器343。第二多工器142依據前一資料D_n-1、當前資料D_n及下一資料D_n+1，輸出第二操作訊號ENZ2。
請參照下表二，在本實施例中，控制電路340可以依據前一資料D_n-1、當前資料D_n及下一資料D_n+1，決定第
一操作訊號ENZ1及第二操作訊號ENZ2。第二升降電路132則可以依據第一操作訊號ENZ1及第二操作訊號ENZ2決定第二拉升控制訊號pu2及第二拉低控制訊號pd2。第二拉升控制訊號pu2及第二拉低控制訊號pd2分別輸入至第二拉升電晶體PM2及第二拉低電晶體NM2後，則可以讓第二拉升電晶體PM2及第二拉低電晶體NM2不同步開啟或關閉。
請參照第9~11圖及表二，第10圖繪示根據一實施例之半導體裝置3000之資料輸出方法的流程圖，第11圖示例說明第10圖之各步驟。如第9圖所示，在步驟S1010中，控制電路
340獲得前一資料D_n-1、當前資料D_n及下一資料D_n+1。前一資料D_n-1、當前資料D_n及下一資料D_n+1之間間隔一個週期CL。
舉例來說，如第11圖所示，在時間點T111，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。在時間點T112，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、0、1。在時間點T113，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、1、1。在時間點T114，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、1、0。在時間點T115，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。
接著，如第9圖及表二所示，在步驟S1020中，控制電路340依據前一資料D_n-1、當前資料D_n及下一資料D_n+1之順序關係，輸出第一操作訊號ENZ1及第二操作訊號ENZ2。
舉例來說，如第11圖所示，在時間點T111，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。
在時間點T112，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、0、1。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。
在時間點T113，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、1、1。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為1、1。
在時間點T114，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、1、0。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。
在時間點T115，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。
然後，在步驟S1030，第一升降電路131依據當前資料D_n，獲得第一拉升控制訊號pu1及第一拉低控制訊號pd1，以同步開啟或關閉第一拉升電晶體PM1及第一拉低電晶體NM1，使得輸出電壓PAD0被拉升或拉低。
如第9圖所示，當前資料D_n及一工作電壓VDD輸入至第一反及閘NA1，以輸出第一拉升控制訊號pu1。工作電壓VDD為1。由於工作電壓VDD為1，故第一拉升控制訊號pu1係為當前資料D_n之相反值。
如第9圖所示，當前資料D_n及一接地電壓GND輸入至第一反或閘NO1，以輸出第一拉低控制訊號pd1。接地電壓GND為0。由於接地電壓GND為0，故第一拉低控制訊號pd1係為當前資料D_n之相反值。
當前資料D_n為1時，第一拉升控制訊號pu1為0且第一拉低控制訊號pd1為0，以同步開啟第一拉升電晶體PM1及關閉第一拉低電晶體NM1，使得輸出電壓PAD0被拉升。
當前資料D_n為0時，第一拉升控制訊號pu1為1且第一拉低控制訊號pd1為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
如第11圖所示，在時間點T111，當前資料D_n為0，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
在時間點T112，當前資料D_n為0，第一拉升控制訊號pu1與第一拉低控制訊號pd1仍為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
在時間點T113，當前資料D_n為1，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為0，以同步開啟第一拉升電晶體PM1及關閉第一拉低電晶體NM1，使得輸出電壓PAD0被拉升。
在時間點T114，當前資料D_n為1，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為0，以同步開啟第一拉升電晶體PM1及關閉第一拉低電晶體NM1，使得輸出電壓PAD0被拉升。
在時間點T115，當前資料D_n為0，第一拉升控制訊號pu1與第一拉低控制訊號pd1皆變為1，以同步關閉第一拉升電晶體PM1及開啟第一拉低電晶體NM1，使得輸出電壓PAD0被拉低。
接著，在步驟S1040中，第二升降電路132依據第一操作訊號ENZ1及第二操作訊號ENZ2，獲得第二拉升控制訊號pu2及第二拉低控制訊號pd2，以不同步關閉或開啟第二拉升電晶體PM2及第二拉低電晶體NM2，使得漏電流CC被抑制。
如第9圖所示，當前資料D_n及第一操作訊號ENZ1輸入至第二反及閘NA2，以輸出第二拉升控制訊號pu2。
當前資料D_n及第二操作訊號ENZ2輸入至第二反或閘NO2，以輸出第二拉低控制訊號pd2。
如第11圖，在時間點T111，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。此時，如第9圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為0，第二反或閘NO2輸出之第二拉低控制訊號pd2為1。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被開啟，使得輸出電壓PAD0被拉低。
在時間點T112，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、0、1。查詢表二可以獲得第一操作訊
號ENZ1及第二操作訊號ENZ2分別為0、1。此時，如第9圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被關閉，使得漏電流CC被抑制。
在時間點T113，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、1、1。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為1、1。此時，如第9圖所示，當前資料D_n為1且第一操作訊號ENZ1為1，第二反及閘NA2輸出之第二拉升控制訊號pu2為0；當前資料D_n為1且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被開啟且第二拉低電晶體NM2被關閉，使得輸出電壓PAD0被拉升。
在時間點T114，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、1、0。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。此時，如第9圖所示，當前資料D_n為1且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為1且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被關閉，使得漏電流CC被抑制。
在時間點T115，前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。此時，如第9圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為0，第二反或閘NO2輸出之第二拉低控制訊號pd2為1。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被開啟，使得輸出電壓PAD0被拉低。
如第11圖所示，在時間點T111，第二拉低電晶體NM2正在開啟時，第二拉升電晶體PM2維持不變。
在時間點T112，第二拉低電晶體NM2正在關閉時，第二拉升電晶體PM2維持不變。
在時間點T113，第二拉升電晶體PM2正在開啟時，第二拉低電晶體NM2維持不變。
在時間點T114，第二拉升電晶體PM2正在關閉時，第二拉低電晶體NM2維持不變。
在時間點T115，第二拉低電晶體NM2正在開啟時，第二拉升電晶體PM2維持不變。
也就是說，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之一正在關閉時，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之另一維持不變。第二拉升電晶體PM2及第
二拉低電晶體NM2之其中之一正在開啟時，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之另一維持不變。
此外，如第11圖所示，在時間點T112~T113的過程中，第二拉低電晶體NM2先被關閉，第二拉升電晶體PM2再被開啟。
在時間點T114~T115的過程中，第二拉升電晶體PM2先被關閉，第二拉低電晶體NM2再被開啟。
也就是說，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之一先被關閉，第二拉升電晶體PM2及第二拉低電晶體NM2之其中之另一再被開啟。
如第11圖所示，在時間點T111，當前資料D_n及下一資料D_n+1皆為0時，第二拉低電晶體NM於時間點T112關閉。
在時間點T113，當前資料D_n及下一資料D_n+1皆為1時，第二拉升電晶體PM2於時間點T114關閉。
也就是說，當前資料D_n及下一資料D_n+1皆為0時，第二拉低電晶體NM2於下一時間關閉。當前資料D_n及下一資料D_n+1皆為1時，第二拉升電晶體PM2於下一時間關閉。
根據上述實施例，半導體裝置3000透過第二升降電路132的設計，讓第二拉升電晶體PM2及第二拉低電晶體NM2不會同步關閉或開啟，撬棍電流之漏電流CC能夠有效被抑制。如
此一來，能夠改善半導體裝置產生撬棍電流等漏電流CC的情況，確保半導體裝置的品質。
在上述實施例中，前一資料D_n-1、當前資料D_n及下一資料D_n+1之間間隔一週期CL，在當前資料D_n在連續兩週期CL維持不變時(相當於當前資料D_n及下一資料D_n+1相同時)，可以於下一週期CL關閉位於開啟狀態之第二拉升電晶體PM2或第二拉低電晶體NM2，以抑制漏電流CC。
在另一實施例中，前一資料D_n-1、當前資料D_n及下一資料D_n+1之間的間隔可以是半週期。請參照第12圖，其繪示根據另一實施例之半導體裝置4000之示意圖。半導體裝置4000之控制電路440之移位暫存器443接收時脈訊號C0、C0b。時脈訊號C0係為時脈訊號C0b之互補訊號。在採用採下降沿(falling edge)觸發之實施例中，時脈訊號C0或時脈訊號C0b下降時，都會觸發訊號的轉換。因此，輸入至控制電路440之前一資料D_n-1、當前資料D_n及下一資料D_n+1之間的間隔可以是半週期。在一實施例中，時脈訊號C0b可以是時脈訊號C0之2、4、6、8倍頻率的時脈訊號。在另一實施例中，時脈訊號C0與時脈訊號C0b也可以是相位差1/2、1/4或1/8個週期的2個時脈訊號。
請參照第13圖，其示例說明第12圖之半導體裝置4000之資料輸出方法。在時間點T131，半個週期CL間隔之前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為1、0、0。
查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、0。此時，如第12圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為0，第二反或閘NO2輸出之第二拉低控制訊號pd2為1。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被開啟，使得輸出電壓PAD0被拉低。
在時間點T132，半個週期CL之前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、0、1。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為0、1。此時，如第12圖所示，當前資料D_n為0且第一操作訊號ENZ1為0，第二反及閘NA2輸出之第二拉升控制訊號pu2為1；當前資料D_n為0且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二拉低控制訊號pd2為0。第二拉升電晶體PM2被關閉且第二拉低電晶體NM2被關閉，使得漏電流CC被抑制。
在時間點T133，半個週期CL間隔之前一資料D_n-1、當前資料D_n及下一資料D_n+1分別為0、1、1。查詢表二可以獲得第一操作訊號ENZ1及第二操作訊號ENZ2分別為1、1。此時，如第12圖所示，當前資料D_n為1且第一操作訊號ENZ1為1，第二反及閘NA2輸出之第二拉升控制訊號pu2為0；當前資料D_n為1且第二操作訊號ENZ2為1，第二反或閘NO2輸出之第二
拉低控制訊號pd2為0。第二拉升電晶體PM2被開啟且第二拉低電晶體NM2被關閉，使得輸出電壓PAD0被拉升。
在第12~13圖之實施例中，前一資料D_n-1、當前資料D_n及下一資料D_n+1之間間隔半個週期CL，在一個週期CL內的當前資料D_n及下一資料D_n+1相同時，可以於下一半個週期CL關閉位於開啟狀態之第二拉升電晶體PM2或第二拉低電晶體NM2，以抑制漏電流CC。如此一來，在每一週期CL都能夠有效率地抑制漏電流CC。
根據上述實施例，半導體裝置4000透過第二升降電路132的設計，讓第二拉升電晶體PM2及第二拉低電晶體NM2不會同步關閉或開啟，撬棍電流之漏電流CC能夠有效被抑制。如此一來，能夠改善半導體裝置產生撬棍電流等漏電流CC的情況，確保半導體裝置的品質。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
110:資料暫存電路
120:資料多工電路
130:資料輸出電路
131:第一升降電路
132:第二升降電路
140:控制電路
141:第一多工器
142:第二多工器
143:移位暫存器
1000:半導體裝置
C0:時脈訊號
D0:資料
D_n-1:前一資料
D_n:當前資料
ENZ1:第一操作訊號
ENZ2:第二操作訊號
GND:接地電壓
NA1:第一反及閘
NA2:第二反及閘
Nd1:第一節點
Nd2:第二節點
Nd12:輸出端
NM1:第一拉低電晶體
NM2:第二拉低電晶體
NO1:第一反或閘
NO2:第二反或閘
PAD0:輸出電壓
PM1:第一拉升電晶體
PM2:第二拉升電晶體
pd1:第一拉低控制訊號
pd2:第二拉低控制訊號
pu1:第一拉升控制訊號
pu2:第二拉升控制訊號
VDD:工作電壓
Claims (18)
- 一種半導體裝置，包括：一資料暫存電路，用以至少儲存一前一資料及一當前資料；一控制電路，連接於該資料暫存電路，該控制電路至少依據該前一資料及該當前資料，輸出一第一操作訊號及一第二操作訊號；以及一資料輸出電路，連接於該控制電路，該資料輸出電路包括：一第一升降電路，包括一第一拉升電晶體及一第一拉低電晶體，該第一升降電路依據該當前資料，獲得一第一拉升控制訊號及一第一拉低控制訊號，以同步關閉或開啟該第一拉升電晶體及該第一拉低電晶體，使得一輸出電壓被拉升或拉低；及一第二升降電路，包括一第二拉升電晶體及一第二拉低電晶體，該第二升降電路依據該第一操作訊號及該第二操作訊號，獲得一第二拉升控制訊號及一第二拉低控制訊號，以不同步關閉或開啟該第二拉升電晶體及該第二拉低電晶體，使得一漏電流被抑制。
- 如請求項1所述之半導體裝置，其中該第二拉升電晶體及該第二拉低電晶體之其中之一正在關閉時，該第二拉升電晶體及該第二拉低電晶體之其中之另一維持不變； 該第二拉升電晶體及該第二拉低電晶體之其中之一正在開啟時，該第二拉升電晶體及該第二拉低電晶體之其中之另一維持不變。
- 如請求項1所述之半導體裝置，其中該第二拉升電晶體及該第二拉低電晶體之其中之一先被關閉，該第二拉升電晶體及該第二拉低電晶體之其中之另一再被開啟。
- 如請求項1所述之半導體裝置，其中該控制電路依據該前一資料、該當前資料及一下一資料之順序關係，輸出該第一操作訊號及該第二操作訊號，該下一資料來自於該資料暫存電路。
- 如請求項1所述之半導體裝置，其中該當前資料及一下一資料皆為0時，該第二拉低電晶體於下一時間關閉，該下一資料來自於該資料暫存電路；該當前資料及該下一資料皆為1時，該第二拉升電晶體於下一時間關閉。
- 如請求項1所述之半導體裝置，其中該第一拉升電晶體及該第一拉低電晶體於一第一節點串接，該第二拉升電晶體及該第二拉低電晶體於一第二節點串接，該第一節點與該第二節點連接於一輸出端。
- 如請求項1所述之半導體裝置，其中該第一拉升電晶體之一閘極連接於一第一反及閘(NAND)；該第一拉低電晶體之一閘極連接於一第一反或閘(NOR)；該第二拉升電晶體之一閘極連接於一第二反及閘；該第二拉低電晶體之一閘極連接於一第二反或閘。
- 如請求項7所述之半導體裝置，其中該當前資料及一工作電壓輸入至該第一反及閘，該工作電壓為1；該當前資料及一接地電壓輸入至該第一反或閘，該接地電壓為0；該當前資料及該第一操作訊號輸入至該第二反及閘；該第二操作訊號及該當前資料輸入至該第二反或閘。
- 如請求項1所述之半導體裝置，其中該控制電路包括：一移位暫存器，用以輸出該前一資料、該當前資料及一下一資料；一第一多工器，連接於該移位暫存器，該第一多工器依據該前一資料、該當前資料及該下一資料，輸出該第一操作訊號；以及一第二多工器，連接於該移位暫存器，該第二多工器依據該前一資料、該當前資料及該下一資料，輸出該第二操作訊號。
- 如請求項1所述之半導體裝置，其中該前一資料、該當前資料及一下一資料之間間隔一週期，該下一資料來自於該資料暫存電路。
- 如請求項1所述之半導體裝置，其中該前一資料、該當前資料及一下一資料之間間隔1/2、1/4、或1/8個週期，該下一資料來自於該資料暫存電路。
- 一種半導體裝置之資料輸出方法，包括：至少獲得一前一資料及一當前資料；至少依據該前一資料及該當前資料，輸出一第一操作訊號及一第二操作訊號；依據該當前資料，獲得一第一拉升控制訊號及一第一拉低控制訊號，以同步開啟或關閉一第一拉升電晶體及一第一拉低電晶體，使得一輸出電壓被拉升或拉低；以及依據該第一操作訊號及該第二操作訊號，獲得一第二拉升控制訊號及一第二拉低控制訊號，以不同步關閉或開啟一第二拉升電晶體及一第二拉低電晶體，使得一漏電流被抑制。
- 如請求項12所述之半導體裝置之資料輸出方法，其中 該第二拉升電晶體及該第二拉低電晶體之其中之一正在關閉時，該第二拉升電晶體及該第二拉低電晶體之其中之另一維持不變；該第二拉升電晶體及該第二拉低電晶體之其中之一正在開啟時，該第二拉升電晶體及該第二拉低電晶體之其中之另一維持不變。
- 如請求項12所述之半導體裝置之資料輸出方法，其中該第二拉升電晶體及該第二拉低電晶體之其中之一先被關閉，該第二拉升電晶體及該第二拉低電晶體之其中之另一再被開啟。
- 如請求項12所述之半導體裝置之資料輸出方法，其中該第一操作訊號及該第二操作訊號係依據該前一資料、該當前資料及一下一資料之順序關係輸出。
- 如請求項12所述之半導體裝置之資料輸出方法，其中該當前資料及一下一資料皆為0時，該第二拉低電晶體於下一時間關閉；該當前資料及該下一資料皆為1時，該第二拉升電晶體於下一時間關閉。
- 如請求項12所述之半導體裝置之資料輸出方法，其中該前一資料、該當前資料及一下一資料之間間隔一週期。
- 如請求項12所述之半導體裝置之資料輸出方法，其中該前一資料、該當前資料及一下一資料之間間隔1/2、1/4、或1/8個週期。
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2022
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