TWI778594B - 積體電路及其製造方法 - Google Patents

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TWI778594B
TWI778594B TW110114521A TW110114521A TWI778594B TW I778594 B TWI778594 B TW I778594B TW 110114521 A TW110114521 A TW 110114521A TW 110114521 A TW110114521 A TW 110114521A TW I778594 B TWI778594 B TW I778594B
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張新君
謝明宏
王明義
盧胤龍
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台灣積體電路製造股份有限公司
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Abstract

揭露了具有電路穿孔的積體電路及其形成方法。積體電路包含半導體裝置、分別設置於半導體裝置之第一和第二表面上的第一和第二互連結構、分別設置於基板之前表面和後表面上的第一和第二層間介電層以及設置於第一互連結構、第二互連結構、第一層間介電層、第二層間介電層和基板內的電路穿孔。電路穿孔藉由基板的一部分、第一層間介電層的一部分和第二層間介電層的一部分與半導體裝置間隔開。設置在基板之前表面上方的電路穿孔的第一端連接到第一互連結構的導線，且設置在基板之後表面上方的電路穿孔的第二端連接到第二互連結構的導線。

Description

積體電路及其製造方法
本揭露內容關於一種積體電路及製造積體電路的方法。
隨著半導體技術的進展，更高的儲存容量、更快的處理系統、更高的效能、與更低的成本等需求也隨之增加。為達上述需求，半導體產業持續縮小半導體裝置的尺寸，例如金氧半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包括平面的金氧半導體場效電晶體、鰭式場效電晶體(fin field effect transistor，finFET)以及閘極全環場效電晶體(Gate-all-around FET，GAA FET)。此種縮小已增大半導體製造流程之複雜性。
本揭示之一態樣是提供一種積體電路(IC)，其包含具有一前表面和與前表面相對之一後表面的基板以及具有一第一表面和與第一表面相對之一第二表面且設置於基 板上的半導體裝置。第一表面設置於基板的前表面上方且第二表面設置於基板的後表面上方。IC還包含分別設置於半導體裝置的第一表面和第二表面上的第一互連結構和第二互連結構、分別設置於基板的前表面和後表面上的第一層間介電層和第二層間介電層、以及設置於第一互連結構、第二互連結構、第一層間介電層、第二層間介電層和基板內的電路穿孔(through-circuit vias，TCV)。TCV藉由基板的一部分、第一層間介電層的一部分和第二層間介電層的一部分與半導體裝置間隔開。設置在基板之前表面上方的TCV的第一端連接到第一互連結構的導線，且設置在基板之後表面上方的TCV的第二端連接到第二互連結構的導線。
本揭示之一態樣是提供一種IC，其包含具有一前表面和與前表面相對之一後表面的基板、具有設置在基板之前表面上的一閘極結構的半導體裝置、分別設置於基板的前表面和後表面上方的第一互連結構和第二互連結構、設置於第一互連結構和第二互連結構內的TCV、以及圍繞TCV並設置在第一互連結構和第二互連結構內的阻障結構。設置於基板之前表面上方的TCV的第一端連接到第一互連結構的導線，且設置在基板之後表面上方的TCV的第二端連接到第二互連結構的導線。
本揭示之一態樣是提供一種製造IC的方法，其包含形成具有一閘極結構的一半導體裝置於一基板的一前表面上；形成一第一互連結構於基板之前表面上方；形成一 第二互連結構的一第一部分於基板之後表面上方；形成一電路穿孔(TCV)開口於第一互連結構和第二互連結構之第一部分內；沿著TCV開口的多個側壁形成一導電襯層；形成一導電栓塞於TCV開口內；以及形成第二互連結構的一第二部分於導電栓塞上。
本揭示所欲解決之問題在於如何在半導體裝置的尺寸逐漸縮小之下仍保有線路布局的靈活性。本揭露提供一種具有電路通孔的積體電路，電路通孔在前互連結構與後互連結構之間提供了高導電性且靈活的佈線。
100:積體電路
102:基板
102*:基板
102B:第二表面/後表面
102B*:後表面
102F:第一表面/前表面
104:半導體裝置
104B:後表面
104F:前表面
106B:後互連結構
106B1:第一部分
106B2:第二部分
106B3:第三部分
106F:前互連結構
106F1:第一部分
106F2:第二部分
108:電路通孔
108A:襯層
108A*:襯層材料
108B:導電栓塞
108B*:導電栓塞材料
108C:第一端
108D:第二端
110:S/D區域
112:閘極接觸結構
112A:閘極介電層
112B:導電層
114B:後ILD層
114B*:後表面
114F:前ILD層
116:閘極接觸結構
118B:後S/D接觸結構
118F:前S/D接觸結構
120:ESL
122:金屬間介電層
124B:金屬線
124L:金屬線
124T:金屬線
124V:金屬通孔
200:IC
300:IC
301:區域
326:阻障結構
326A:阻障層
326B:阻障層
326C:阻障層
326D:阻障層
326E:阻障層
326F:阻障層
326G:阻障層
326H:阻障層
326I:阻障層
326J:阻障層
326K:阻障層
326L:阻障層
800:IC
808:TCV
828:TCV
828A:襯層
828B:導電栓塞
828C:第一端
828D:第二端
830:TCV
830A:襯層
830B:導電栓塞
830C:第一端
830D:第二端
832:界面
900:IC
908:TCV
929:導電墊
1000:方法
1005:操作
1010:操作
1015:操作
1020:操作
1034:接合層
1036:載體基板
1338:圖案化遮罩
1340:開口
1342:TCV開口
1600:方法
1605:操作
1610:操作
1615:操作
1620:操作
1625:操作
1744:開口
1846:聚合物填充的DD結構
1948:圖案化遮罩層
1950:開口
1952:TCV開口
2054:聚合物層
2154:聚合物栓塞
2258:圖案化遮罩層
2260:開口
2362:開口
2564:金屬填充的DD結構
2566:DD結構
2700:方法
2705:操作
2710:操作
2715:操作
2720:操作
2725:操作
2826A:第一部分
2826B:第二部分
2826C:第三部分
3044:開口
3146:聚合物填充的DD結構
3400:方法
3405:操作
3410:操作
3415:操作
3420:操作
3425:操作
3430:操作
3435:操作
3440:操作
3546:聚合物填充的DD結構
3664:金屬填充的DD結構
3666:第一DD結構
4066:第二DD結構
4100:方法
4105:操作
4110:操作
4115:操作
4120:操作
4125:操作
4130:操作
4135:操作
4140:操作
4145:操作
A:角度
A-A:剖線
B:角度
B-B:剖線
BM1:金屬化層
BM2:金屬化層
BM3:金屬化層
BM4:金屬化層
C-C:剖線
D1:直徑
D2:直徑
D3:直徑
D4:直徑
D5:直徑
D7:直徑
D8:直徑
D9:直徑
D10:直徑
FM1:金屬化層
FM2:金屬化層
FM3:金屬化層
FM4:金屬化層
FM5:金屬化層
S1:距離
S2:距離
S3:距離
S4:距離
T1:厚度
T2:厚度
T3:厚度
X:軸
Y:軸
Z:軸
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案。
第1圖至第9圖繪示根據一些實施例之具有不同電路穿孔的積體電路的剖面示意圖。
第10圖是根據一些實施例之用於製造具有電路穿孔的積體電路的方法的流程圖。
第11圖至第15圖繪示根據一些實施例之具有電路穿孔的積體電路在製造過程的各階段剖面示意圖。
第16圖是根據一些實施例之用於製造具有電路穿孔的積體電路的方法的流程圖。
第17圖至第26圖繪示根據一些實施例之具有電路穿孔的積體電路在製造過程的各階段剖面示意圖。
第27圖是根據一些實施例之用於製造具有電路穿孔的積體電路的方法的流程圖。
第28圖至第33圖繪示根據一些實施例之具有電路穿孔的積體電路在製造過程的各階段剖面示意圖。
第34圖是根據一些實施例之用於製造具有電路穿孔的積體電路的方法的流程圖。
第35圖至第40圖繪示根據一些實施例之具有電路穿孔的積體電路在製造過程的各階段剖面示意圖。
第41圖是根據一些實施例之用於製造具有電路穿孔的積體電路的方法的流程圖。
第42圖至第47圖繪示根據一些實施例之具有電路穿孔的積體電路在製造過程的各階段剖面示意圖。
現將藉由參考附圖而描述說明性實施例。在此等附圖中，類似元件符號一般指示相同、類似功能及/或類似結構之元件。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的標的的不同特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。這些當然僅是實施例，並不意圖限定。例如，在隨後的描述中，形成第一特徵高於第二特徵或在第二特徵上方，可能包括第一和第二特徵以直接接觸形成的實施方式，且也可能包括附加的特徵可能形成於第一和第二特徵之間，因此第一和第二特 徵可能不是直接接觸的實施方式。此外，本揭示內容可在各個實施例中重複標示數字和/或字母。這樣的重複，是為了簡化和清楚起見，並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及其類似者之空間相對術語在本文中為易於描述可得以使用，以描述如諸圖中所說明之一元件或特徵與另一(多個)元件或特徵的關係。除諸圖中所描繪之方位之外，空間相對術語亦意欲涵蓋在使用或操作中之裝置的不同方位。設備可以其他方式定向(旋轉90度或以其他方位)，且本文所使用之空間相對描述符可同樣經相應地解譯。
值得注意的是，下述內容提及之「一實施例(one embodiment)」、「一實施例(an embodiment)」、「示例性實施例(an example embodiment)」、「示範例(exemplary)」或類似敘述指的是可包含特定結構或特徵之實施例，但每一實施例不必包含特定結構或特徵。此外，這些用語所指的不一定是相同實施例。另一方面，當一實施例關於特定結構或特徵時，本技術領域中具有通常知識者自可將此實施例之結構或特徵連結至未明確說明這些結構或特徵的另一實施例。
將理解，本揭露用詞或術語是以描述為目的，而非限制，以使得本說明書之術語或用詞將由彼等熟習相關技術者根據本揭露教授內容解釋。
在一些實施例中，術語「大約(about)」和「實質上(substantially)」可以表示給定數量值，此給定數量值在此值的5%之內變化(例如，為此值的±1%、±2%、±3%、±4%、±5%)。這些值僅是示例，並不旨在進行限制。術語「大約」和「實質上」可以指根據本文的教示，由相關領域的技術人員解釋的值的百分比。
本揭露提供了具有電路通孔(through-circuit via，TCV)的示例積體電路(integrated circuit，IC)with)及其製造方法。在一些實施例中，TCV可以延伸穿過設置在IC中之半導體裝置(例如，FET)之相應前表面和後表面上的前互連結構和後互連結構，且TCV可以設置鄰近於半導體裝置。相較於通過半導體裝置在前互連結構和後互連結構之間提供的佈線(routing)，TCV在前互連結構和後互連結構之間提供了高導電性和靈活的佈線。相較於不具有TCV之IC的佈線，通過使用TCV，在前裝置結構(例如，閘極接觸結構或前源極/汲極(SD)接觸結構)、後裝置結構(例如，後S/D接觸結構)以及正面和背面IC元件(例如，電源線和/或信號線)之間的佈線可以更加靈活。結果，與不具有TCV的IC一樣，來自前裝置結構和後裝置結構的佈線分別不限於正面和背面IC元件。通過TCV的這種靈活的佈線在設計IC的兩側上的電源線和/或信號線時提供了靈活性，而不受半導體裝置的前裝置結構和後裝置結構的佈局的限制。
第1圖繪示根據一些實施例之積體電路(IC)100的剖面示意圖。IC 100可以包含基板102、設置在基板102上的半導體裝置104、設置在半導體裝置104之第一表面104F(也稱為「前表面104F」)上的前互連結構106F、設置在半導體裝置104之與第一表面104F相對之第二表面104B(也稱為「後表面104B」)上的後互連結構106B、以及沿著Z軸延伸穿過基板102和前和後互連結構106F和106B的TCV 108。儘管在第1圖中繪示出了一個半導體裝置104和一個TCV 108，但是IC 100可以包含任何數量的半導體裝置和TCV。在一些實施例中，IC 100可以更包含正面元件(front-side element)(例如，電源線或信號線；未示出)和背面元件(back-side element)(例如，電源線或信號線；未示出)。正面元件和背面元件可以分別指設置在前和後互連結構106F和106B或上方的元件。
基板102可以是半導體材料，例如矽(silicon)、鍺(germanium，Ge)、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator，SOI)結構及其組合。基板102可以包含第一表面102F(也稱為「前表面102F」)和與第一表面102F相對的第二表面102B(也稱為「後表面102B」)。在一些實施例中，基板102的厚度可以在約20nm至約500nm的範圍內。在低於此厚度範圍，基板102的厚度可能不足以形成半導體裝置104的元件(例如，源極/汲極(S/D)區域110)。另一方面，如果基板102的 厚度大於500nm，則通過後表面102B製造半導體裝置104的元件(例如，後S/D接觸結構118B)的時間和成本會增加。
半導體裝置104可以代表finFET、閘極全環(gate-all-around，GAA)FET、MOSFET、或任何合適的FET。在一些實施例中，半導體裝置104可以包含設置在前表面102F內的S/D區域110、設置在前表面102F上的閘極結構112、分別設置在前和後表面102F和102B上的前和後層間介電(interlayer dielectric，ILD)層114F和114B、設置在閘極結構112上的閘極接觸結構116、通過前ILD層114F設置在S/D區域110上的前S/D接觸結構118F、以及通過後ILD層114B設置在S/D區域110上的後S/D接觸結構。
S/D區域110可以包含具有外延生長半導體材料的n型或p型外延區域。在一些實施例中，n型外延區域可以包含SiAs、SiC、或SiCP；且p型外延區域可以包含SiGe、SiGeB、GeB、SiGeSnB、或III-V族半導體化合物。閘極結構112可以是多層結構，並且可以包含高介電常數(high-k)閘極介電層112A和導電層112B。高k閘極介電層112A可以包含高k介電材料，例如氧化鉿(hafnium oxide，HfO2)、氧化鈦(titanium oxide，TiO2)、氧化鉿鋯(hafnium zirconium oxide，HfZrO)、氧化鉭(tantalum oxide，Ta2O3)、矽酸鉿(hafnium silicate，HfSiO4)、氧化鋯(zirconium oxide，ZrO2)、 以及矽酸鋯(zirconium silicate，ZrSiO2)。導電層112B可以包含合適的導電材料，例如鎢(W)、鈦(Ti)、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、鋁(Al)、銥(Ir)、鎳(Ni)、金屬合金及其組合。
前和後ILD層114F和114B可以包含絕緣材料，例如氧化矽、氮化矽(SiN)、碳氮化矽(SiCN)、碳氮氮化矽(SiOCN)以及矽鍺氧化物。閘極接觸結構116可以被配置為通過前互連結構106F將閘極結構112電性連接至IC 100的其他元件(未示出)。類似地，前和後S/D接觸結構118F和118B可以被配置為分別通過前和後互連結構106F和106B將S/D區域110電性連接至IC 100的其他元件。在一些實施例中，閘極接觸結構116以及前和後S/D接觸結構118F-118B可以包含導電材料，例如Ru、Ir、Ni、鋨(Os)、銠(Rh)、Al、Mo、W、Co、以及Cu。另外，諸如石墨烯(由碳原子製成的2D六邊形晶格)和碳納米管(由碳原子製成的1D六邊形晶格)之類的高導電碳結構可以作為118F-118B的導電材料。半導體裝置104及其元件(例如，閘極結構112、S/D區域110、S/D接觸結構118F-118B、和/或閘極接觸結構116)的剖面形狀是作為說明性的而非限制性的。半導體裝置104可以包含其他元件，例如間隔物、蝕刻停止層(etch stop layer，ESL)以及覆蓋層，為簡單起見並未在第1圖中繪示出。
前和後互連結構106F和106B可以分別設置在前和後表面104F和104B上。在一些實施例中，前互連結構106F可以包含金屬化層FM1-FM5，且後互連結構106B可以包含金屬化層BM1-BM4。儘管在第1圖中討論了五層金屬化層FM1-FM5和四層金屬化層BM1-BM4，但是前和後互連結構106F和106B可以具有任何數量的金屬化層。金屬化層FM1-FM5和BM1-BM4的每一個可以包含ESL 120以及金屬間介電(inter-metal dielectric，IMD)層122。ESL 120可以包含介電材料，例如氧化鋁(AlxOy)、氮摻雜碳化矽(nitrogen doped silicon carbide，SiCN)、以及介電常數約為4到10的氧摻雜碳化矽(oxygen doped silicon carbide，SiCO)。IMD層122可以包含低k(LK)或介電常數低於氧化矽介電常數(例如，介電常數介於2至3.7之間)的超低k(extra low-k，ELK)介電材料。LK或ELK介電材料可以減小金屬化層FM1-FM5和BM1-BM4之間的寄生電容。在一些實施例中，LK或ELK介電材料可以包含碳氧化矽(SiOC)、氮摻雜的碳化矽(SiCN)、碳氮氧化矽(SiCON)、或氧摻雜的碳化矽。
在一些實施例中，金屬化層FM1-FM5和BM1-BM4的每一個還可以包含一個或多個金屬線124L(也稱為「導電線124L」)和/或一個或多個金屬通孔124V(也稱為「導電通孔124V」)。每個金屬線124L可以設置在IMD層122內，且每個金屬通孔124V可以設置在 IMD層122和ESL 120內。金屬通孔124V在相鄰金屬化層的金屬線124L之間提供電性連接(也稱為「佈線」)。在一些實施例中，金屬線124L和金屬通孔124V可以包含導電材料，例如Cu、Cu合金(例如，Cu-Ru、Cu-Al、或銅錳(CuMn))、以及任何其他合適的金屬或合金。在一些實施例中，金屬線124L和金屬通孔124V可以包含在其上設置導電材料的金屬襯層(未示出)。金屬襯層可以包括金屬，例如鉭，鈷和其他合適的金屬，或金屬氮化物，例如氮化鈦，氮化鉭和其他合適的金屬氮化物。金屬化層FM1-FM5和BM1-BM4中的一個或多個的金屬線124L和金屬通孔124V可以是單鑲嵌結構或雙鑲嵌結構。
金屬線124L和金屬通孔124V的佈局(layout)是示例性的而不是限制性的，並且金屬線124L和金屬通孔124V的其他佈局變化在本揭露的範圍內。金屬化層FM1-FM5和BM1-BM4中的每個金屬線124L和/或金屬通孔124V的數量和佈置可以與第1圖所示的不同。半導體裝置104與金屬化層FM1-FM5和BM1-BM4之間的佈線是示例性的而非限制性的。半導體裝置104與金屬化層FM1-FM5和BM1-BM4之間可能存在佈線，這些佈線在第1圖的剖面圖中是不可見的。
TCV 108可以設置在前和後互連結構106F和106B、ILD層114F和114B、以及基板102內。雖然在第1圖中繪示出了TCV 108在金屬化層FM3與金屬化層BM2之間延伸，但是TCV 108可以在前和後互連結構 106F和106B內的任何數量的金屬化層之間延伸。TCV 108提供了通過ILD層114F和114B以及基板102在前互連結構106F與後互連結構106B之間的導電路徑。結果，與不具有TCV 108的IC中的佈線相比，前裝置結構(例如，閘極接觸結構116或前S/D接觸結構118F)、後裝置結構(例如，後S/D接觸結構118B)、正面元件與背面元件之間的IC 100中的佈線可以更加靈活。
舉例來說，與不具有TCV 108的IC不同，可以通過TCV 108以及前和後互連結構106F和106B在半導體裝置104的前裝置結構與IC 100的背面元件之間形成IC 100中的佈線。類似地，可以通過TCV 108以及前和後互連結構106F和106B在半導體裝置104的後裝置結構與IC 100的正面元件之間形成IC 100中的佈線。因此，通過使用TCV 108，來自前和後裝置結構的佈線分別不限於正面和背面元件，就像沒有TCV 108的IC一樣。另外，IC 100中的這種靈活的佈線使得在設計IC 100的正面和背面元件時具有靈活性。舉例來說，IC 100的電源線和/或信號線可以形成為正面或背面元件，而不受半導體裝置104的前和後裝置結構的佈置的限制。儘管第1圖未繪示出連接到TCV 108的半導體裝置104，但是通過前和後互連結構118F和118B且從半導體裝置104到TCV 108的佈線可能在第1圖的剖面圖中看不見，但是可以在IC 100的其他剖面圖(未示出)中看。
在一些實施例中，TCV 108可以包括襯層108A和設置於襯層108A上的導電栓塞108B。襯層108A可以用作導電栓塞108B的材料的助黏劑(adhesion promotor)。另外，襯層108A可以防止材料從導電栓塞108B擴散到相鄰的結構(例如，ESL 120、IMD層122、基板102、或ILD層114F-114B)和/或材料從相鄰的結構擴散。在一些實施例中，襯層108A可以包括導電材料，例如Ta、Ti、Co、W、Ru、上述(Ta、Ti、Co、W、Ru)的合金、以及其組合。在一些實施例中，導電栓塞108B可以包括導電材料，例如Cu、W、Ti、Ta、Al、Co、Ru、上述(Cu、W、Ti、Ta、Al、Co、Ru)的合金、及其組合。在一些實施例中，襯層108A的導電材料可以與導電栓塞108B的導電材料相似或不同。在一些實施例中，襯層108A和/或導電栓塞108B的導電材料可以與金屬線124L和/或金屬通孔124V的導電材料相似或不同。
TCV 108可以具有錐形結構，此錐形結構具有比第一端108C(也稱為「頂端108C」)以及比第一端108C寬的第二端108D(也稱為「基端(base end)108D」)。另外，錐形結構可以在第一端108C與TCV 108的側壁之間具有角度A，並且在第二端108D與TCV 108的側壁之間具有小於角度A的角度B。第一端108C可以沿著X軸具有直徑(或寬度)D1，且第二端108D可以沿著X軸具有直徑(或寬度)D2，直徑D2是直徑D1的約1.5倍至約20倍。在一些實施例中，直徑D1可以在約20nm至約 1.5μm的範圍內，而直徑D2以在約30nm至約30μm的範圍內。
在一些實施例中，第一端108C和第二端108D的尺寸可以取決於S/D接觸結構118F-118B沿X軸或Y軸的尺寸或最小尺寸。舉例來說，如果S/D接觸結構118F-118B之沿X軸或Y軸的尺寸或最小尺寸為W1，則D2：W1的比可以在約1：1至約50：1的範圍內。在一些實施例中，第一端108C和第二端108D的尺寸可以取決於與S/D接觸結構118F-118B直接接觸的金屬線124L沿X軸或Y軸的尺寸或最小尺寸。舉例來說，如果金屬化層FM1和/或BM1中的金屬線124L之沿X軸或Y軸的尺寸或最小尺寸為W2，則D2：W2的比可以在約1：1至約50：1的範圍內。TCV 108的這些尺寸和/或相對尺寸為前互連結構106F與後互連結構106B之間的導電路徑提供了適當的結構。低於TCV 108的這些尺寸和/或相對尺寸時，在前互連結構106F與後互連結構106B之間可能無法形成具有足夠導電性的導電路徑，因此會降低電路性能。另一方面，如果在這些尺寸和/或相對尺寸之外形成108，則製造具有TCV 108的IC 100的成本會增加。
在一些實施例中，TCV 108可以沿著X軸與閘極結構112間隔一距離S1，以最小化TCV 108與半導體裝置104之間的寄生電容。距離S1可以是直徑D2的約3倍至約50倍。在一些實施例中，第一端108C和第 二端108D中的每一個可以與相應的金屬化層中的金屬線直接接觸，其中金屬化層中設置有第一表面和第二表面。舉例來說，第一端108C和第二端108D分別設置在金屬化層FM3和金屬化層BM2中，且可以分別與金屬化層FM3和金屬化層BM2中的金屬線124T和124B(也稱為「導線124T和124B」)直接接觸。除非另有說明，否則關於金屬線124L的討論適用於金屬線124T和124B。在一些實施例中，TCV 108和金屬線124T和124B可以形成為單個鑲嵌結構。金屬線124T和124B可以沿著X軸分別具有寬度D3和D4。為了在TCV 108與金屬線124T和124B之間具有足夠的導電性，D1：D3的比可以在約1：1至約1：10的範圍內，並且D2：D4的比可以在約1：1至約1：10的範圍內。
第2圖繪示根據一些實施例之IC 200的剖面示意圖。除非另有說明，否則對IC 100的討論適用於IC 200。除非另有說明，否則第1圖至第2圖中具有相同註釋的元件的討論適用於彼此。在IC 200中，TCV 108可以在金屬化層FM3和BM3之間延伸，且TCV 108和金屬線124B可以是雙鑲嵌(dual damascene，DD)結構，而不是如第1圖所示之IC 100中的單鑲嵌結構。在一些實施例中，如果TCV 108和金屬線124B為DD結構(在第25圖中稱為「DD結構2566」)，則設置TCV 108的第二端108D的金屬化層中的其他金屬線和金屬通孔為DD 結構。舉例來說，其中設置有第二端108D的金屬化層BM3的金屬線124L和金屬通孔124V是DD結構。
第3圖繪示根據一些實施例之IC 300的剖面示意圖。第4圖繪示根據一些實施例之第3圖中IC 300的區域301的放大圖。第5圖至第7圖繪示出沿第4圖中線A-A、B-B和C-C的剖面圖。除非另有說明，否則對IC 200的討論適用於IC 300。除非另有說明，否則對第1圖至第7圖中具有相同註釋的元件的討論適用於彼此。
參閱第3圖至第4圖，IC 300可以包含圍繞TCV 108和金屬線124T-124B的阻障結構326。阻障結構326可以被配置為在TCV 108的製造期間保護與TCV 108相鄰的IC 300的元件(例如，半導體裝置104、金屬化層FM1-FM3和BM1-BM3的金屬線124L、和/或金屬化層FM2-FM3和BM2-BM3的金屬通孔124V)。舉例來說，阻障結構326可防止蝕刻劑和/或濕氣擴散到相鄰元件中，從而在TCV 108的濕式蝕刻製程中損壞相鄰元件。阻障結構326可包括一個阻障層326A-326L的堆疊。阻障層326A圍繞金屬線124T，阻障層326B-326K的堆疊圍繞TCV 108，並且阻障層326L圍繞金屬線124B。阻障層326A-326L中的每一個都可以沿Z軸具有尺寸(例如，高度)，並且材質類似於未被阻障層326A-326L包圍之相應的相鄰金屬線124L、金屬通孔124V、或S/D接觸結構118F-118B。
舉例來說，the height and material of(i)阻障層326A和326B的高度和材料可以類似於金屬化層FM3之對應的金屬線124L和金屬通孔124V，(ii)阻障層326C和326D的高度和材料可以類似於金屬化層FM2之對應的金屬線124L和金屬通孔124V，(iii)阻障層326E的高度和材料可以類似於金屬化層FM1的金屬線124L，(iv)阻障層326F和326G的高度和材料可以類似於對應的S/D接觸結構118F和118B，(v)阻障層326H的高度和材料可以類似於金屬化層BM1的金屬線124L，(vi)阻障層326I和326J的高度和材料可以類似於金屬化層BM2之對應的金屬線124L和金屬通孔124V，以及(vii)阻障層326K和326L的高度和材料可以類似於金屬化層BM3之對應的金屬線124L和金屬通孔124V。在一些實施例中，阻障層326A-326L沿X軸的尺寸(例如，厚度)可以彼此相同或不同。在一些實施例中，阻障層326A-326L的厚度可以在約0.5nm至約10μm的範圍內。如果厚度小於0.5nm，則阻障層326A-326L可能無法在TCV 108的製造過程中為與TCV 108相鄰的IC 300的元件提供足夠的保護。另一方面，如果厚度大於10μm，則用於製造阻障層326A-326L的處理時間增加，因此，增加了IC的製造成本。在一些實施例中，每個阻障層326A-326L可以沿著X軸與TCV 108隔開等於或大於TCV 108之直徑D1-D2的距離。
在一些實施例中，每個阻障層326A-326L可以沿XZ平面具有圍繞TCV 108的環形剖面，且沿XZ平面具有圓形剖面，如第5圖至第7圖中所示的阻障層326B、326F和326K。儘管在第5圖至第7圖中將阻障層326B、326F和326K繪示為具有圓形幾何形狀的環形橫截面，但是阻障層326A-326L可以具有矩形、橢圓形、多邊形或任何其他合適的幾何形狀的環形剖面。類似地，代替第5圖至第7圖中TCV 108所示的圓形橫截面，TCV 108可以具有其他幾何形狀(例如，矩形、橢圓形、多邊形等)的剖面。
參閱第5圖至第7圖，沿X軸的各個阻障層326B、326F和326K的厚度T1、T2和T3可以彼此相等或不同，並且可以在約0.5nm至約10μm的範圍內。在一些實施例中，阻障層326B、326F和326K沿X軸的每個內直徑可以是TCV 108的直徑D1、D2或D5的約2倍至約20倍。由於TCV 108的錐形結構，直徑D5可以大於直徑D1且小於直徑D2。阻障層326B、326F和326K以沿著X軸與TCV 108分別間隔開距離S2、S3和S4。距離S2可以大於距離S3，其中由於TCV 108的錐形結構，距離S3可以大於距離S4。在一些實施例中，S2：D1,S2：D2、S2：D5、S3：D1、S3：D2、S3：D5、S4：D1、S4：D2和S4：D5的每個比可以在大約1：1至20：1的範圍內。厚度T1-T3和距離S2-S3的討論可以適用於任何阻障層326A-326L。
第8圖繪示根據一些實施例之IC 800的剖面示意圖。除非另有說明，否則IC 200的討論適用於IC 800。除非另有說明，否則對第1圖至第8圖中具有相同註釋的元件的討論適用於彼此。在一些實施例中，IC 800可以包括TCV 808。除非另有說明，否則TCV 108的討論適用於TCV 808。TCV 808可以包括具有在後表面102B處且位於TCV 828和830之間的界面832的TCV 828和830的堆疊。在一些實施例中，TCV 828可以設置在前互連結構106F、前ILD層114F和基板102內，且TCV 830可以設置在後互連結構106B和後ILD層114B內。儘管繪示出的TCV 828在金屬化層FM1-FM3之間延伸，且繪示出的TCV 830在金屬化層BM1-BM3之間延伸，但是TCV 828和830可以分別在前和後互連結構106F和106B內的任何數量的金屬化層之間延伸。類似地，雖然界面832被繪示在後表面102B處，但是界面832可以在前ILD層114F的頂表面114*、前表面102F或後ILD層114B的後表面114B*處。
TCV 828可以包括襯層828A和設置在襯層828A和TCV 830上的導電栓塞828B，並且TCV 830可以包括襯層830A和設置在襯層830A上的導電栓塞830B。襯層108A的討論適用於襯層828A-830A且導電栓塞108B的討論適用於導電栓塞828B-830B。類似於TCV 108，TCV 828和830可以是漸縮結構，其具有第一端828C-830C和比第一端828C-830C寬的第二 端828D-830D。第一端828C-830C可沿X軸具有相應的直徑(或寬度)D7-D8，且第二端828D-830D可沿X軸具有相應的直徑(或寬度)D9-D10。TCV 108的直徑D1的討論適用於直徑D7-D8，且TCV 108的直徑D2的討論適用於直徑D9-D10。在一些實施例中，直徑D7-D8可以彼此相同或不同，且直徑D9-D10可以彼此相同或不同。
在一些實施例中，第二端828D和830D中的每一個可以與各自的金屬化層中的金屬線直接接觸，其中金屬化層中設置有第二表面。舉例來說，第二端828D和830D分別設置在金屬化層FM3和BM3中，並且可以分別與金屬化層FM3和BM3中的金屬線124T和124B直接接觸。在一些實施例中，TCV 828和金屬線124T可以形成為DD結構(在第36圖中稱為「DD結構3666」)或形成為單金屬鑲嵌結構(未示出)。在一些實施例中，TCV 830和金屬線124B可以形成為DD結構(在第40圖中稱為「DD結構4066」)或單鑲嵌結構(未示出)。
第9圖繪示根據一些實施例之IC 900的剖面示意圖。除非另有說明，否則IC 800的討論適用於IC 900。除非另有說明，否則對第1圖至第9圖中具有相同註釋的元件的討論適用於彼此。在一些實施例中，IC 900可以包括TCV 908，其具有堆疊的TCVs 828和830以及設置在TCV 828與TCV 830之間的導電墊929。在一些實施例中，導電墊929可以設置在前ILD層114F內， 並且可以沿著X軸與前S/D接觸結構118F對準，如第9圖所示。在一些實施例中，導電墊929可以設置在後ILD層114B內，而不是在前ILD層114F內，並且可以沿著X軸與後S/D接觸結構118B對準(未示出)。如果導電墊929與前S/D接觸結構118F對準，則導電墊929之沿Z軸的尺寸(例如，高度)和材料可以類似於前S/D接觸結構118F。如果導電墊929與後S/D接觸結構118B對準，則導電墊929之沿Z軸的尺寸(例如，高度)和材料可以類似於後S/D接觸結構118B。
在一些實施例中，與IC 300類似，IC 800和900可分別具有圍繞TCV 808和908的阻障結構326。
第10圖是根據一些實施例之用於製造IC 100的方法1000的流程圖。為了說明的目的，將參考第11圖至第15圖中所示之用於製造IC 100的示例性製造過程來描述第10圖中所示的操作。第11圖至第15圖繪示根據一些實施例之IC 100在製造過程的各階段剖面示意圖。根據特定的應用程序，可以按照不同的順序執行操作，也可以不執行操作。應該注意的是，方法1000可能不會產生完整的IC 100。因此，應當理解，可以在方法1000之前，期間和之後提供額外的製程，並且這裡僅簡要地描述一些其他製程。第11圖至第15圖中的元件具有與上述第1圖至第9圖中的元件相同的註釋。
在操作1005中，形成前互連結構於半導體裝置的前表面上。舉例來說，如第11圖所示，前互連結構106F 形成在半導體結構104的前表面104F上，其中半導體結構104形成在基板102*的前表面102F上。在一些實施例中，可以藉由單鑲嵌製程或雙鑲嵌製程形成金屬化層FM2-FM5的金屬線124L和金屬通孔124V。在形成前互連結構106F之後，可以進行以下順序操作：(i)在金屬化層FM5的ESL 120上沉積接合層1034，以及(ii)在接合層1034上接合載體基板1036。接合過程可以包括直接接合(direct bonding)、光學熔融接合(optical fusion bonding)、陽極接合(anodic bonding)、或其他合適的接合過程。在一些實施例中，接合層1034可以包括絕緣材料，而載體基板1036可以包括半導體材料，例如Si、Ge、SiGe、SiC、InP、GaAs及其組合。用於載體基板1036的其他合適的材料在本揭露的範圍內。
參閱第10圖，在操作1010中，形成後互連結構的第一部分於半導體裝置的後表面上。舉例來說，第12圖所示，在半導體裝置104的後表面104B上形成具有金屬化層BM1-BM2的後互連結構106B的第一部分106B1。在一些實施例中，代替兩個金屬化層BM1-BM2，第一部分106B1可以包括任意數量的金屬化層，在後續的製程中可以在其中形成TCV 108。因此，第一部分106B1中的金屬化層的數量可以取決於TCV 108沿Z軸的垂直尺寸。在一些實施例中，金屬化層BM2的金屬線124L和金屬通孔124V可以藉由單鑲嵌製程或雙鑲嵌製程形成。
在形成第一部分106B1之前，依次進行以下操作：(i)翻轉第11圖的結構；(ii)薄化基板102*以形成基板102，如第12圖所示；(iii)沉積後ILD層114B在減薄的基板102的後表面102B上，如第12圖所示；以及(iv)通過後ILD層114和基板102，形成後S/D接觸結構118B於S/D區域110上，如第12圖所示。薄化製程可以包括以下順序的操作：(i)在基板102*的後表面102B*上進行機械研磨製程，以將基板102*薄化到大約20μm至大約26μm的厚度；(ii)執行乾式蝕刻製程以進一步減薄基板102*至約2μm至約5μm的厚度，以及(iii)執行化學機械拋光(chemical mechanical polishing，CMP)製程，以將基板102*進一步減薄至約20nm至約500nm的厚度。
參閱第10圖，在操作1015中，形成TCV於前互連結構和後互連結構的第一部分內。舉例來說，如第13圖至第15圖所描述，TCV 108形成在前互連結構106F、後互連結構106B的第一部分106B1、前和後ILD層114F和114B以及基板102內。TCV 108的形成可包括以下順序操作：(i)如第13圖所示，在第12圖的結構上形成具有開口1340的圖案化遮罩1338(例如，光阻層)；(ii)如第13圖所示，通過在金屬線124T上的開口1340形成TCV開口1342；(iii)如第14圖所示，在去除圖案化遮罩1338之後，在第13圖的結構上沉積襯層材料108A*；(iv)如第14圖所示，在襯層材料108A*上沉 積導電栓塞材料108B*；以及(v)如第15圖所示，在第14圖的結構上執行CMP製程以形成TCV 108。
TCV開口1342的形成可包括通過圖案化遮罩1338的開口1340蝕刻金屬化層BM1-BM2的ESL 120和IMD層122、ILD層114F-114B、基板102、以及金屬化層FM1-FM3的ESL 120和IMD層122。金屬線124T可以作為蝕刻停止層以控制TCV開口1342的蝕刻深度。在一些實施例中，通過開口1340蝕刻ESL 120、IMD層122以及ILD層114F-114B可以包括乾式蝕刻製程，其使用氟化碳(CxFy)氣體、氫氟化碳(CxHyFz)氣體、和/或氧化碳(COx)氣體，且功率範圍從大約500瓦到大約5000瓦。在一些實施例中，通過開口1340對基板102的蝕刻可以乾式蝕刻製程，其使用六氟化硫(sulfur hexafluoride，SF6)氣體、氯氣、溴化氫(HBr)氣體、氯化氫(HCl)氣體、和/或碘化氫(HI)氣體，且功率範圍從大約500瓦到大約5000瓦。
可以使用原子層沉積(atomic layer deposition，ALD)製程或化學氣相沉積(chemical vapor deposition，CVD)製程來沉積襯層材料108A*。可以使用CVD製程、ALD製程、或物理氣相沉積(physical vapor deposition，PVD)製程來沉積導電栓塞材料108B*。在一些實施例中，襯層材料108A*可包括導電材料，例如Ta、Ti、Co、W、Ru、上述(Ta、Ti、Co、W、Ru)的合金、及其組合。在一些實施例中， 導電栓塞材料108B*可以包括導電材料，例如Cu、W、Ti、Ta、Al、Co、Ru、上述(Cu、W、Ti、Ta、Al、Co、Ru)的合金、及其組合。
參閱第10圖，在操作1020中，形成後互連結構的第二部分於TCV和後互連結構的第一部分上。舉例來說，如第15圖所示，具有金屬化層BM3-BM4的後互連結構106B的第二部分106B2形成在TCV 108和第一部分106B1上。在一些實施例中，代替兩個金屬化層BM3-BM4，第二部分106B2可以包括任何數量的金屬化層。在一些實施例中，金屬化層BM3的金屬線124L和金屬通孔124V可以藉由單金屬鑲嵌製程或雙金屬鑲嵌製程形成。在一些實施例中，可以在操作1020之後移除接合層1034和載體基板1036。
第16圖是根據一些實施例之用於製造IC 200的方法1600的流程圖。為了說明的目的，將參考第17圖至第26圖中所示之用於製造IC 200的示例性製造過程來描述第16圖中所示的操作。第17圖至第26圖繪示根據一些實施例之IC 200在製造過程的各階段剖面示意圖。根據特定的應用程序，可以按照不同的順序執行操作，也可以不執行操作。應該注意的是，方法1600可能不會產生完整的IC 200。因此，應當理解，可以在方法1600之前，期間和之後提供額外的製程，並且這裡僅簡要地描述一些其他製程。第17圖至第26圖中的元件具有與上述第1圖至第9圖及第11圖至第15圖中的元件相同的註釋。
參閱第16圖，操作1605和1610分別類似於第10圖的操作1005和1010。在操作1610之後形成類似於第12圖的結構。
參閱第16圖，在操作1615中，形成聚合物填充的DD結構於後互連結構的第二部分中，其中後互連結構的第二部分位於後互連結構的第一部分上。舉例來說，如第17圖至第18圖所描述，聚合物填充的DD結構1846形成在第二部分106B2中，其中第二部分106B2包含後互連結構106B的金屬化層BM3。聚合物填充的DD結構1846的形成可以包括以下順序操作：(i)如第17圖所示，在第12圖的結構上沉積IMD層122；(ii)如第17圖所示，在雙嵌製程中形成開口1744(也稱為「DD開口1744」)；(iii)藉由旋塗製程在第17圖的結構上沉積聚合物層(未示出)以填充開口1744；(iv)藉由熱處理使聚合物層固化(也稱為「硬化(hardening)」)；以及(v)在固化的聚合物層上執行CMP製程以形成聚合物填充的DD結構1846，如第18圖所示。聚合物層可以包括不同於光阻材料的有機材料。在一些實施例中，可以包括甲基丙烯酸(methacrylic acid)、甲基丙烯酸乙酯(ethyl methacrylate)、甲基丙烯酸叔丁酯(tert-butyl methacrylate)、甲基丙烯酸異冰片酯(isobornyl methacrylate)、或其他合適的有機材料。在後續的處理中，可以將聚合物填充的DD結構1846替換為金屬填充的DD結構2564(如第25圖所示)，其包含金屬化層BM3 的金屬線124L和金屬通孔124V，這將在下文詳細描述。在一些實施例中，金屬線124L和金屬通孔124V可以不存在於金屬化層BM3中，且結果，在操作1615中可能不執行操作(ii)-(v)。
參閱第16圖，在操作1620中，形成包含TCV和第二部分之金屬線的DD結構。舉例來說，如第19圖至第25圖所描述，在雙鑲嵌工藝中形成包括金屬線124B和TCV 108的DD結構2566。DD結構2566的形成可以包括以下的順序操作：(i)如第19圖所示，在第18圖的結構上形成具有開口1950的圖案化遮罩層1948(例如，光阻層)；(ii)如第19圖所示，通過金屬線124T上的開口1950形成TCV開口1952；(iii)如第20圖所示，通過旋塗製程將聚合物層2054沉積在第19圖的結構上以填充開口1950-1952；(iv)藉由熱處理固化(也稱為「硬化」)聚合物層2054；(v)如第21圖所示，蝕刻固化的聚合物層2054以在開口1952內形成聚合物栓塞2154；(vi)如第22圖所示，用具有開口2260的圖案化遮罩層2258(例如，光阻層)代替圖案化遮罩層1948；(vii)如第23圖所示，通過開口2260蝕刻金屬化層BM3的IMD層122的一部分來形成金屬線開口2362；(viii)藉由電漿灰化製程去除圖案化遮罩層2258；(ix)如第24圖所示，藉由濕式蝕刻製程從開口1952中去除聚合物栓塞2154；(x)在第24圖的結構上沉積類似於襯層材料108A*的襯層材料，以襯墊開口1952和2362的側壁； (xi)在襯層材料上沉積類似於導電栓塞材料108B*的導電栓塞材料，以填充開口1952和2362；以及(xii)如第25圖所示，與操作1015類似，對襯層材料和導電栓塞材料執行CMP製程以形成包括TCV 108和金屬線124B的DD結構2566。
TCV開口1952的形成可以包括通過圖案化遮罩層1948的開口1950蝕刻金屬化層BM1-BM3的ESL 120和IMD層122、ILD層114F-114B、基板102、以及金屬化層FM1-FM3的ESL 120和IMD層122。金屬線124T可以作為蝕刻停止層以控制TCV開口1952的蝕刻深度。聚合物栓塞2154可以包括類似於聚合物填充的DD結構1846之聚合物層的有機材料。聚合物栓塞2154的尺寸可以定義後續形成的TCV 108的尺寸，且可以作為蝕刻停止層以控制金屬線開口2362的蝕刻深度並維持後續形成的TCV 108的尺寸。
在一些實施例中，聚合物填充的DD結構1846可以在形成DD結構2566的過程中被金屬填充的DD結構2564(如第25圖所示)所代替。用金屬填充的DD結構2564代替聚合物填充的DD結構1846可包括以下操作：(i)如第24圖所示，在使用濕式蝕刻製程去除聚合物栓塞2154的同時，從開口1744去除聚合物層；(ii)在沿著開口1952和2362的側壁沉積襯層材料的同時，在開口1744的側壁上沉積襯層材料；(iii)在將導電栓塞材料沉積並填充開口1952和2362的同時，將導電栓塞材料 沉積在襯層材料上以填充開口1744；以及(iv)如第25圖所示，在執行CMP製程以形成DD結構2566的同時，對襯層材料和導電栓塞材料進行CMP製程以形成金屬填充的DD結構2564。在一些實施例中，金屬線124L和金屬通孔124V可以不存在於金屬化層BM3中，因此，在操作1620中可以不執行形成DD結構2564的操作。
參閱第16圖，在操作1625中，形成後互連結構的第三部分於DD結構和第二部分上。舉例來說，如第26圖所示，在DD結構2564-2566和第二部分106B2上形成具有金屬化層BM4的後互連結構106B的第三部分106B3。在一些實施例中，第三部分106B3可以代替任何一個金屬化層BM4而包括任何數量的金屬化層。在一些實施例中，金屬化層BM4的金屬線124L和金屬通孔124V可以藉由單鑲嵌製程或雙鑲嵌製程形成。在一些實施例中，在操作1625之後，可以去除接合層1034和載體基板1036。
第27圖是根據一些實施例之用於製造IC 300的方法2700的流程圖。為了說明的目的，將參考第28圖至第33圖中所示之用於製造IC 300的示例性製造過程來描述第27圖中所示的操作。第28圖至第33圖繪示根據一些實施例之IC 300在製造過程的各階段剖面示意圖。根據特定的應用程序，可以按照不同的順序執行操作，也可以不執行操作。應該注意的是，方法2700可能不會產生完整的IC 300。因此，應當理解，可以在方法2700之前， 期間和之後提供額外的製程，並且這裡僅簡要地描述一些其他製程。第28圖至第33圖中的元件具有與上述第1圖至第9圖、第11圖至第15圖及第17圖至第26圖中的元件相同的註釋。
在操作2705中，形成前互連結構於半導體裝置的前表面上以及形成阻擋結構的第一部分於前互連結構和前ILD層內。舉例來說，如第28圖所示，前互連結構106F形成在半導體結構104的前表面104F上，其中前表面104F形成在基板102*的前表面102F上，且具有阻障結構326(如第3圖至第4圖所示)的阻障層326A-326F的第一部分2826A形成在前互連結構106F和前ILD層114F內。
在一些實施例中，第一部分2826A的形成可以包括以下順序的操作：(i)在前ILD層114F內同時使用與前S/D接觸結構118F相似的材料形成阻障層326F；(ii)在阻障層326F上同時使用與金屬化層FM1的金屬線124L相似之材料形成阻障層326E；(iii)在阻障層326E上同時使用與金屬化層FM2的金屬通孔124V類似的材料形成阻障層326D；(iv)在阻障層326D上同時使用與金屬化層FM2的金屬線124L相似的材料形成阻障層326C；(v)在阻障層326C上同時使用與金屬化層FM3的金屬通孔124V類似的材料形成阻障層326B；以及(vi)在阻障層326B上同時使用與金屬化層FM3的金屬線124L類似的材料形成阻障層326A。類似於操作1005，可以在 金屬化層FM5上形成接合層1034和載體基板1036，如第28圖所示。
參閱第27圖，在操作2710中，形成後互連結構的第一部分於半導體裝置的後表面上以及形成阻擋結構的第二部分於後互連結構的第一部分和後ILD層內。舉例來說，如第29圖所示，具有金屬化層BM1-BM2之後互連結構106B的第一部分106B1形成在半導體裝置104的後表面104B上，且具有阻障結構326的阻障層326G-326J的第二部分2826B形成在第一部分106B1和後ILD層114B內。除非另外提及，否則參考第12圖對操作1010的討論適用於操作2710和第29圖的結構。
在一些實施例中，第二部分2826B的形成可以包括以下順序操作：(i)在後ILD層114B內同時使用與後S/D接觸結構118B相似的材料形成阻障層326G；(ii)在阻障層326G上同時使用與金屬化層BM1的金屬線124L相似的材料形成阻擋層326H；(iii)在阻擋層326H上同時使用與金屬化層BM2的金屬通孔124V相似的材料形成阻障層326I；以及(iv)在阻障層326I上同時使用與金屬化層BM2的金屬線124L相似的材料形成阻障層326J。
參閱第27圖，在操作2715中，形成聚合物填充的雙嵌結構於後互連結構的第二部分中，後互連結構的第二部分位於後互連結構的第一部分上。舉例來說，如第30圖至第31圖所描述，在第二部分106B2中形成聚合物填 充的DD結構1846和3146，其中第二部分106B2包括後互連結構106B的金屬化層BM3。在後續的處理中，聚合物填充的DD結構1846和3146可以分別用金屬填充的DD結構2564和2826C(如第33圖所示)代替，這將在下面詳細描述。
聚合物填充的DD結構1846和3146可以使用類似的材料同時形成。聚合物填充的DD結構1846和3146的形成可以包括以下操作：(i)如第30圖所示，在第29圖的結構上沉積IMD層122；(ii)如第30圖所示，在雙鑲嵌製程中形成開口1744和3044(也稱為「DD開口1744和3044」)；(iii)藉由旋塗製程在第30圖的結構上沉積聚合物層(未示出)以填充開口1744和3044；(iv)藉由熱處理固化(也稱為「硬化」)聚合物層；以及(v)如第31圖所示，在固化的聚合物層上進行CMP製程以形成聚合物填充的DD結構1846和3146。聚合物層可以包括不同於光阻材料的有機材料。在一些實施例中，聚合物層可以包括甲基丙烯酸(methacrylic acid)、甲基丙烯酸乙酯(ethyl methacrylate)、甲基丙烯酸叔丁酯(tert-butyl methacrylate)、甲基丙烯酸異冰片酯(isobornyl methacrylate)、或其他合適的有機材料。
參閱第27圖，在操作2720中，形成包含TCV和後互連結構之第二部分之金屬線的DD結構。舉例來說，如第31圖至第33圖所描述，在雙鑲嵌製程中形成包括金屬線124B和TCV 108的DD結構2566。DD結構2566 的形成可包括以下連續操作：(i)如第31圖所示，藉由類似於第19圖至第21圖的操作1620中所述的操作，在開口1952內形成聚合物栓塞2154；(ii)如第31圖所示，藉由類似於第22圖至第23圖的操作1620中所述的操作，形成金屬線開口2362；(iii)如第32圖所示，藉由類似於第24圖的操作1620中所述的操作，從開口1952中移除聚合物栓塞2154；以及(iv)如第33圖所示，藉由類似於第25圖的操作1620中所述的操作，在開口1952和2362中形成襯層108A和導電栓塞108B。
在一些實施例中，在如第33圖所示之形成DD結構2566的過程中，可以將聚合物填充的DD結構1846和3146替換為金屬填充的DD結構2564和2826C(如第33圖所示)。用金屬填充的DD結構2564和2826C代替聚合物填充的DD結構1846和3146可以包含以下操作：(i)如第32圖所示，在移除聚合物栓塞2154的同時，從開口1744和3044移除聚合物層；以及(ii)如第33圖所示，在形成襯層108A和導電栓塞108B的同時，在開口1744和3044內形成襯層和導電栓塞。在一些實施例中，金屬線124L和金屬通孔124V可以不存在於金屬化層BM3，且結果，在操作2720中，可以不執行形成DD結構2564的操作。
參閱第27圖，在操作2725中，形成後互連結構的第三部分於DD結構和後互連結構的第二部分上。舉例來說，如第26圖所示，藉由類似於操作1625中所述的操 作，具有金屬化層BM4之後互連結構106B的第三部分106B3可以形成在第33圖的結構上。在一些實施例中，在操作2725之後，可以除去接合層1034和載體基板1036。
第34圖是根據一些實施例之用於製造IC 800的方法3400的流程圖。為了說明的目的，將參考第35圖至第40圖中所示之用於製造IC 800的示例性製造過程來描述第34圖中所示的操作。第35圖至第40圖繪示根據一些實施例之IC 800在製造過程的各階段剖面示意圖。根據特定的應用程序，可以按照不同的順序執行操作，也可以不執行操作。應該注意的是，方法3400可能不會產生完整的IC 800。因此，應當理解，可以在方法3400之前，期間和之後提供額外的製程，並且這裡僅簡要地描述一些其他製程。第35圖至第40圖中的元件具有與上述第1圖至第9圖、第11圖至第15圖、第17圖至第26圖及第28圖至第33圖中的元件相同的註釋。
在操作3405中，形成前互連結構的第一部分於半導體裝置的前表面上。舉例來說，如第35圖所示，前互連結構106F的第一部分106F1形成在半導體結構104的前表面104F上，其中前表面104F形成在基板102*的前表面102F上。
參閱第34圖，在操作3410中，形成第一聚合物填充的DD結構於前互連結構的第一部分內。舉例來說，如第35圖所示，在第一部分106F1內形成聚合物填充的 DD結構3546，其中第一部分106F1包含前互連結構106F的金屬化層FM1-FM3。聚合物填充的DD結構1846的討論適用於第一聚合物填充的DD結構3546，除了第一聚合物填充的DD結構3546形成在金屬化層FM3中，且後續使用第一金屬填充的DD結構3664代替(如第36圖所示)。在一些實施例中，第一聚合物填充的DD結構3546可以藉由類似於第17圖至第18圖用於形成聚合物填充的DD結構1846之操作1615的操作形成在金屬化層FM3上。
參閱第34圖，在操作3415中，形成包含第一TCV和前互連結構之第一部分之金屬線的第一DD結構。舉例來說，如第36圖所示，在雙鑲嵌製程中，包含TCV 828和金屬線124T的第一DD結構3666形成在第一部分106F1、ILD層114F和基板102*內。在一些實施例中，可以藉由類似於第19圖至第25圖用於形成DD結構2566的操作1620的操作在第35圖的結構上形成第一DD結構3666。
參閱第34圖，在操作3420中，形成前互連結構的第二部分於第一DD結構和前互連結構的第一部分上。舉例來說，如第37圖所示，前互連結構106F的第二部分106F2形成在第一DD結構3666和第一部分106F1上。接合層1034和載體基板1036可以藉由類似於第11圖之操作1005的操作來形成在第二部分106F2上。
參閱第34圖，在操作3425中，形成後互連結構的第一部分於半導體裝置的後表面上。舉例來說，如第38圖所示，類似於在操作1010中第11圖至第12圖所述，藉由在第37圖的襯底102*的後表面102B*上執行操作，將後互連結構106B的第一部分106B1形成在半導體裝置104的後表面104B上。
參閱第34圖，在操作3430中，形成第二聚合物填充的DD結構於後互連結構的第二部分內，後互連結構的第二部分位於後互連結構的第一部分上。舉例來說，如第39圖所示，第二聚合物填充的DD結構1846藉由與參考第17圖至第18圖的操作1615中描述類似的操作形成。
參閱第34圖，在操作3435中，形成包含TCV和後互連結構之第二部分之金屬線的第二DD結構於第一DD結構上。舉例來說，如第40圖所示，在雙鑲嵌製程中形成包含金屬線124B和TCV 830的第二DD結構4066。在一些實施例中，可以通過在第39圖的結構上執行類似於在操作1620中參考第19圖至第25圖所述之用於形成DD結構2566的操作來形成第二DD結構4066。在一些實施例中，如第40圖所示，在形成DD結構4066的期間，可以藉由類似於在操作1620中參考第24圖至第25圖描述之用於用DD結構2564替換DD結構1846的操作來使用金屬填充的DD結構2564替換第二聚合物填充的DD結構1846。
參閱第34圖，在操作3440中，形成後互連結構的第三部分於第二DD結構和後互連結構的第二部分上。舉例來說，如第40圖所示，可以藉由類似於操作1625中所述的操作，在第二DD結構4066上形成具有金屬化層BM4之後互連結構106B的第三部分106B3。在一些實施例中，在操作3440之後，可以除去接合層1034和載體基板1036。
第41圖是根據一些實施例之用於製造IC 900的方法4100的流程圖。為了說明的目的，將參考第42圖至第47圖中所示之用於製造IC 900的示例性製造過程來描述第41圖中所示的操作。第42圖至第47圖繪示根據一些實施例之IC 900在製造過程的各階段剖面示意圖。根據特定的應用程序，可以按照不同的順序執行操作，也可以不執行操作。應該注意的是，方法4100可能不會產生完整的IC 900。因此，應當理解，可以在方法4100之前，期間和之後提供額外的製程，並且這裡僅簡要地描述一些其他製程。第42圖至第47圖中的元件具有與上述第1圖至第9圖、第11圖至第15圖、第17圖至第26圖、第28圖至第33圖及第35圖至第40圖中的元件相同的註釋。
在操作4105中，形成TCV的導電墊與半導體裝置相鄰。舉例來說，如第42圖所示，TCV 909的導電墊929(如第9圖所示)形成與半導體結構104相鄰，其中半導體結構104形成在基板102*的前表面102F上。在一 些實施例中，可以在前ILD層114F內同時使用與前S/D接觸結構118F相似的材料形成導電墊929。
參閱第41圖，在操作4110中，形成前互連結構的第一部分於導電墊和半導體裝置的前表面上。舉例來說，如第43圖所示，前互連結構106F的第一部分106F1形成在導電墊929和半導體結構104的前表面104F上。
參閱第41圖，類似於操作3410，在操作4115中，第一聚合物填充的DD結構3546形成在前互連結構106F的第一部分106F1內，如第43圖所示。
參閱第41圖，在操作4120中，如第44圖所示，藉由類似於操作3415中所述的操作，在導電墊929的第一表面上形成前互連結構106F之第一部分106F1之包含TCV 828和金屬線124T的第一DD結構3666。
參閱第41圖，類似於操作3420，在操作4125中，前互連結構106F的第二部分106F2形成在第一DD結構3666和前互連結構106F的第一部分106F1上，如第44圖所示。
參閱第41圖，類似於操作3425，在操作4130中，後互連結構106B的第一部分106B1形成在半導體裝置104的後表面104B上，如第45圖所示。
參閱第41圖，類似於操作3430，在操作4135中，第二聚合物填充的DD結構1846形成在後互連結構106B的第二部分106B2內，其中後互連結構106B的第 二部分106B2設置在後互連結構106B的第一部分106B1上，如第46圖所示。
參閱第41圖，在操作4140中，藉由類似於操作3435中所述的操作，在導電墊929的第二表面上形成後互連結構106B之第二部分106B2之包含TCV 830和金屬線124B的第二DD結構4066，如第47圖所示。
參閱第41圖，類似於操作3440，在操作4145中，後互連結構106B的第三部分106B3形成在第二DD結構4066和後互連結構106B的第二部分106B2上，如第47圖所示。
本揭露提供具有電路通孔(TCV；例如，TCV 108、808、和909)的示例性積體電路(IC；例如，IC 100-300和800-900)且提供其製造方法(例如，方法1000、1600、2700、3400、和4100)。在一些實施例中，TCV可以延伸穿過設置在IC中的半導體裝置之相應前和後表面(例如，半導體裝置104的前和後表面104F和104B)上的前和互連結構(例如，前和後互連結構106F和106B)，且TCV可以設置於鄰近半導體裝置。與通過半導體裝置在前互連結構與後互連結構之間提供的佈線相比，TCV在前互連結構與後互連結構之間提供了高導電性且靈活的佈線。通過使用TCV，在前裝置結構(例如，閘極接觸結構112或前S/D接觸結構118F)、後裝置結構(例如，後S/D接觸結構118B)以及正面和背面IC元件(例如，電源線和/或信號線)的佈線比不具有TCV之IC的佈線更靈活。結果， 和不具有TCV之IC一樣，來自前和後裝置結構的佈線分別不限於正面和背面元件。通過TCV的這種靈活的佈線在設計IC之兩側上的電源線和/或信號線時提供了靈活性，而不受半導體裝置的前和後裝置結構之佈置的限制。
在一些實施例中，一種積體電路(IC)包含具有一前表面和與前表面相對之一後表面的基板以及具有一第一表面和與第一表面相對之一第二表面且設置於基板上的半導體裝置。第一表面設置於基板的前表面上方且第二表面設置於基板的後表面上方。IC還包含分別設置於半導體裝置的第一表面和第二表面上的第一互連結構和第二互連結構、分別設置於基板的前表面和後表面上的第一層間介電層和第二層間介電層、以及設置於第一互連結構、第二互連結構、第一層間介電層、第二層間介電層和基板內的電路穿孔(TCV)。TCV藉由基板的一部分、第一層間介電層的一部分和第二層間介電層的一部分與半導體裝置間隔開。設置在基板之前表面上方的TCV的第一端連接到第一互連結構的導線，且設置在基板之後表面上方的TCV的第二端連接到第二互連結構的導線。
在一些實施例中，電路穿孔和第二互連結構的導線為雙嵌結構。在一些實施例中，電路穿孔的第二端的直徑大於電路穿孔的第一端的直徑。在一些實施例中，電路穿孔之第一端一直徑與第一互連結構之導線的寬度之間的比為約1：1至約1：10。在一些實施例中，電路穿孔之第二端的直徑與第二互連結構之導線的寬度之間的比為約1：1至 約1：10。在一些實施例中，電路穿孔之第二端的直徑與半導體裝置之接觸結構的寬度之間的比為約1：1至約50：1。在一些實施例中，電路穿孔與半導體裝置之閘極結構之間的距離比電路穿孔之第二端的直徑大約3倍至約50倍。在一些實施例中，電路穿孔包含一導電襯層以及設置在導電襯層上的一導電栓塞。在一些實施例中，半導體裝置之閘極結構通過電路穿孔電性連接第二互連結構的另一導線。在一些實施例中，半導體裝置包含通過基板之後表面的一源極/汲極區域和位於源極/汲極區域上的一接觸結構，且其中接觸結構通過電路穿孔電性連接第一互連結構的另一導線。在一些實施例中，電路穿孔包含第一電路穿孔和位於第一電路穿孔上的一第二電路穿孔。在一些實施例中，電路穿孔包含一第一電路穿孔、一第二電路穿孔和位於第一電路穿孔與第二電路穿孔之間的一導電墊。
在一些實施例中，IC包含具有一前表面和與前表面相對之一後表面的基板、具有設置在基板之前表面上的一閘極結構的半導體裝置、分別設置於基板的前表面和後表面上方的第一互連結構和第二互連結構、設置於第一互連結構和第二互連結構內的TCV、以及圍繞TCV並設置在第一互連結構和第二互連結構內的阻障結構。設置於基板之前表面上方的TCV的第一端連接到第一互連結構的導線，且設置在基板之後表面上方的TCV的第二端連接到第二互連結構的導線。
在一些實施例中，阻障結構具有一環形剖面。在一些實施例中，阻障結構包含設置於第一互連結構和第二互連結構內的一第一堆疊阻障層和一第二堆疊阻障層，且其中第一堆疊阻障層和第二堆疊阻障層藉由基板的一部分彼此分隔開。在一些實施例中，電路穿孔之第一端與阻障結構之間的距離大於電路穿孔之第二端與阻障結構之間的距離。
在一些實施例中，一種方法包含形成具有一閘極結構的一半導體裝置於一基板的一前表面上；形成一第一互連結構於基板之前表面上方；形成一第二互連結構的一第一部分於基板之後表面上方；形成一電路穿孔(TCV)開口於第一互連結構和第二互連結構之第一部分內；沿著TCV開口的多個側壁形成一導電襯層；形成一導電栓塞於TCV開口內；以及形成第二互連結構的一第二部分於導電栓塞上。
在一些實施例中，此方法更包含在形成第二互連結構的第一部分之前，在基板之後表面上進行一薄化製程。在一些實施例中，此方法更包含在形成導電襯層之前，形成一聚合物插塞於電路穿孔開口內。在一些實施例中，此方法更包含形成一導線開口於第二互連結構的第一部分和聚合物插塞內。
前文概述了若干實施例之特徵，使得熟習此項技藝者可較佳理解本揭露之各個實施例。熟習此項技藝者應瞭解，他們可容易地使用本揭示案之各個實施例作為設計或 修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技藝者亦應認識到，此些等效構造不脫離本揭示案之各個實施例的精神及範疇，且他們可在不脫離本揭示案之各個實施例的精神及範疇的情況下在本文進行各種改變、代替及替換。
100:積體電路
102:基板
102B:第二表面/後表面
102F:第一表面/前表面
104:半導體裝置
104B:後表面
104F:前表面
106B:後互連結構
106F:前互連結構
108:電路通孔
108A:襯層
108B:導電栓塞
108C:第一端
108D:第二端
110:S/D區域
112:閘極接觸結構
112A:閘極介電層
112B:導電層
114B:後ILD層
114F:前ILD層
116:閘極接觸結構
118B:後S/D接觸結構
118F:前S/D接觸結構
120:ESL
122:金屬間介電層
124B:金屬線
124L:金屬線
124T:金屬線
124V:金屬通孔
A:角度
B:角度
BM1:金屬化層
BM2:金屬化層
BM3:金屬化層
BM4:金屬化層
D1:直徑
D2:直徑
D3:直徑
D4:直徑
FM1:金屬化層
FM2:金屬化層
FM3:金屬化層
FM4:金屬化層
FM5:金屬化層
S1:距離
X:軸
Y:軸
Z:軸

Claims (10)

  1. 一種積體電路(IC)，包含：一基板，具有一前表面和與該前表面相對之一後表面；一半導體裝置，具有一第一表面和與該第一表面相對之一第二表面且設置於該基板上，其中該第一表面設置於該基板的該前表面上方且該第二表面設置於該基板的該後表面上方；一第一互連結構和一第二互連結構，分別設置於該半導體裝置的該第一表面和該第二表面上；一第一層間介電層和一第二層間介電層，分別設置於該基板的該前表面和該後表面上；以及一電路穿孔(TCV)，設置於該第一互連結構和該第二互連結構、該第一層間介電層和該第二層間介電層以及該基板內，其中該電路穿孔藉由該基板的一部分、該第一層間介電層的一部分和該第二層間介電層的一部分與該半導體裝置間隔開，且其中設置在該基板之該前表面上方的該電路穿孔的一第一端連接到該第一互連結構的一導線，且設置在該基板之該後表面上方的該電路穿孔的一第二端連接到該第二互連結構的一導線，其中該電路穿孔之該第一端的一直徑與該第一互連結構之該導線的一寬度之間的比為約1：1至約1：10。
  2. 如請求項1所述之積體電路，其中該電路穿 孔與該第二互連結構之該導線為一雙嵌結構。
  3. 如請求項1所述之積體電路，其中該電路穿孔包含一導電襯層以及設置在該導電襯層上的一導電栓塞。
  4. 如請求項1所述之積體電路，其中該半導體裝置之一閘極結構通過該電路穿孔電性連接該第二互連結構的另一導線。
  5. 如請求項1所述之積體電路，其中該半導體裝置包含通過該基板之該後表面的一源極/汲極區域和位於該源極/汲極區域上的一接觸結構，且其中該接觸結構通過該電路穿孔電性連接該第一互連結構的另一導線。
  6. 如請求項1所述之積體電路，其中該電路穿孔包含一第一電路穿孔、一第二電路穿孔和位於該第一電路穿孔與該第二電路穿孔之間的一導電墊。
  7. 一種積體電路(IC)，包含：一基板，具有一前表面和與該前表面相對之一後表面；一半導體裝置，具有設置在該基板之該前表面上的一閘極結構； 一第一互連結構和一第二互連結構，分別設置於該基板的該前表面和該後表面上方；一電路穿孔(TCV)，設置於該第一互連結構和該第二互連結構內；以及一阻障結構，圍繞該電路穿孔並設置在該第一互連結構和該第二互連結構內，其中設置於該基板之該前表面上方的該電路穿孔的一第一端連接到該第一互連結構的一導線，且設置在該基板之該後表面上方的該電路穿孔的一第二端連接到該第二互連結構的一導線。
  8. 如請求項7所述之積體電路，其中該阻障結構包含設置於該第一互連結構和該第二互連結構內的一第一堆疊阻障層和一第二堆疊阻障層，且其中該第一堆疊阻障層和該第二堆疊阻障層藉由該基板的一部分彼此分隔開。
  9. 如請求項7所述之積體電路，其中該電路穿孔之該第一端與該阻障結構之間的一距離大於該電路穿孔之該第二端與該阻障結構之間的一距離。
  10. 一種製造積體電路的方法，包含：形成具有一閘極結構的一半導體裝置於一基板的一前表面上；形成一第一互連結構於該基板之該前表面上方； 在該基板之一後表面上進行一薄化製程；在該基板之該後表面上進行該薄化製程之後，形成一第二互連結構的一第一部分於該基板之該後表面上方；形成一電路穿孔(TCV)開口於該第一互連結構和該第二互連結構之該第一部分內；沿著該電路穿孔開口的多個側壁形成一導電襯層；形成一導電栓塞於該電路穿孔開口內；以及形成該第二互連結構的一第二部分於該導電栓塞上。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170200697A1 (en) * 2016-01-12 2017-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
US20180145011A1 (en) * 2013-07-16 2018-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (tsv)
US20200075459A1 (en) * 2018-08-28 2020-03-05 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101692434B1 (ko) * 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140073163A (ko) * 2012-12-06 2014-06-16 삼성전자주식회사 반도체 장치 및 그의 형성방법
US9449914B2 (en) * 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180145011A1 (en) * 2013-07-16 2018-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (tsv)
US20170200697A1 (en) * 2016-01-12 2017-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
TW201725696A (zh) * 2016-01-12 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置結構
US20200075459A1 (en) * 2018-08-28 2020-03-05 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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