TWI777405B - 增強輔助介面測試系統及方法 - Google Patents

增強輔助介面測試系統及方法 Download PDF

Info

Publication number
TWI777405B
TWI777405B TW110104551A TW110104551A TWI777405B TW I777405 B TWI777405 B TW I777405B TW 110104551 A TW110104551 A TW 110104551A TW 110104551 A TW110104551 A TW 110104551A TW I777405 B TWI777405 B TW I777405B
Authority
TW
Taiwan
Prior art keywords
duts
interface
test
testing
auxiliary interface
Prior art date
Application number
TW110104551A
Other languages
English (en)
Other versions
TW202147137A (zh
Inventor
袁旂
斯爾詹 馬利席克
Original Assignee
日商愛德萬測試股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商愛德萬測試股份有限公司 filed Critical 日商愛德萬測試股份有限公司
Publication of TW202147137A publication Critical patent/TW202147137A/zh
Application granted granted Critical
Publication of TWI777405B publication Critical patent/TWI777405B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2733—Test interface between tester and unit under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Measurement Of The Respiration, Hearing Ability, Form, And Blood Characteristics Of Living Organisms (AREA)

Abstract

本文提出的實施例促進了在一測試系統中不同類型測試程序之高效率且有效果的靈活實現方式。在一個實施例中，一增強輔助介面測試系統包含一負載板、測試電子裝置、控制器、以及記憶體映射介面。該負載板被組配成與複數個待測裝置(DUT)耦合。該測試電子裝置被組配成測試該等複數個DUT，其中該測試電子裝置被耦合到該負載板。該控制器被組配來指引該等DUT的測試，其中該控制器被耦合到該測試電子裝置。該記憶體映射介面被組配成實現多條路徑以存取在該控制器上的一中央處理單元(CPU)，並使得多個DUT可以並行地測試。

Description

增強輔助介面測試系統及方法
相關的申請
本申請請求於2020年3月31日所提交之臨時申請第63/003,013號標題為「增強輔助介面測試系統及方法(Enhanced Auxiliary Interface Test Systems and Methods)」(代理人案號第ATSY-0086號)的權益及優先權，其通過引用被合併於本文。 發明領域
本發明涉及電子測試領域。
發明背景
電子系統及裝置為現代社會的發展做出了重大貢獻，並促進了生產力的提高，以及降低了在各種商業、科學、教育、及娛樂應用中分析及交流資訊的成本。傳統的測試系統及方法通常會有各種的限制。
傳統的CPU平台(例如，Intel x86架構平台、等等)通常在該輸入輸出I/O空間上有限制。該等I/O空間限制又限制了可以在同一介面上並行受測試的裝置數量。例如，位於該PCIe交換器後面的UART裝置通常不允許超過10或12個裝置被並行使用。
發明概要
本文所提出的實施例促進了在一測試系統中不同類型測試程序之高效率且有效果的靈活實現方式。在一個實施例中，一增強輔助介面測試系統包括一負載板、測試電子裝置、控制器、以及記憶體映射介面。該負載板被組配成與複數個待測裝置(DUT)耦合。該測試電子裝置被組配成測試該等複數個DUT，其中該測試電子裝置被耦合到該負載板。該控制器被組配來指引該等DUT的測試，其中該控制器被耦合到該測試電子裝置。該記憶體映射介面被組配成實現多條路徑以存取在該控制器上的一中央處理單元(CPU)，並使得多個DUT可以並行地測試。
在一個實施例中，該等DUT係具有一通用非同步接收器發送器(UART)UART介面的NVMe裝置。該等DUT可以是PCIe非依電性記憶體高速(NVMe)固態硬碟(SSD)。該UART增強輔助介面可被使用於除錯的目的。該等PCIe NVMe裝置可以有在PCIe上之一通用非同步接收器發送器(UART)輔助介面。該控制器為測試系統提供了多功能裝置，該等裝置可在每個CPU具有多個DUT的一環境中工作。藉由修改一FPGA、驅動程式、以及使用者空間，該記憶體映射介面被支援。該記憶體映射介面使得串列匯流排的該數量可以增加超過該控制器之一I/O空間位址的限制，這又使得多個裝置將能被連接，並且至少部分地同時或並行地被測試。
在一個實施例中，一增強介面方法包含耦合複數個DUT到一負載板，測試該等複數個耦合到該負載板的DUT，組配多條路徑用於存取一CPU並且並行測試該等複數個DUT，其中該組配利用了一靈活的增強輔助介面；以及根據該等多條路徑指引對該等複數個DUT的測試。在一個實施例中，該等DUT係具有通用非同步接收器發送器(UART)UART介面的NVMe裝置。指引該等複數個DUT的測試包括指引除錯操作。指引該等複數個DUT的測試包括為測試系統提供了多功能裝置，該等裝置可在每個CPU具有多個DUT的一環境中工作。組配多條路徑用於存取該CPU使得串列匯流排的數量可以增加超過該CPU之一I/O空間位址的限制。存取該CPU之新穎靈活記憶體映射介面之多條路徑的該組配被利用，而非使用一有限的I/O空間方法。該等DUT為非依電性記憶體高速(NVMe)固態硬碟(SSD)。
在一個實施例中，一增強介面系統包含一負載板，其被組配成與複數個待測裝置(DUT)耦合；測試電子裝置，其被組配成利用一通用非同步接收器發送器(UART) UART介面測試該等複數個NVMe裝置，其中該等測試電子裝置被耦合到該負載板；一控制器，其被組配成指引該等DUT的測試，其中該控制器被耦合到該等測試電子裝置；以及一靈活的增強輔助介面，其被組配成實現多條路徑以存取在該控制器上的一中央處理單元(CPU)並使得可以並行測試多個NVMe裝置。在一個示例性實施例中，該等複數個NVMe裝置在PCIe上實現通用非同步接收器發送器(UART)UART介面。該等DUT可以是非依電性記憶體高速(NVMe)固態硬碟(SSD)。在一個示例性實施例中，該等DUT係PCIe非依電性記憶體高速(NVMe)固態硬碟(SSD)。該靈活的增強輔助介面包括記憶體映射介面。將被並行測試之DUT的數量不受CPU I/O空間限制的約束。該靈活的增強輔助介面為測試系統提供了多功能裝置，該等裝置可在每個CPU具有多個DUT的一環境中工作。
包括在本說明書中並構成本說明書之一部分的該等附圖實例性地說明了本發明的原理，但並不旨在把本發明限制在本文所說明之該特定的實施例。除非被另外明確地指出，否則該等附圖並未按比例被繪製。
較佳實施例之詳細說明 現在將詳細參考本發明的較佳實施例，其實例在該等附圖中被示出。儘管將結合該等較佳實施例描述本發明，但是應當理解的是，它們並不旨在把本發明限制於這些實施例。相反的是，本發明旨在涵蓋替代、修改、以及等同的方案，其可被包括在由該等所附請求項所限定之本發明的精神及範圍之內。此外，在本發明以下的詳細描述中，闡述了許多具體的細節以便提供對本發明之一透徹的理解。然而，對於本領域之普通技術人員將顯而易見的是，可以在沒有這些具體細節的情況下實踐本發明。在其他的情況下，眾所周知的方法、程序、組件、及電路並未被詳細地描述，以避免不必要地模糊了本發明的各個方面。
本文提出的實施例促進了電子裝置之方便及有效率的測試。該等提出之系統及方法涉及便利於大量待測裝置(DUT)之高效率及有效測試之增強輔助介面系統及方法。該增強輔助介面系統及方法提供在DUT與一系統(例如，CPU、電腦系統、等等)之間的新穎通訊路徑，使之可增加並行性(例如，每個CPU有多個DUT進行測試，等等)。在一個實施例中，該等DUT可以是非依電性記憶體快速(NVMe)固態硬碟(SSD)。該等NVMe裝置可以具有通用非同步接收器發送器(UART)輔助介面。在一個實施例中，該增強輔助介面系統及方法包括記憶體映射介面方案，以克服I/O空間限制並改善I/O並行性。
圖1根據一個實施例係一示例性增強輔助介面測試系統100的一方塊圖。該增強輔助介面測試環境或系統100包括待測裝置(例如，110、111、112、等等)、負載板120、測試系統130 、以及使用者測試介面140。該等待測裝置(例如，110、111、112；等等)被耦合到該測試板或負載板120，該測試板或負載板120被耦合到測試系統130，而該測試系統130然後被耦合到該使用者介面140。使用者測試介面140包括CPU 141、記憶體142、以及顯示器143。在一個實施例中，該測試系統130包含一種包括有一測試加速器131之現場可規劃閘陣列(FPGA )組件。該FPGA被組配成執行持久性測試資訊的初步分析。負載板120被組配成把一待測裝置電氣地及實體地耦合到該測試系統。
本發明提供了一種透過一記憶體映射介面(例如，被包括在一基於交換器之系統中、等等)的一新穎路由，其被使用來開發/實現用以存取CPU的多條新的路徑。該等增強輔助介面系統及方法提供了可以在每個CPU具有多個DUT(例如16個)的一環境中工作的多功能裝置。在一個實施例中，藉由修改該FPGA、驅動程式、及使用者空間來支援該記憶體映射介面。該記憶體映射介面方案使得串列匯流排(例如，UART、等等)的該數量可以增加，這又使更多裝置得以被連接，並因此至少部分地同時或並行地被進行了測試。在一個示例性實施例中，一UART增強輔助介面可被使用於除錯目的，等等。
圖2根據一個實施例係一增強介面系統的一方塊圖。增強介面系統200包括被耦合到DUT 220、230、及240的測試器210。測試器210包括測試器211。DUT 220包括I/O 221、記憶體222、NVME功能223、以及224 UART功能。DUT 230包括I/O 231、記憶體232、NVME功能233、以及234 UART功能。DUT 240包括I/O 241、記憶體242、NVME功能243、以及244 UART功能。在一個實施例中，測試器210可並行測試16至128個DUT 。
圖3根據一個實施例係一示例性記憶體映射300的一方塊圖。記憶體映射300包括記憶體位址範圍欄310及分配欄320。記憶體位址範圍欄310包括與在分配資料欄320中分配識別碼321(例如，分配給DUT 331、等等)相關聯的記憶體位址範圍311(例如，記憶體位址10,000至40,000、等等)。記憶體位址範圍欄310包括與在分配資料欄320中分配識別碼322(例如，分配給測試系統操作DUT 342、等等)相關聯的記憶體位址範圍312(例如，記憶體位址40,001至250,000、等等)。記憶體位址範圍欄310包括與在分配資料欄320中分配識別碼323(例如，分配給DUT 333、等等)相關聯的記憶體位址範圍313(例如，記憶體位址250,001至490,000、等等)。記憶體位址範圍欄310包括與在分配資料欄320中分配識別碼334(例如，分配給DUT 334、等等)相關聯的記憶體位址範圍314(例如，記憶體位址490,001至40,000、等等)。
圖4根據一個實施例係示例性增強介面方法400的一流程圖。在一個實施例中，可利用用於存取該CPU之新穎靈活記憶體映射介面之多條路徑的組配來指引測試DUT，而不是使用一有限的I/O空間方法。
在方塊410中，複數個DUT被耦合到一負載板。在一個實施例中，該等DUT係具有一通用非同步接收器發送器(UART)UART介面的NVMe裝置。該等DUT可以是非依電性記憶體高速(NVMe)固態硬碟(SSD)。
在方塊420中，該等複數個DUT被測試。該等複數個DUT可被並行測試。
在方塊430中，該等多條路徑被組配用於存取一CPU以及並行地測試該等複數個DUT。在一個實施例中，該組配利用一靈活的增強輔助介面。在一個示例性實施例中，組配用於存取該CPU之多條路徑使得串列匯流排的數量可增加到超出該CPU之一I/O空間位址的限制。
在方塊440中，根據該等多條路徑來指引該等複數個DUT的測試。在一個實施例中，指引該等複數個DUT的測試包括指引除錯操作。在一個示例性實現方式中，指引該等複數個DUT的測試包括為測試系統提供多功能裝置，該裝置可以在每個CPU具有多個DUT的一環境中工作。
在一個實施例中，增強輔助介面測試系統及方法可在類似於在圖5、6、及7中所示該等實施的測試系統中被實現。
圖5根據一個實施例係一示例性測試系統500的一方塊圖。測試系統500包括電子裝置分隔室510及測試器電子裝置520、負載板530、DUT 570、以及具有門591的測試室590。電子裝置分隔室510包括控制器511及環境分隔室512。
應被理解的是，可以在各種測試系統組配或方法中實現可選擇的測試系統及方法。圖6根據一個實施例係一示例性測試系統的一方塊圖。它由一大型的可控環境室或烤箱71所組成，其包含一烤箱架10及加熱和冷卻元件11。該烤箱架10在許多個負載板托盤31、32、33、34、41、42、43及44中包含待測裝置(DUT)。該環境測試室71具有實心壁及包圍該測試架10的一實心門72。該等加熱及冷卻元件11可以具有一較大的溫度範圍(例如攝氏-10至120度)。該測試器或測試頭81包含各種機架式組件，包括有系統控制器網路交換器52、系統電源組件53、以及測試器片層50(該測試器片層包含該等測試器電子裝置)。該等負載板托盤(例如，30、31、等等)被連接到測試器片層50(多個負載板托盤可被耦合到一單一測試器片層)。還有一測試器托盤30及待測裝置(例如，91、92、等等)的一方塊圖。該等負載板托盤被手動地裝有待測裝置。該完整的測試器托盤(例如，30、31、等等)被手動地插入環境室71中，並被手動地連接到該測試器電子裝置(例如，50、52、53、等等)。該過程可能是勞力密集的並且係麻煩的(例如，該過程需要打開該環境室71的該門72並且手動地嘗試把該等托盤穿過該門72插入到該適當的位置)。
在一個實施例中，一測試系統包括一裝置介面板及控制測試操作的測試器電子裝置。該等測試器電子裝置可被置於一外殼中，其一起被稱為該原始裝置。該裝置介面板具有待測裝置存取介面，該介面允許對該待測裝置進行實體操作(例如，手動操作、機械手操作、等等)。可以獨立地實體操作一待測裝置，而對另一個待測裝置的測試操作幾乎沒有干擾或沒有影響。裝置介面板及其負載板可被方便地設置以適應不同的裝置外型因子。在一個實施例中，負載板被組配有待測裝置介面及通用原始裝置介面。在一個示例性實施例中，該裝置介面板可以控制一待測裝置的一周圍環境。
圖8根據一個實施例係一示例性測試系統800的一方塊圖。測試系統800包括一測試原始裝置890(例如，包含有用於該待測裝置的該測試控制硬體及電源組件、等等)以及位於該原始裝置890前面並耦合到其之一裝置介面板(DIB)810。在一個實施例中，該裝置介面板810係一部分外殼。該負載板還被耦合至該原始裝置890並電氣介接該原始裝置890以獲得用於測試該待測裝置820的電力及高速電氣信號。該裝置介面板可包括一空氣流動通道844，其允許空氣流入及流出在測試環境下的該裝置。該空氣流動通道844可包括擋板。該裝置介面板810的部分外殼包括一待測裝置存取介面870，該介面使得對該待測裝置的實體存取變得容易(例如，暢通無阻、不受阻礙、等等)。環境控制組件811及814控制及維護待測裝置周圍環境條件(例如，溫度、空氣流速、等等)。該等環境控制組件可以創建一環境範圍，其防止或減輕外界環境條件對待測裝置運行的干擾。雖然進入測試系統800會以比進入測試系統700容易，測試系統配置適配器既可以進行補充操作又可以進行功能測試，這仍然帶來了好處，即無需在單獨的測試系統之間進行昂貴且費時的DUT多次移動(不同於傳統的測試方法)。
該增強輔助介面系統及方法可靈活地增加並行性，從而實現更高效率及更有效果的測試及除錯。該增強輔助介面系統及方法可使每個CPU進行更多的並行DUT測試。這實際上有助於避免或鬆解在I/O空間與可並行測試之裝置數量間該傳統直接/嚴格限制的相關性。一使用者或顧客可以選擇使用該增強輔助介面系統及方法之該新穎靈活的記憶體映射介面，而不是該傳統受限制之I/O空間方法。因此，增強輔助介面系統及方法可以克服CPU I/O空間限制，與傳統方法相比，可以並行測試更多的DUT。
雖然已經結合了較佳的實施例描述了本發明，但應當理解的是，它們並不旨在把本發明限制在這些實施例中。相反的是，本發明旨在涵蓋替代、修改、及等同物。該描述並非旨在窮舉或把本發明限制為該揭露之精確的形式，並且顯然許多的修改及變化是有可能的。
本詳細描述的某些部分所呈現的方式係使用程序、邏輯方塊、處理、以及在一電腦記憶體內在資料位元上操作的其他符號表示形式。這些描述及表示係在資料處理領域之習知技藝者通常用來向該領域之其他習知技藝者有效地傳達其工作實質的手段。此處，通常把程序、邏輯方塊、處理等等視為導致所需結果之步驟或指令的一自洽序列。這些步驟包括對物理量的實體操縱。通常，儘管不是必須的，這些量採取能夠在電腦系統中被儲存、傳輸、組合、比較、以及以其他方式被操縱之電氣、磁性、光學或量子信號的形式。主要出於通用的原因，有時已經證明把這些信號稱為位元、數值、元素、符號、字元、項、數字、等等係方便的。
然而，應該記住的是所有這些及類似的術語均與適當的物理量相關聯，並且僅是套用至這些量的方便標籤而已。除非特別地指出不然會從該等討論中顯而易見的是，應理解在本申請的通篇中利用諸如「處理」、「運算」、「計算」、「確定」、「顯示」等術語的討論係指電腦系統或類似處理裝置(例如，電氣、光學、或量子運算裝置)的動作及過程，其操作及轉換被表示為物理(例如，電子)量的資料。該術語指的是處理裝置的操作及過程，這些操作及過程把在電腦系統組件(例如暫存器、記憶體、其他此類資訊儲存、傳輸或顯示裝置、等等)中的物理量操縱或轉換為類似地被表示成為在其他組件中物理量的其他資料。
應被理解的是，本發明的實施例可以與多種不同類型之有形記憶體或儲存器(例如，RAM、DRAM、快閃記憶體、硬碟、CD、DVD、等等) 兼容並以其來實現。可被更改或重寫的記憶體或儲存器可視為一非暫時性的儲存媒體。指出一非暫時性的儲存媒體旨在無意限制該媒體的特性，並可以包括各種儲存媒體(例如，可規劃、可抹除、不可規劃、讀/寫、唯讀、等等)以及「非暫時性的」電腦可讀取媒體包括所有的電腦可讀取媒體，唯一的例外係一暫時性的傳播信號。
應當理解的是，本描述包括與新穎方法相關聯之示例性的概念或實施例。還應理解的是，該列舉不是窮舉的，並且不一定包括所有可能的實現方式。可以以硬體、韌體、軟體、等等來實現這些概念及實施例。在一個實施例中，該方法或過程描述了由各種處理組件或單元所執行的操作。在一個示例性實施例中，與該等方法、過程、操作等等相關聯的指令或指示可被儲存在一記憶體中，並致使一處理器可以執行該等操作、功能、動作、等等。
基於說明及描述的目的，以上已經給出本發明之特定實施例的描述。它們並不旨在窮舉或把本發明限制為所揭露之該等精確的形式，並且顯然可根據上述教導進行許多的修改及變型。該等實施例被選擇及描述係為了可以最佳地解釋本發明的原理及其實際的應用，從而使得本領域的其他習知技藝者能夠最好地利用本發明及具有各種修改之各種的實施例，以適合於預期的特定用途。本發明的範圍旨在由所附的請求項及其等同物來限定。除非在該請求項中被明確地說明，否則在方法請求項中所列之步驟並不意味著執行這些步驟之任何特定的順序。
10:烤箱架 11:加熱和冷卻元件 30、31、32、33、34、41、42、43、44:負載板托盤 50:測試器片層 52:系統控制器網路交換器 53:系統電源組件 71:可控環境室 72:門 81:測試器或測試頭 91、92:待測裝置 100:增強輔助介面測試系統 110、111、112:DUT 120:負載板 130:測試系統 131:測試加速器 132、211:記憶體映射 140:使用者測試介面 141:CPU 142、222、232、242:記憶體 143:顯示器 200:增強介面系統 210:測試器 220、230、240:DUT(SSD)NVME-EP 221、231、241:I/O 223、233、243:NVME功能 224、234、244:UART功能 300:記憶體映射 310:記憶體位址範圍欄 311、312、313、314:記憶體位址範圍 320:分配資料欄 321、322、323、324:分配識別碼 410〜440:方塊 500、700、800:測試系統 510:電子裝置分隔室 511:控制器 512:環境分隔室 520:測試器電子裝置 530:負載板 570:DUT 590:測試室 591:門 810:裝置介面板(DIB) 820:待測裝置 844:空氣流動通道 850: 870:待測裝置存取介面 890:測試原始裝置
圖1根據一個實施例係一示例性測試環境或系統的一方塊圖。
圖2根據一個實施例係一增強介面系統的一方塊圖。
圖3根據一個實施例係一示例性記憶體映射的一方塊圖。
圖4根據一個實施例係一示例性增強介面方法的一流程圖。
圖5根據一個實施例係一示例性測試系統的一方塊圖。
圖6根據一個實施例係另一示例性測試系統的一方塊圖。
圖7根據一個實施例係另一示例性測試系統的一方塊圖。
500:測試系統
510:電子裝置分隔室
511:控制器
512:環境分隔室
520:測試器電子裝置
530:負載板
570:DUT
590:測試室
591:門

Claims (18)

  1. 一種增強輔助介面測試系統，其包含有：一負載板，其被組配成與複數個待測裝置(DUT)耦合；測試電子裝置，其被組配成測試該等複數個DUT，其中該等測試電子裝置被耦合到該負載板；一控制器，其被組配來指引該等DUT的測試，其中該控制器被耦合到該等測試電子裝置；以及一記憶體映射介面，其被組配成實現多條路徑以存取在該控制器上的一中央處理單元(CPU)，並致使可以並行測試多個DUT。
  2. 如請求項1之增強輔助介面測試系統，其中該等DUT係具有一通用非同步接收器發送器(UART)UART介面的NVMe裝置。
  3. 如請求項2之增強輔助介面測試系統，其中該等NVMe裝置具有透過PCIe之一UART介面。
  4. 如請求項1之增強輔助介面測試系統，其中該等DUT係PCIe非依電性記憶體高速(NVMe)固態硬碟(SSD)。
  5. 如請求項1之增強輔助介面測試系統，其中該控制器為測試系統提供了多功能裝置，該等多功能裝置可在每個CPU偕同多個DUT的一環境中工作。
  6. 如請求項1之增強輔助介面測試系統，其中藉由對一FPGA、驅動程式、以及使用者空間的修改，來支援該記憶體映射介面。
  7. 如請求項1之增強輔助介面測試系統，其中該記憶體映射介面使得串列匯流排的數量可以增加超過該控制器之一I/O空間位址的限制，其又使得更多裝置將能被連接並至少部分同時或並行地被測試。
  8. 一種增強輔助介面測試方法，其包含有： 把複數個DUT耦合到一負載板；測試被耦合到該負載板的該等複數個DUT；組配多條路徑用於存取一CPU並且並行地測試該等複數個DUT，其中該組配利用了一靈活的增強輔助介面；以及根據該等多條路徑指引對該等複數個DUT的測試。
  9. 如請求項8之增強輔助介面測試方法，其中該等DUT係具有一通用非同步接收器發送器(UART)UART介面的NVMe裝置。
  10. 如請求項8之增強輔助介面測試方法，其中指引該等複數個DUT的測試包括指引除錯操作。
  11. 如請求項8之增強輔助介面測試方法，其中指引該等複數個DUT的測試包括為測試系統提供多功能裝置，該等多功能裝置可在每個CPU偕同多個DUT的一環境中工作。
  12. 如請求項8之增強輔助介面測試方法，其中組配多條路徑用於存取該CPU會使得串列匯流排的數量可以增加超過該CPU之一I/O空間位址的限制。
  13. 如請求項8之增強輔助介面測試方法，其包括利用用於存取該CPU之新穎的靈活記憶體映射介面之該等多條路徑的該組配，而非使用一有限的I/O空間方法。
  14. 如請求項8之增強輔助介面測試方法，其中該等DUT係PCIe非依電性記憶體高速(NVMe)固態硬碟(SSD)。
  15. 一種增強輔助介面測試系統，其包含有：一負載板，其被組配成與複數個待測裝置(DUT)耦合；測試電子裝置，其被組配成利用一通用非同步接收器發送器(UART)UART介面測試該等複數個NVMe裝置，其中該等測試電子裝置被耦合到該負載板； 一控制器，其被組配成指引該等DUT的測試，其中該控制器被耦合到該等測試電子裝置；以及一靈活的增強輔助介面，其被組配成實現多條路徑以存取在該控制器上的一中央處理單元(CPU)並使得可以並行地測試多個NVMe裝置。
  16. 如請求項15之增強輔助介面測試系統，其中被並行地測試之DUT的數量不受到CPU I/O空間限制的約束。
  17. 如請求項15之增強輔助介面測試系統，其中該靈活的增強輔助介面包括一記憶體映射介面。
  18. 如請求項15之增強輔助介面測試系統，其中該靈活的增強輔助介面為測試系統提供多功能裝置，該等多功能裝置可在每個CPU偕同多個DUT的一環境中工作。
TW110104551A 2020-03-31 2021-02-05 增強輔助介面測試系統及方法 TWI777405B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063003013P 2020-03-31 2020-03-31
US63/003,013 2020-03-31
US17/161,417 US11899550B2 (en) 2020-03-31 2021-01-28 Enhanced auxiliary memory mapped interface test systems and methods
US17/161,417 2021-01-28

Publications (2)

Publication Number Publication Date
TW202147137A TW202147137A (zh) 2021-12-16
TWI777405B true TWI777405B (zh) 2022-09-11

Family

ID=77856002

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110104551A TWI777405B (zh) 2020-03-31 2021-02-05 增強輔助介面測試系統及方法

Country Status (5)

Country Link
US (1) US11899550B2 (zh)
JP (1) JP7157197B2 (zh)
KR (1) KR102526515B1 (zh)
CN (1) CN113468087B (zh)
TW (1) TWI777405B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102594471B1 (ko) * 2022-12-07 2023-10-26 주식회사디아이 반도체 테스트 장비의 다중 테스트 존 제어장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200535440A (en) * 2004-04-19 2005-11-01 Agilent Technologies Inc Apparatus, system and/or method for combining multiple tests to a single test in a multiple independent port test environment
CN101073016A (zh) * 2004-12-09 2007-11-14 株式会社爱德万测试 用于执行测试器工具模块的安装和配置管理的方法和系统
CN103038751A (zh) * 2010-05-28 2013-04-10 爱德万测试公司 具有可变并行性和固件可升级性的灵活存储接口测试器
CN105144114A (zh) * 2013-02-21 2015-12-09 爱德万测试公司 Fpga块具有混合协议引擎的测试器
US20180189159A1 (en) * 2014-12-16 2018-07-05 Richard Carmichael Blade centric automatic test equipment system
TW201840996A (zh) * 2017-01-13 2018-11-16 美商Ａ Ｔ Ｅ 決策公司 用於動態重組態自動測試設備的系統及方法
CN110618903A (zh) * 2018-06-19 2019-12-27 北京忆恒创源科技有限公司 电子设备测试方法与装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659680A (en) 1995-06-30 1997-08-19 Micro Processor Systems, Inc. PC compatible modular based diagnostic system
US6311149B1 (en) * 1997-08-18 2001-10-30 National Instruments Corporation Reconfigurable test system
US6671844B1 (en) * 2000-10-02 2003-12-30 Agilent Technologies, Inc. Memory tester tests multiple DUT's per test site
US6687855B1 (en) 2000-10-20 2004-02-03 Agilent Technologies, Inc. Apparatus and method for storing information during a test program
US6658633B2 (en) * 2001-10-03 2003-12-02 International Business Machines Corporation Automated system-on-chip integrated circuit design verification system
KR20050007474A (ko) * 2002-05-08 2005-01-18 엔피테스트, 인코포레이티드 다목적 메모리를 지닌 테스터 시스템
US7036062B2 (en) 2002-10-02 2006-04-25 Teseda Corporation Single board DFT integrated circuit tester
KR100498509B1 (ko) 2003-11-12 2005-07-01 삼성전자주식회사 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법
US7353328B2 (en) 2004-03-29 2008-04-01 Hewlett-Packard Development Company, L.P. Memory testing
ATE492885T1 (de) 2006-05-18 2011-01-15 Dialog Semiconductor Gmbh Testvorrichtung für speicher
EP1881505A1 (en) 2006-07-20 2008-01-23 STMicroelectronics S.r.l. Memory device with embedded microprocessor for autonomously searching and repairing failures
US20100023294A1 (en) 2008-07-28 2010-01-28 Credence Systems Corporation Automated test system and method
JP2011247750A (ja) 2010-05-27 2011-12-08 Advantest Corp 試験装置および接続部
US9341479B2 (en) 2013-03-05 2016-05-17 Google Inc. Configurable point of interest alerts
US9310427B2 (en) 2013-07-24 2016-04-12 Advantest Corporation High speed tester communication interface between test slice and trays
US9251915B2 (en) * 2013-11-11 2016-02-02 Advantest Corporation Seamless fail analysis with memory efficient storage of fail lists
EP2927812B1 (en) * 2013-12-31 2017-08-02 Huawei Technologies Co., Ltd. Method and apparatus for extending pcie bus domain
JP2016035957A (ja) 2014-08-01 2016-03-17 東京エレクトロン株式会社 デバイスの検査方法、プローブカード、インターポーザ及び検査装置
CN104156333A (zh) * 2014-08-12 2014-11-19 成都联星微电子有限公司 一种基于fpga的uart多接口扩展系统和方法
US10599349B2 (en) 2015-09-11 2020-03-24 Samsung Electronics Co., Ltd. Method and apparatus of dynamic parallelism for controlling power consumption of SSDs
US10114658B2 (en) * 2016-05-23 2018-10-30 Baida USA LLC Concurrent testing of PCI express devices on a server platform
KR20180016680A (ko) * 2016-08-04 2018-02-19 삼성전자주식회사 저장 장치, 그것을 테스트 하는 테스트 시스템 및 방법
US10634723B2 (en) 2017-01-03 2020-04-28 Advantest Corporation Method and system for acquisition of test data
US10379158B2 (en) 2017-02-09 2019-08-13 Advantest Corporation Real-time capture of traffic upon failure for protocol debug
US10677845B2 (en) * 2017-03-01 2020-06-09 Intel Corporation Converged test platforms and processes for class and system testing of integrated circuits
US10282094B2 (en) 2017-03-31 2019-05-07 Samsung Electronics Co., Ltd. Method for aggregated NVME-over-fabrics ESSD
US10241146B2 (en) 2017-05-01 2019-03-26 Advantest Corporation Test system and method
US11210084B2 (en) * 2018-03-09 2021-12-28 Samsung Electronics Co., Ltd. Integrated single FPGA and solid state disk controller
US10955461B2 (en) 2018-05-16 2021-03-23 Advantest Corporation Smart and efficient protocol logic analyzer configured within automated test equipment (ATE) hardware
US10929260B2 (en) 2018-05-16 2021-02-23 Advantest Corporation Traffic capture and debugging tools for identifying root causes of device failure during automated testing
US10761138B2 (en) 2018-09-18 2020-09-01 Advantest Corporation Low cost built-in-self-test centric testing
CN110287074B (zh) * 2019-06-28 2023-03-21 深圳忆联信息系统有限公司 Pcie ssd产品的一站式集成测试方法及其装置
WO2021023372A1 (en) * 2019-08-06 2021-02-11 Advantest Corporation An automated test equipment for testing a device under test which comprises a processing unit and a program and/or data memory, an automated test equipment which comprises a test controller, one or more interfaces to the device under test, a shared memory and a method for testing a device under test
CN110618993B (zh) 2019-09-17 2022-07-08 金蝶软件（中国）有限公司 一种数据组织结构、数据获取方法、装置及可读存储介质
US11175977B2 (en) * 2020-01-14 2021-11-16 Nxp Usa, Inc. Method and system to detect failure in PCIe endpoint devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200535440A (en) * 2004-04-19 2005-11-01 Agilent Technologies Inc Apparatus, system and/or method for combining multiple tests to a single test in a multiple independent port test environment
CN101073016A (zh) * 2004-12-09 2007-11-14 株式会社爱德万测试 用于执行测试器工具模块的安装和配置管理的方法和系统
CN103038751A (zh) * 2010-05-28 2013-04-10 爱德万测试公司 具有可变并行性和固件可升级性的灵活存储接口测试器
CN105144114A (zh) * 2013-02-21 2015-12-09 爱德万测试公司 Fpga块具有混合协议引擎的测试器
US20180189159A1 (en) * 2014-12-16 2018-07-05 Richard Carmichael Blade centric automatic test equipment system
TW201840996A (zh) * 2017-01-13 2018-11-16 美商Ａ Ｔ Ｅ 決策公司 用於動態重組態自動測試設備的系統及方法
CN110618903A (zh) * 2018-06-19 2019-12-27 北京忆恒创源科技有限公司 电子设备测试方法与装置

Also Published As

Publication number Publication date
KR20210122197A (ko) 2021-10-08
CN113468087A (zh) 2021-10-01
US20210303430A1 (en) 2021-09-30
TW202147137A (zh) 2021-12-16
JP2022115768A (ja) 2022-08-09
KR102526515B1 (ko) 2023-04-26
CN113468087B (zh) 2024-05-10
US11899550B2 (en) 2024-02-13
JP7157197B2 (ja) 2022-10-19

Similar Documents

Publication Publication Date Title
US20220043761A1 (en) Command packets for the direct control of non-volatile memory channels within a solid state drive
US11099228B2 (en) Test system and method
CN108802519B (zh) 测试系统和方法
TWI777405B (zh) 增強輔助介面測試系統及方法
US20210302469A1 (en) Universal Test Interface Systems and Methods
TWI815082B (zh) 彈性測試系統和方法
US20230259435A1 (en) Multiple-name-space test systems and methods
TWI790683B (zh) 測試系統組配適配器及測試系統
US9672127B2 (en) Bus interface system for interfacing to different buses
US6311303B1 (en) Monitor port with selectable trace support
US11733290B2 (en) Flexible sideband support systems and methods
US20210302501A1 (en) Test Equipment Diagnostics Systems and Methods
US20240095136A1 (en) Systems and methods for testing cxl enabled devices in parallel
US20210302496A1 (en) Random Number Generation Testing Systems and Methods
US20240176757A1 (en) Automatic test equipment architecture providing odd sector size support
KR20240040653A (ko) Dax 메모리 관리를 이용하여 cxl 프로토콜 지원 장치를 테스트하는 시스템 및 방법
KR20240040654A (ko) Cxl 지원 디바이스를 병렬로 테스트하는 시스템 및 방법
KR20240040651A (ko) 테스트 환경 시스템 및 방법을 위한 cxl 프로토콜 지원
KR20240040652A (ko) Cxl 프로토콜 지원형인 dut에 대한 테스트 환경에서의 무중단 추가 관리

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent