TWI769189B - 於微電子裝置中的用於堆疊的晶粒的互連結構 - Google Patents

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湯瑪士 偉勒
喬治 賽德曼
安卓斯 瓦特
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美商英特爾股份有限公司
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Abstract

一種微電子封裝，包含至少二半導體晶粒，一晶粒至少部分疊於另一晶粒上方。至少上晶粒的導向為它的主動表面面對重分配結構的方向，且一或更多導線耦合以從此主動表面上的接觸延伸進入重分配結構中的導電結構。

Description

於微電子裝置中的用於堆疊的晶粒的互連結構
[0001] 此處所述的實施方式一般關於用於提供在微電子裝置中的互連的方法及設備；且特別是關於用於提供在微電子裝置中的一或更多堆疊的晶粒及重分配結構之間的互連的方法及設備。
[0002] 微電子裝置的許多形式，例如IC(積體電路)封裝，包含一或更多半導體晶粒(又，於此稱為「晶粒」)，耦合於適用以幫助與其它裝置(例如，例如主機板的印刷電路板，或其它模組化組件)的互連的重分配結構。對於裝置的許多類型，垂直堆疊的晶粒幫助減少封裝的側向(X-Y尺度)尺寸，而作出了增加封裝高度(Z尺度)的犧牲。此重分配結構可包含一或更多層，各層包含導電跡線及通孔以直接或間接地連接於在一或更多半導體晶粒上的各別接觸，而重分配晶粒連接至其它位置。於「扇出(fan-out)」封裝的例子，重分配結構可包含電跡線，電跡線被配置以重分配於晶粒上的接觸的至少部分或全部以接觸半導體晶粒本身的側向尺度(晶粒的「足跡(footprint)」)外的位置。 　　[0003] 以前，已知不同的結構用於提供電通訊於封裝中的堆疊的晶粒及重分配結構之間。一普遍的結構為下伏於堆疊的晶粒且具有「穿過矽通孔」(TSV)的下結構(為半導體晶粒或中介物)，提供電連接於堆疊的晶粒及重分配結構之間。唯，要製造此結構可為複雜且高成本。用於提供直接電連接於堆疊的晶粒和支持結構之間的傳統系統可普遍地需要額外的高度(Z尺度)於最上堆疊的晶粒之上以適配電連接結構。於其它提出的系統，若連接結構不需要於堆疊的晶粒之上的額外的高度，連接結構可僅延伸至支持結構的相鄰表面。
及
[0010] 以下的敘述及圖式足以描述特定的實施方式以致能所屬技術領域中具有通常知識者實現它們。其它實施方式可併入結構的、邏輯的、電的、程序的、及其它改變。一些實施方式的部分及特徵可包含於其它實施方式的部分及特徵，或作為對於其它實施方式的部分及特徵的替代。請求項中所提出的實施方式包含所有可得的這些請求項的均等。 　　[0011] 如於上所提出的，用於連接在微電子裝置封裝中的一或更多堆疊的晶粒與封裝中的重分配結構的許多傳統的系統需要於封裝中的最上堆疊的晶粒之上的額外的高度，或會僅延伸於重分配結構的表面以與其的連接。此處所述的範例結構可提供對於堆疊於另一晶粒上方的晶粒的配置的彈性，及/或致能用於連接堆疊的晶粒與重分配結構的選擇性的組態。如於此處所述的例子，堆疊於另一晶粒上方的晶粒可僅部分地延伸於下晶粒之上，或可完全延伸於整個下晶粒的足跡上且超出下晶粒的足跡(於X-Y側向尺度的至少之一)。上晶粒可被設置為它的主動表面面對重分配結構的方向，且一或更多導線可耦合此主動表面上的接觸，且可延伸進入重分配結構中的各別導電結構。 　　[0012] 如於此所用的，單詞「重分配結構」用以整體表示複數材料階層(例如，於金屬或其它導電材料層的相對側上的介電質的二層)，其整體形成導電跡線及互連(一般以導電通孔的形式，例如微通孔)以整體重分配半導體晶粒的接觸至想要的位置及空間以幫助對於外部結構的附接，且亦至形成於其上的接觸(例如，接觸球)。單詞考慮重分配結構具有金屬(或其它導電物)跡線的單層，或是金屬(或其它導電物)跡線的多層，其垂直地從另一者偏位且從另一者絕緣。 　　[0013] 此處的例子敘述微電子裝置整合扇出重分配結構，其延伸超過直接連接於重分配結構的晶粒的一或更多者的足跡。於這些範例組態，重分配結構部分由包封微電子裝置的晶粒的模具組件支持。於這些例子，重分配結構在包封晶粒於微電子裝置內後形成。 　　[0014] 現在參照圖1，此圖描述範例微電子裝置100的示意表示的截面，根據本發明。微電子裝置100包含第一半導體晶粒102，有堆疊的第二半導體晶粒104以部分地延伸於晶粒102上方。於此例，第一半導體晶粒102及第二半導體晶粒104為耦合在一起，例如藉由以110表示的黏著層。半導體晶粒102、104被包封於模具組件106中。於此例所述，第二半導體晶粒104的最上(「背側」)表面被暴露，且模具組件106延伸於第二半導體晶粒104的周邊周圍。於其它例子，第二半導體晶粒104及可為於微電子裝置中的任意其它額外的晶粒，可完全地被裝在模具組件內。於其它例子，對於裝置，例如範例微電子裝置100，當半導體晶粒的背側被暴露，額外的背側保護材料或結構可提供於此晶粒上方，且可能於模具組件106的至少一些部分上方。 　　[0015] 一般以108表示的重分配結構，由第一半導體晶粒102及模具組件106支持。重分配結構108包含金屬化層，定義導電跡線(其例子標示為112)及導電通孔(其例子標示為114)。導電跡線112及通孔114保留於介電質結構120內。一些導電跡線112形成接觸墊以支持接觸，例如焊球116，以提供與外部結構(例如，主機板或其它支持結構)的電連接。於所述的例子，導電跡線可直接連接於第一半導體晶粒112的主動表面上的接觸位置，其經由直接形成於第一半導體晶粒上導電微通孔。第二半導體晶粒104導向為它的主動表面導向為面對重分配結構108。第二半導體晶粒104的主動表面上的接觸直接連接重分配結構108中的各別導電結構，其經由以延伸進入此種導電結構(例如微通孔114)的導線118形成的互連。如於後更詳細的敘述的，導線118可藉由傳統導線接合技術設置於第二半導體晶粒104上。此外，於許多例子，重分配結構108的各別導電結構可被形成以延伸於各導線118的末端部分周圍。 　　[0016] 現在參照圖2A至2C，這些圖各描述範例微電子裝置的範例替代組態的截面的示意表示，根據本發明。首先參照圖2A，範例微電子裝置200包含第一半導體晶粒202及由黏著層206堆疊於晶粒202上方且耦合至晶粒202的第二(堆疊的)半導體晶粒204。第一及第二晶粒202、204保持於模具組件210內。重分配結構208形成於第一半導體晶粒202及模具組件210上。於微電子裝置200的例子，第二半導體晶粒204完全延伸(至少於X-Y尺度的一者)跨越第一半導體晶粒202的寬度。因此，於第一半導體晶粒202的兩側上，導線212從堆疊的半導體晶粒204延伸。如參照圖1所述的，各導線212延伸進入重分配結構208中的各別導電結構。於多樣的例子，各導線可延伸以接觸且終結於重分配結構208中的任意各別導電結構內，包含例如導電跡線、微通孔及接觸球。於所示的例子，各導線212延伸進入於具有導電跡線218、220的第一及第二層的多層重分配結構的第一、最下層中的各別微通孔216中，於各別介電質層214A、214B內。第一層的個別導電跡線218經由微通孔222連接於第二層的個別導電跡線220。第二層的導電跡線220延伸以形成用於支持焊球224的接觸墊。一或更多介電質層可形成於第二層的導電跡線220之間及上方，如所示的226於導電跡線220之間，且如所示的228於導電跡線220上方，導電跡線220包含形成接觸墊的表面。於一些例子，最上介電質228可為焊阻層。於其它例子(且如圖2C所示)，單介電質材料(其可為焊阻層)可形成於導電跡線220之間及上方。 　　[0017] 現在參照圖2B，圖所示的為微電子裝置230的另一結構。微電子裝置230的基本結構為直接相似於圖2A的微電子裝置200的基本結構，且因此對應的元件給予相似的編號，且除了以下所標記的以外，伴隨圖2A的敘述可應用於微電子裝置230。微電子裝置230與微電子裝置200的差異在於當第一導線232延伸進入重分配結構208的第一層中的導電結構中(所示的例子進入通孔216)，長於導線232的第二導線234從第二半導體晶粒204延伸直接進入重分配結構208的第二層中的導電結構中(於所示的例子為微通孔222)。因此，第二半導體晶粒可經由不同長度的導線直接耦合至於重分配結構中的想要的垂直偏位位置。此幫助堆疊的第二半導體晶粒與重分配結構中的想要的節點直接通訊，而不需要遍歷重分配結構的所有階層。於其它例子，重分配結構可具有三、四、或更多導電層，且個別導線可形成有長度以延伸進入於重分配結構中的此類層的任一中的重分配結構中的任意想要的導電結構(例如，導電跡線、導電微通孔、接觸墊)；或可一路延伸經過重分配結構層以延伸超過接觸墊且進入接觸球。 　　[0018] 現在參照圖2C，圖所示的為微電子裝置240的另一結構。微電子裝置230的基本結構為直接相似於圖2A及2B的微電子裝置200及230的基本結構，且因此對應的元件給予相似的編號，且除了以下所標記的以外，伴隨圖2A的敘述可應用於微電子裝置240。如上所示，導線可延伸進入重分配結構208的任意導電結構，包含導電跡線、通孔(或微通孔)或接觸球的任意者。範例微電子裝置240包含第一導線244，其從第二(堆疊的)晶粒242延伸，且經由形成於導電跡線220中的接觸墊延伸進入形成於導電跡線220上的接觸球224中。因此直接通訊建立於晶粒242及微電子裝置240的接觸球224之間。微電子裝置240亦包含另一導線248，其從晶粒242延伸，其終結於導電跡線內，於此例，重分配結構208的第一導電層的導電跡線218。又，如先前所述的，於微電子裝置240中，介電質材料246的單層延伸於導電跡線220的上層之間及上方。任意多樣的可能的材料可被使用予此介電質層246；例如，一些例子可使用焊阻材料予介電質材料246。 　　[0019] 圖2A至2C的任意者的範例結構僅為說明性的，且應理解的是於重分配結構208內的多樣的導電結構與堆疊的晶粒的導線的想要的連接的任意一或更多者可被使用於微電子裝置中的個別導線。任意此種微電子裝置可包含複數導線，其各者可連接於重分配結構中的任意想要的導電結構。於一些例子，導線可各終結於導電結構內，其與它們作成接觸。唯，於一些例子，導線可接觸且延伸經過導電結構以作成接觸於再另一導電結構(參照例如圖2C，其中導線244延伸經過導電跡線220且終結於接觸球224)。 　　[0020] 現在再參照圖3A至3C，圖描述形成根據圖2A至2C的各範例組態堆疊的晶粒的範例組態。圖3A描述具有複數半導體晶粒位置302A至302H形成於其上的晶圓300的示意表示。各晶粒位置302A至302H包含於各晶粒位置的主動表面上的接觸表面的二隔開的群組。於所述的例子，接觸表面配置於鄰近各晶粒位置的相對邊緣的列中，各接觸表面具有各別導線從其延伸，其會形成各別互連。雖然為了舉例僅描述單一列接觸表面與附接導線於各晶粒位置302A至302H的各側上，接觸表面與附接導線可被配置於複數列及/或於晶粒位置上的任意其它想要的配置。於許多例子，各導線可藉由傳統導線接合技術耦合於各別接觸表面，且導線可為傳統導線接合導線。此導線接合導線可由銅或其它金屬形成，例如金、銀、或混合合金；且可為任意適合的直徑。於一些例子，導線可被期待為具有在約10至30µm的範圍中的直徑。 　　[0021] 各導線被形成以一般地延伸遠離各晶粒位置的主動表面。於許多例子，導線可延伸為實質垂直於導線附接至的接觸表面(及支持接觸表面的表面)。對於任意各別晶粒的各導線的長度會依基層晶粒及會設置於此晶粒之下的任意額外晶粒的Z尺度、會延伸於基層晶粒上方的任意材料(例如用以固定堆疊的晶粒的黏著層)、及於導線應延伸於的重分配結構內的垂直尺度而定。例如，於一些範例建構，重分配結構的各層可具有約10µm至15µm的Z尺度。於此一般地敘述的結構的一些範例實施例，個別導線可被期待具有於50µm至300µm的範圍的長度。一旦導線已被附接，個別晶粒位置可被單粒化，例如藉由晶圓鋸、雷射切割等的使用，以定義個別晶粒。 　　[0022] 圖3B描述晶粒310的第一組態，其中於晶粒的各側上的導線312具有實質相同的長度。導線312的長度可被選擇以幫助於例如圖2A的微電子裝置200的微電子裝置中的晶粒的整合。相對地，圖3C描述晶粒316的另一組態，其中於晶粒316的第一側上的導線318長於在晶粒316的相對側上的導線320。因此，晶粒316會適用於例如圖2B的微電子裝置230、或圖2C的微電子裝置240的結構中，其中導線形成為不同長度以幫助延伸進入重分配結構的不同層(可能包含重分配結構的接觸球)。 　　[0023] 現在參照圖4及5，圖4描述用於形成微電子裝置封裝(例如圖1或2A及2B的任意者)的範例製程流程的流程圖；且圖5描述在形成微電子裝置期間的範例階段。如於402表示，製程可開始於藉由黏著材料的使用附接第一半導體晶粒至載體，以半導體晶粒導向為晶粒的主動表面接觸黏著材料。這可為晶圓的「重建(reconstitution)」中的初始階段。作為此種晶圓的重建的例子，如對於所屬技術領域中具有通常知識者可知的，個別單粒化的晶粒設置於模具載體上且以彼此間隔開的關係，間隔被選擇以提供有意尺度，其用於適配要相對於各晶粒形成的選擇的尺度的重分配層，且用以適配重分配層及支持模具結構(有附接的晶粒)的後續單粒化。圖5A描述具有黏著材料504形成於其上的載體502，且第一半導體晶粒506以所述的方式設置於黏著材料上。於一些例子，載體502可為模具載體，其會接收模具組件，如於此之後敘述的。於一些例子，載體502可為表面，例如金屬、玻璃、或矽表面。 　　[0024] 如於404所示，範例製程流程亦包含附接複數導線於第二半導體晶粒的主動表面上的各別接觸，以從主動表面延伸。於上討論的圖3A的例子提供用於執行此操作的範例結構。於其它例子，導線可耦合於已彼此單粒化而不是在晶圓形式中的晶粒，如對於圖3A討論的。 　　[0025] 如於406所示，設置第二半導體晶粒為對於第一半導體晶粒的至少部分重疊關係，第二半導體晶粒的主動表面面對載體，且複數導線延伸超過第一半導體晶粒且進入黏著材料。圖5B描述在第二半導體晶粒508以所述的方式設置後的圖5A的結構，導線512、514延伸進入黏著材料504。於所述的例子，導線512及514延伸進入黏著材料504實質相同的距離。 　　[0026] 為了簡化說明，圖4的範例製程流程400描述堆疊僅一晶粒於另一者上方。唯，許多其它組態是可能的，包含額外的三或更多堆疊的晶粒的階層及/或晶粒的不同配置。另外的組態的例子描述於圖5C，其中額外的晶粒516設置於相鄰第一半導體晶粒506的覆晶配置中；且複數晶粒配置於覆晶晶粒506、516之上的另一階層中。於此例，額外的晶粒518、520、522設置於晶粒的第二階層中，且各分別包含一或更多各別的導線524、526、528，延伸進入黏著材料504。類似圖5B的於上討論，可知從晶粒522延伸的導線528延伸進入黏著材料504，以大於分別耦合於半導體晶粒518、520的導線524、526的群組的距離。此外，可以理解的是，不是晶粒上或晶粒的各側上的所有導線都需要是相同長度。例如，於連接於用於如此所述的晶粒的導線的任意群組，於任意群組中的導線可為不同長度以幫助延伸至重分配結構內的複數層內的想要的附接位置。 　　[0027] 再參照圖4，如於408所示，可形成模具組件，例如藉由使用形成於複數半導體晶粒的周圍的包封。於一些例子，形成模具組件可包含設置模具化合物於模具載體中且使模具化合物於適當的條件以圍繞各微電子裝置的晶粒且以固化。模具組件會延伸至需要的尺度以適配晶粒及額外的側向尺度，其為裝置內的晶粒的插腳輸出的扇出所需。圖5D描述在模具組件530的形成後的圖5B的結構。 　　[0028] 一旦模具組件形成，選擇性的操作可為背研磨(back grind)模具組件及半導體晶粒的一或更多者以減少封裝(及可能的個別堆疊的晶粒，由移除堆疊的晶粒的非活性部分)的垂直尺度。此選擇性的操作描述於圖5E，顯示此種背研磨造成的模具組件530及晶粒508的尺度的減少。於一些例子，若堆疊的晶粒的Z尺度不是問題，利用專用的模具工具的模具製程可用以形成模具組件於堆疊的晶粒的最上的周圍，留下一或更多上晶粒的最上表面被暴露(如圖1所示)。 　　[0029] 再參照圖4，如於410所示，黏著材料層(圖5A至5E中的504)可伴隨載體502從重建的晶圓移除。如圖5F所示，黏著材料層的移除會留下延伸超過第一半導體晶粒506及模具組件530的最外表面的導線512、514。 　　[0030] 如於412所示，重分配結構可之後被形成，其由第一半導體晶粒及模具組件支持。重分配結構會具有複數導電結構，從第二半導體晶粒延伸的導線延伸導電結構的末端。於許多例子，導電結構可特意地形成於導線的至少末端部分的周圍。 　　[0031] 於選擇的製程操作，如於414所示，重分配結構可為具有導電結構的至少第一及第二層的重分配結構的複數層。此種複數層重分配結構的形成進一步參照圖5G至5I敘述。如形成重分配結構的方法的一例，第一介電質層可形成於第一半導體晶粒506及模具組件530的表面上方。範例結構描述於圖5G，其中第一介電質層540已被形成。於一些範例製程，例如裝置及/或模具組件內的晶粒相對地薄，可能想要附接重建的晶圓的背側至載體(如於圖5G的542所示)，以在重分配結構的形成期間使晶圓的處理容易。第一介電質層540可為任意多樣的適當的材料。於一些例子，第一介電質層可包含聚醯胺材料，其於一些例子可為沉積跨越重建的晶圓的整體表面。 　　[0032] 一旦第一介電質層540已被形成，光微影圖案化及蝕刻可用以定義開口544，其用於裝載可連接於晶粒506的主動表面上的接觸及連接於導線512、514的微通孔。圖5H描述複數層重分配結構的第一層的結構，其可由以下的操作形成。 　　[0033] 一旦用於微通孔的開口544已被定義，第一導電層，例如金屬層(於許多例子，銅層)可被沉積於開口中且於第一介電質層540的表面上方。於金屬層為銅的範例製程，電化學電鍍可用以形成銅微通孔546及導電跡線548。於一些範例製程，種層可被沉積於開口內且於第一介電質層540的暴露的表面上。於一些例子，種層可為濺鍍的金屬化層，例如，鈦－鎢/銅(TiW/Cu)或鈦/銅(Ti/Cu)。銅可之後形成於重建的晶圓的表面上方。 　　[0034] 於一些範例製程，電鍍阻層可沉積於種層上方且之後被以傳統的方式圖案化以定義用於形成重分配結構的第一層的導電跡線的輪廓。銅層可之後沉積於由圖案化的電鍍阻(plating resist)留下暴露的種層的暴露的部分上方。圖案化的電鍍阻之後可被移除。因為重分配結構的第一層的導電元件的形成，導線512、514的末端延伸進入導電結構，例如微通孔546(或另一導電結構，如參照圖2A至2C所討論的)。於所述的例子，微通孔546的金屬結構形成於導線512、514的至少末端部分的周圍。當導線直接延伸至導電結構，且導電結構實際上形成於導線周圍，較佳的連接可被形成，且於一些例子，連接會提供相較於其它替代物而言的較低的電阻。可存在於一些例子的一利益，由具有導線延伸進入微通孔的區域，對於微通孔形成開口於介電質層中的製程可作為清潔導線的暴露的表面，因而更增強與形成於導線周圍的導電微通孔的電連接。 　　[0035] 一旦第一金屬層的導電結構被形成，則種層的保留部分可由蝕刻移除。於例如所述的例子，其中種層為鈦－鎢/銅(TiW/Cu)或鈦/銅(Ti/Cu)的任一者，用於移除濺鍍的銅的範例適合化學物為硝酸(HNO3 )，且用於移除鈦(Ti)或鈦－鎢(TiW)的範例適合化學物為過氧化氫(H2 O2 )加上氫氧化銨(NH4 OH)。 　　[0036] 現在參照圖5I，於此例子，其包含對於重分配結構的第一及第二層，另一介電質層550可形成於第一層中的導電結構546、548上方。此層可之後以如上所述的相同方式圖案化，且金屬結構會再以如上所述的相同方式形成以形成重分配結構的第二層552。延伸於需要被暴露的導電結構的部分之間的結構可之後以另一介電質材料隔離，例如焊阻覆層556。接觸結構，例如接觸球554(名為「焊球」而不暗示關於結構的實際材料的任何限制)可之後被形成於個別接觸上以建立裝置與外部結構的機械的及電的連接。 　　[0037] 於圖5H至5I所示的結構，導線512、514的兩者延伸進入微通孔546於複數層重分配結構的第一、較下的層中。唯，如於圖4的範例製程流程中所示，選擇性的結構具有延伸進入重分配層的導電結構的第一層的導線的第一者(進入導電跡線或通孔的任一者)，及延伸進入重分配層的導電結構的第二層或直接進入接觸球的導線的第二者(如於圖2B、2C及關聯於它們的討論)。 　　[0038] 如於前所述的，半導體晶粒的許多類型可以此處所述的方式有利的封裝在一起於微電子裝置中。此有利的組合的一例子會為處理器晶粒與一或更多其它裝置(例如記憶體裝置、晶片組、圖形處理器等)的組合，有裝置的一或更多者堆疊於另一者之上且藉由使用如於此所述的導線互連而連接於重分配結構。所成的堆疊的晶粒微電子裝置於是可包含於較大的電子裝置或系統中，如於下所述的。此電子系統可包含另一微電子裝置及/或於圖6所示的任意額外組件。 　　[0039] 圖6描述系統階層的圖，根據本發明的一實施方式。例如，圖6描述電子裝置(例如，系統)的例子，包含堆疊的晶粒微電子裝置與建構的一或更多導線互連，如於本發明所述的。圖6被包含以顯示用於本發明的較高階裝置應用的例子。於一實施方式，系統600包含但不限於，桌上電腦、膝上電腦、小筆電、平板電腦、筆記型電腦、個人數位助理(PDA)、伺服器、工作站、蜂巢電話、行動電腦裝置、智慧電話、網路應用或電腦裝置任意其它類型。於一些實施方式，系統600為系統單晶片(SOC)系統。 　　[0040] 於一實施方式，處理器610具有一或更多處理器核心612及612N，其中612N表示於處理器610內的第N個處理器核心，其中N為正整數。於一實施方式，系統600包含複數處理器，包含610及605，其中處理器605具有與處理器610的邏輯相似或相同的邏輯。於一些實施方式，處理核心612包含但不限於，用以擷取指令的預取邏輯、用以解碼指令的解碼邏輯、用以執行指令的執行邏輯等。於一些實施方式，處理器610具有快取記憶體616，其用以快取指令及/或用於系統600的資料。快取記憶體616可被組織成包含快取記憶體的一或更多階級的層級結構。 　　[0041] 於一些實施方式，處理器610包含記憶體控制器614，其可操作以執行致能處理器610存取及通訊記憶體630的功能，記憶體630包含揮發記憶體632及/或非揮發記憶體634。於一些實施方式，處理器610與記憶體630及晶片組620耦合。處理器610亦可耦合於無線天線678，以與組態以傳輸及/或接收無線訊號的任意裝置通訊。於一實施方式，無線天線介面678根據以下操作，但不限於以下：IEEE 802.11標準及其相關的家族、家用電力線AV(Home Plug AV (HPAV))、極寬頻(Ultra Wide Band (UWB))、藍牙(Bluetooth)、WiMax、或無線通訊協定的任意形式。 　　[0042] 於一些實施方式，揮發記憶體632包含但不限於，同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)、及/或隨機存取記憶體裝置的任意其它類型。非揮發記憶體634包含但不限於，快閃記憶體、相變記憶體(PCM)、唯讀記憶體(ROM)、電可擦除可程式化唯讀(EEPROM)、或非揮發記憶體裝置的任意其它類型。 　　[0043] 記憶體630儲存用以由處理器610執行的資訊及指令。於一實施方式，在處理器610執行指令時，記憶體630亦可儲存暫時可變或其它中介資訊。於所述的實施方式，晶片組620藉由點對點(PtP或P-P)介面617及622連接於處理器610。晶片組620致能處理器610連接於系統600中的其它元件。於本發明的一些實施方式，介面617及622根據PtP通訊協定操作，例如 Intel® QuickPath Interconnect (QPI)或類似。於其它實施方式，可使用不同的互連。 　　[0044] 於一些實施方式，晶片組620可操作以與處理器610、605N、顯示裝置640及其它裝置672、676、674、660、662、664、666、677等通訊。晶片組620亦可耦合於無線天線678，以與組態以傳輸及/或接收無線訊號的任意裝置通訊。 　　[0045] 晶片組620藉由介面626連接於顯示裝置640。顯示器640可為，例如，液晶顯示裝置(LCD)、電漿顯示器、陰極射線管(CRT)顯示器、或任意其它形式的視覺顯示裝置。於本發明的一些實施方式，處理器610及晶片組620合併於單SOC中。此外，晶片組620連接於一或更多匯流排650及655，其互連多樣的元件674、660、662、664及666。匯流排650及655可藉由匯流排橋672連接在一起。於一實施方式，晶片組620藉由介面624耦合於非揮發記憶體660、大量儲存裝置662、鍵盤/滑鼠664、網路介面666、智慧電視676、消費電子677等。 　　[0046] 於一實施方式，大量儲存裝置662包含但不限於，固態碟、硬碟、通用串列匯流排快閃記憶體碟、或電腦資料儲存介質的任意其它形式。於一實施方式，網路介面666可由可知的網路介面標準的任意類型實施，包含但不限於，Ethernet介面、通用串列匯流排(USB)介面、週邊組件互連(PCI)快速(PCI-E)介面、無線介面及/或介面的任意其它適合的類型。於一實施方式，無線介面根據以下操作，但不限於以下：IEEE 802.11標準及其相關的家族、家用電力線AV(Home Plug AV (HPAV))、極寬頻(Ultra Wide Band(UWB))、藍牙(Bluetooth)、WiMax、或無線通訊協定的任意形式。 　　[0047] 雖然圖6所示的模組描述為於系統600內的分開的方塊，由這些方塊的一些者執行的功能可整合於單半導體電路內或可使用二或更多分開的積體電路實施。例如，雖然快取記憶體616描述為於處理器610中的分開的方塊，快取記憶體616(或616的被選擇的方位)可整合於處理器核心612。 　　[0048] 為了更佳的描述於此所述的方法及設備，提出了非限制性的範例實施方式的組於下作為標號的所示的例子。 　　[0049] 例子1為一種微電子裝置，包含：第一半導體晶粒；重分配結構，耦合於該半導體晶粒的第一側，該重分配層包含複數導電跡線及通孔形成於其中；及第二半導體晶粒，至少部分延伸於對於該重分配結構而言的該晶粒的相對側上的該第一半導體晶粒之上，該第二半導體晶粒具有面對該重分配結構的主動表面，且包含耦合於該主動表面且延伸進入該重分配結構的各別導電結構的一或更多導線。 　　[0050] 於例子2，例子1的標的，其中該重分配結構選擇性地包含：第一重分配層，包含導電跡線及通孔，該第一重分配層耦合於該第一半導體晶粒的第一側；及第二重分配層，包含導電跡線及通孔，其中該第一及第二重分配層中的至少一些跡線經由各別導電通孔彼此耦合。 　　[0051] 於例子3，例子2的標的，其中該一或更多導線的第一導線延伸進入該第一重分配層中的導電結構。 　　[0052] 於例子4，例子2至3的任一或多者的標的，其中該一或更多導線的第一導線延伸進入該第二重分配層中的導電結構。 　　[0053] 於例子5，例子1至4的任一或多者的標的，其中該重分配結構更選擇性地包含組態以契合支持結構的複數接觸物。 　　[0054] 於例子6，例子1至5的任一或多者的標的，其中該第二半導體晶粒選擇性地包含在該主動表面上的複數接觸表面，且其中該一或更多導線的各者耦合於各別接觸表面。 　　[0055] 於例子7，例子2至6的任一或多者的標的，其中該一或更多導線的第一導線延伸進入該第一重分配層中的導電結構；及其中該一或更多導線的第二導線延伸進入該第二重分配層中的導電結構。 　　[0056] 於例子8，例子1至7的任一或多者的標的選擇性地包含第三半導體晶粒，延伸於對於該重分配結構而言的該第一半導體晶粒的相對側上，該第三半導體晶粒具有面對該重分配結構的主動表面，且包含耦合於該主動表面且延伸進入該重分配結構中的各別導電通孔的一或更多導線。 　　[0057] 於例子9，例子1至8的任一或多者的標的選擇性地包含模具組件，覆蓋該複數半導體晶粒，且其中該重分配結構的部分由該模具組件支持。 　　[0058] 於例子10，例子1至9的任一或多者的標的，其中該導線為接合於該第二半導體晶粒的該主動表面上的各別接觸表面的各導線。 　　[0059] 於例子11，例子1至10的任一或多者的標的，其中該重分配結構的複數接觸包含接觸球。 　　[0060] 於例子12，例子5至11的任一或多者的標的選擇性地包含至少一導線，延伸進入組態以契合支持表面的該複數接觸的各別接觸。 　　[0061] 於例子13，例子1至12的任一或多者的標的選擇性地包含至少一導線，延伸進入該重分配結構中的導電通孔。 　　[0062] 於例子14，例子1至13的任一或多者的標的選擇性地包含至少一導線，延伸進入該重分配結構中的導電跡線。 　　[0063] 於例子15，例子1至14的任一或多者的標的，其中該第一半導體晶粒為直接耦合於該重分配結構的覆晶晶粒。 　　[0064] 於例子16，例子15的標的選擇性地包含第三半導體晶粒，亦直接耦合於該重分配結構的覆晶晶粒。 　　[0065] 於例子17，例子15至16的任一或多者的標的選擇性地包含第四半導體晶粒，至少部分延伸於對於該重分配結構而言的相對側上的該第一及第三半導體晶粒的至少一者之上，該第四半導體晶粒具有主動表面且具有耦合於該主動表面及延伸進入該重分配結構中的各別導電通孔的一或更多導線。 　　[0066] 於例子18，例子17的標的選擇性地包含第五半導體晶粒，至少部分延伸於對於該重分配結構而言的相對側上的該第三半導體晶粒之上，該第五半導體晶粒具有耦合於的該第五半導體晶粒的主動表面的一或更多導線，其對於該重分配結構緊密延伸且延伸進入該重分配結構中的各別導電通孔。 　　[0067] 於例子19，例子11至18的任一或多者的標的，其中該複數接觸包含球閘陣列。 　　[0068] 於例子20，例子1至19的任一或多者的標的，其中該第二半導體晶粒固定於該第一半導體晶粒。 　　[0069] 於例子21，例子20的標的，其中該第二半導體晶粒藉由黏著層固定於該第一半導體晶粒。 　　[0070] 例子22為一種形成微電子裝置封裝的方法，包含：藉由黏著材料層的使用附接第一半導體晶粒至載體，以該晶粒的主動表面接觸該黏著材料層；附接複數導線於第二半導體晶粒的主動表面的各別接觸表面，該導線從該第二半導體晶粒的該主動表面延伸；設置該第二半導體晶粒為對於該第一半導體晶粒的部分重疊關係，該第二半導體晶粒的該主動表面面對該載體，且該複數導線延伸超過該第一半導體晶粒且進入該黏著材料層；形成模具組件於第一及第二半導體晶粒周圍；移除該黏著材料層；且形成由該第一半導體晶粒及該模具組件支持的重分配結構，該重分配結構具有複數導電跡線及通孔形成於其中，該重分配結構以圍繞從該第二半導體晶粒延伸的導線的導電結構形成。 　　[0071] 於例子23，例子22的標的，其中，該第一半導體晶粒為直接耦合於該重分配結構的覆晶晶粒。 　　[0072] 於例子24，例子22至23的任一或多者的標的，其中附接複數導線至各別接觸物選擇性地包含附接導線以從該各別接觸大致線性地延伸。 　　[0073] 於例子25，例子22至24的任一或多者的標的，其中該重分配結構選擇性地包含接觸球，被配置以接觸至該微電子裝置封裝外的結構。 　　[0074] 於例子26，例子22至25的任一或多者的標的，其中附接該複數導線至該第二半導體晶粒的該各別接觸選擇性地包含導線接合該導線至該接觸。 　　[0075] 於例子27，例子22至26的任一或多者的標的選擇性地包含在形成該模具組件於該第一及第二半導體晶粒周圍前，附接該第二半導體晶粒至該第一半導體晶粒。 　　[0076] 於例子28，例子22至27的任一或多者的標的，其中形成該重分配結構選擇性地包含：形成導電跡線及通孔的第一重分配層於介電質內，該第一重分配層延伸鄰近該第一半導體晶粒；及形成導電跡線及通孔的第二重分配層於介電質內，其中於該第一及第二層中的至少一些跡線經由導電通孔彼此耦合。 　　[0077] 於例子29，例子28的標的，其中從該第二半導體晶粒的該主動表面延伸的該複數導線的第一導線延伸進入該第一重分配層中的導電結構。 　　[0078] 於例子30，例子29的標的，其中形成該重分配結構選擇性地包含：沉積該第一重分配層的金屬於該第一導線周圍。 　　[0079] 於例子31，例子28至30的任一或多者的標的，其中從該第二半導體晶粒的該主動表面延伸的該複數導線的第一導線延伸進入該第二重分配層中的導電結構。 　　[0080] 於例子32，例子31的標的，其中形成該重分配結構選擇性地包含沉積該第二重分配層的金屬於該第一導線周圍。 　　[0081] 於例子33，例子25至32的任一或多者的標的，其中從該第二半導體晶粒的該主動表面延伸的該複數導線的第一導線延伸進入該重分配結構中的接觸球。 　　[0082] 於例子34，例子33的標的，其中形成該重分配結構選擇性地包含形成該重分配結構的該接觸球於該第一導線周圍。 　　[0083] 於例子35，例子28至34的任一或多者的標的，其中形成該重分配結構選擇性地包含：沉積該第一重分配層的導電通孔的金屬於從該第二半導體晶粒的該主動表面延伸的該複數導線的第一導線周圍；及沉積該第二重分配層的導電通孔的金屬於從該第二半導體晶粒的該主動表面延伸的該複數導線的第二導線周圍；及 　　[0084] 於例子36，例子22至35的任一或多者的標的選擇性地包含附接複數導線於第三半導體晶粒的主動表面上的各別接觸，該導線從該第三半導體晶粒的該主動表面延伸；設置該第三半導體晶粒為對於該第一半導體晶粒的部分重疊關係，該第三半導體晶粒的該主動表面面對該載體，及從該第三半導體晶粒延伸的該複數導線延伸超過該第一半導體晶粒且進入該黏著材料層。 　　[0085] 於例子37，例子22至36的任一或多者的標的選擇性地包含藉由黏著材料層的使用附接作為覆晶晶粒的第三晶粒至該載體，以該第三晶粒的主動表面接觸該黏著材料層。 　　[0086] 於例子38，例子37的標的，其中該第二半導體晶粒延伸為部分地於該第一半導體晶粒上方且部分地於該第三半導體晶粒上方。 　　[0087] 於例子39，例子37至38的任一或多者的標的選擇性地包含附接複數導線於第四半導體晶粒的主動表面上的各別接觸，該導線從該第四半導體晶粒的該主動表面延伸；設置該第四半導體晶粒為對於該第三半導體晶粒的重疊關係，該第四半導體晶粒的該主動表面面對該載體，且從該第四半導體晶粒延伸的附接的該複數導線延伸超過該第三半導體晶粒且進入該黏著材料層。 　　[0088] 於例子40，例子39的標的選擇性地包含附接複數導線於第五半導體晶粒的主動表面上的各別接觸，該導線從該第五半導體晶粒的該主動表面延伸；設置該第五半導體晶粒為對於該第一及第三半導體晶粒的至少一者的部分重疊關係，該第五半導體晶粒的該主動表面面對該載體，且從該第五半導體晶粒延伸的附接的該複數導線延伸超過該第一及第三半導體晶粒且進入該黏著材料層。 　　[0089] 於例子41，例子22至40的任一或多者的標的選擇性地包含背研磨該模具組件以減少該封裝的高度。 　　[0090] 於例子42，例子41的標的，其中該背研磨移除該第二半導體晶粒的至少部分。 　　[0091] 於例子43，例子22至42的任一或多者的標的，其中該導線大致垂直地從該半導體晶粒延伸至它們的附接處。 　　[0092] 於例子44，例子22至43的任一或多者的標的選擇性地包含在形成該模具組件後，且在形成該重分配結構前，從該載體移除該模具結構。 　　[0093] 於例子45，例子44的標的選擇性地包含在形成該模具組件後，附接第二載體至相對於延伸的該導線的包封的組裝件的側。 　　[0094] 例子46為一種電子系統，包含：微電子裝置，包含第一半導體晶粒；重分配結構，耦合於該半導體晶粒的第一側，該重分配層具有複數導電跡線及通孔形成於其中；及第二半導體晶粒，至少部分延伸於對於該重分配結構而言的該晶粒的相對側上的該第一半導體晶粒之上，該第二半導體晶粒具有耦合於該第二半導體晶粒的主動表面的一或更多導線，其對於該重分配結構緊密延伸，該一或更多導線延伸超過該重分配結構的相鄰表面且進入該重分配結構中的各別導電結構；及另外的微電子裝置、大量儲存裝置及網路介面的至少一者，可操作地耦合於該微電子裝置。 　　[0095] 於例子47，例子46的標的，其中該重分配結構選擇性地包含：第一重分配層，包含導電跡線及通孔，該第一重分配層延伸鄰近該第一半導體晶粒；及第二重分配層，包含導電跡線及通孔，其中該第一及第二重分配層中的至少一些跡線經由導電通孔彼此耦合。 　　[0096] 於例子48，例子47的標的，其中從該第二半導體晶粒的該主動表面延伸的該一或更多導線的第一導線延伸進入該第一重分配層中的導電結構；及其中從該第二半導體晶粒的該主動表面延伸的該一或更多導線的第二導線延伸進入該第二重分配層中的導電結構。 　　[0097] 於例子49，例子46至48的任一或多者的標的選擇性地包含第三半導體晶粒，至少部分延伸於對於該重分配結構的該第一半導體晶粒的相對側之上，該第三半導體晶粒具有耦合於該第三半導體晶粒的主動表面的一或更多導線，其對於該重分配結構緊密延伸且延伸進入該重分配結構中的各別導電結構。 　　[0098] 於例子50，例子46至49的任一或多者的標的選擇性地包含模具組件，覆蓋該半導體晶粒，其中該重分配結構的部分由該模具組件支持。 　　[0099] 於例子51，例子46至50的任一或多者的標的，其中該導線為接合於該第二半導體晶粒的該主動表面上的各別接觸表面的各導線。 　　[0100] 於例子52，例子46至51的任一或多者的標的，其中該重分配結構更選擇性地包含組態以契合支持結構的複數接觸。 　　[0101] 於例子53，例子46至52的任一或多者的標的，其中該第一半導體晶粒為直接耦合於該重分配結構的覆晶晶粒。 　　[0102] 於例子54，例子53的標的選擇性地包含第三半導體晶粒，亦直接耦合於該重分配結構的覆晶晶粒。 　　[0103] 於例子55，例子54的標的選擇性地包含第四半導體晶粒，至少部分延伸於對於該重分配結構而言的相對側上的該第一及第三半導體晶粒的至少一者之上，該第四半導體晶粒具有主動表面且具有耦合於該主動表面及延伸進入該重分配結構中的各別導電通孔的一或更多導線。 　　[0104] 於例子56，例子55的標的選擇性地包含第五半導體晶粒，至少部分延伸於對於該重分配結構而言的相對側上的該第三半導體晶粒之上，該第五半導體晶粒具有耦合於該第五半導體晶粒的主動表面的一或更多導線，其對於該重分配結構緊密延伸且延伸進入該重分配結構中的各別導電通孔。 　　[0105] 於例子57，例子52至56的任一或多者的標的，其中該複數接觸包含球閘陣列。 　　[0106] 於例子58，例子46至57的任一或多者的標的，其中該第二半導體晶粒固定於該第一半導體晶粒。 　　[0107] 於例子59，例子58的標的，其中該第二半導體晶粒藉由黏著層固定於該第一半導體晶粒。 　　[0108] 於例子60，例子46至59的任一或多者的標的選擇性地包含至少一導線，延伸進入組態以契合支持表面的該複數接觸的各別接觸。 　　[0109] 於例子61，例子46至60的任一或多者的標的選擇性地包含至少一導線，延伸進入該重分配結構中的導電通孔。 　　[0110] 於例子62，例子46至61的任一或多者的標的選擇性地包含至少一導線，延伸進入該重分配結構中的導電跡線。 　　[0111] 於例子63，例子46至61的任意者的標的，包含微電子裝置，該微電子裝置包含於例子1至21中之任一或多者中指出的結構。 　　[0112] 於例子64，例子46至61的任意者的標的，包含微電子裝置，該微電子裝置根據於例子22至45中之任一或多者中提出的方法製造。 　　[0113] 於例子65，微電子裝置具有根據例子1至45中之任一或多者的結構。 　　[0114] 以上詳細敘述的包含對於伴隨的圖式的參照，其形成詳細敘述的部分。圖式以說明的方式顯示特定實施方式，其中本發明可被實現。這些實施方式亦於此稱為「例子或範例」。此種例子可包含除了所示的或所述的以外的元件。唯，發明人亦考量其中僅有這些所示的或所述的元件被提供的例子。此外，發明人亦考量使用這些所示的或所述的元件(或其一或更多方式)的任意組合或排列的例子，對於特定的例子(或其一或更多方式)，或對於於此所述的或所示的其它例子(或其一或更多方式)。 　　[0115] 於此文件中，單詞「a」或「an」(於中文大多不加上此單詞)的使用，如於一般專利文件的，為包含一或更多者而不僅為一，獨立於其它例子或「至少一」或「一或更多」的使用。於此文件，單詞「或」用以表示非限制或，使得「A或B」包含「A且非B」、「B且非A」及「A且B」，除非特別指出。於此文件，單詞「including(包含或包括)」及「in which(其中)」用作為對應的單詞「comprising(包含或包括)」及「wherein(其中)」的簡明用語的相等者。又，於之後的申請專利範圍，單詞「including(包含或包括)」及「comprising(包含或包括)」為開放式的，也就是，在申請專利範圍中包含除了列在此單詞後的以外的元件的系統、裝置、物品、組成、形態、或程序仍落入申請專利範圍的範疇。此外，於之後的申請專利範圍，單詞「第一」、「第二」及「第三」等僅用於標記，且無意導入數值需求於它們的物件上。 　　[0116] 於上的敘述有意的為說明性的而非限制性的。例如，上述的例子(或其一或更多方式)可用於彼此組合。可使用其它實施方式，例如所屬技術領域中具有通常知識者在讀了於上的敘述後。提供摘要以允許讀者快速確認技術揭示的本質。提交它是在它不會用以詮釋或限制申請專利範圍的範圍或意義的理解上。又，於上述的說明書中，多樣的特徵可被群組在一起以使揭示順暢。這不應被解釋為有意的是不請求的揭示的特徵對於任意請求項是必要的。而是，發明標的可於少於特定所揭示的實施方式的所有特徵中。因此，以下的申請專利範圍於此併入說明書中，各請求項獨自存在作為分開的實施方式，且可以理解的是此種實施方式可彼此組合，以多樣的組合或排列的方式。本發明的範圍應參照所附的申請專利範圍決定，伴隨此申請專利範圍所被賦予的全部均等的範疇。
[0117]100‧‧‧微電子裝置102‧‧‧晶粒104‧‧‧晶粒106‧‧‧模具組件108‧‧‧重分配結構110‧‧‧黏著層112‧‧‧導電跡線114‧‧‧通孔116‧‧‧焊球118‧‧‧導線120‧‧‧介電質結構200‧‧‧微電子裝置202‧‧‧晶粒204‧‧‧晶粒206‧‧‧黏著層208‧‧‧重分配結構210‧‧‧模具組件212‧‧‧導線214A‧‧‧介電質層214B‧‧‧介電質層216‧‧‧微通孔218‧‧‧導電跡線220‧‧‧導電跡線222‧‧‧微通孔224‧‧‧焊球226‧‧‧介電質228‧‧‧介電質230‧‧‧微電子裝置232‧‧‧導線234‧‧‧導線240‧‧‧微電子裝置242‧‧‧晶粒244‧‧‧導線246‧‧‧介電質層248‧‧‧導線300‧‧‧晶圓302A至302H‧‧‧晶粒位置310‧‧‧晶粒312‧‧‧導線316‧‧‧晶粒318‧‧‧導線320‧‧‧導線502‧‧‧載體504‧‧‧黏著材料506‧‧‧晶粒508‧‧‧晶粒512‧‧‧導線514‧‧‧導線516‧‧‧晶粒518‧‧‧晶粒520‧‧‧晶粒522‧‧‧晶粒524‧‧‧導線526‧‧‧導線528‧‧‧導線530‧‧‧模具組件540‧‧‧介電質層542‧‧‧載體544‧‧‧開口546‧‧‧微通孔548‧‧‧導電跡線550‧‧‧介電質層552‧‧‧層554‧‧‧接觸球556‧‧‧焊阻覆層600‧‧‧系統605‧‧‧處理器610‧‧‧處理器612‧‧‧處理核心612N‧‧‧處理核心614‧‧‧記憶體控制器616‧‧‧快取記憶體617‧‧‧介面620‧‧‧晶片組622‧‧‧介面624‧‧‧介面626‧‧‧介面630‧‧‧記憶體632‧‧‧揮發記憶體634‧‧‧非揮發記憶體640‧‧‧顯示裝置650‧‧‧匯流排655‧‧‧匯流排660‧‧‧裝置662‧‧‧裝置664‧‧‧裝置666‧‧‧裝置672‧‧‧裝置674‧‧‧裝置676‧‧‧裝置677‧‧‧裝置678‧‧‧無線天線
[0004] 圖1描述範例微電子裝置封裝的示意表示的截面，其具有堆疊的半導體晶粒，且併入於此所述的技術及結構。 　　[0005] 圖2A至2C描述範例微電子裝置封裝的另一組態的截面的示意表示，其併入於此所述的技術及結構；其中，圖2B及2C各描述圖2A微電子裝置封裝的替代設計。 　　[0006] 圖3A至3C描述形成用於堆疊的晶粒的範例組態，根據圖2A至2C的各範例組態的任一者。 　　[0007] 圖4描述用於形成微電子裝置封裝(例如圖1或2A至2C的任意者)的範例製程流程的流程圖。 　　[0008] 圖5A至5I描述於製造製程(例如圖4的範例製程流程)的不同階段時的範例微電子裝置組態。 　　[0009] 圖6描述系統層級的圖，其可含有微電子裝置，例如如於此所述的微電子裝置封裝的任意者。
100‧‧‧微電子裝置
102‧‧‧晶粒
104‧‧‧晶粒
106‧‧‧模具組件
108‧‧‧重分配結構
110‧‧‧黏著層
112‧‧‧導電跡線
114‧‧‧通孔
116‧‧‧焊球
118‧‧‧導線
120‧‧‧介電質結構

Claims (25)

  1. 一種微電子裝置，包含：第一半導體晶粒；重分配結構，耦合於該第一半導體晶粒的第一側，該重分配結構包含複數導電跡線及通孔形成於其中；及第二半導體晶粒，至少部分延伸於對於該重分配結構而言的該第一半導體晶粒的相對側上的該第一半導體晶粒之上，該第二半導體晶粒具有面對該重分配結構的主動表面，且包含耦合於該主動表面且延伸進入該重分配結構的各別導電結構的一或更多導線。
  2. 如請求項1的微電子裝置，其中該重分配結構包含：第一重分配層，包含導電跡線及通孔，該第一重分配層耦合於該第一半導體晶粒的第一側；及第二重分配層，包含導電跡線及通孔，其中該第一及第二重分配層中的至少一些跡線經由各別導電通孔彼此耦合。
  3. 如請求項2的微電子裝置，其中該一或更多導線的第一導線延伸進入該第一重分配層中的導電結構。
  4. 如請求項2的微電子裝置，其中該一或更多導線的第一導線延伸進入該第二重分配層中的導電結構。
  5. 如請求項1的微電子裝置，其中該重分配結構更包含組態以契合支持結構的複數接觸。
  6. 如請求項1的微電子裝置，其中該第二半導體晶粒包含在該主動表面上的複數接觸表面，且其中該一或更多導線的各者耦合於各別接觸表面。
  7. 如請求項2的微電子裝置，其中該一或更多導線的第一導線延伸進入該第一重分配層中的導電結構；及其中該一或更多導線的第二導線延伸進入該第二重分配層中的導電結構。
  8. 如請求項1的微電子裝置，更包含：第三半導體晶粒，延伸於對於該重分配結構而言的該第一半導體晶粒的相對側上，該第三半導體晶粒具有面對該重分配結構的主動表面，且包含耦合於該主動表面且延伸進入該重分配結構中的各別導電通孔的一或更多導線。
  9. 如請求項1的微電子裝置，更包含：模具組件，覆蓋該複數半導體晶粒，且其中該重分配結構的部分由該模具組件支持。
  10. 如請求項1的微電子裝置，其中該導線為接合於該第二半導體晶粒的該主動表面上的各別接觸表面的各導線。
  11. 如請求項1的微電子裝置，其中該重分配結構的該複數接觸包含接觸球。
  12. 如請求項5的微電子裝置，包含至少一導線，延伸進入組態以契合支持表面的該複數接觸的各別接觸。
  13. 如請求項1的微電子裝置，包含至少一導線，延伸進入該重分配結構中的導電通孔。
  14. 如請求項1的微電子裝置，包含至少一導線，延伸進入該重分配結構中的導電跡線。
  15. 如請求項1的微電子裝置，其中該第一半導體晶粒為直接耦合於該重分配結構的覆晶晶粒。
  16. 一種形成微電子裝置封裝的方法，包含：藉由黏著材料層的使用附接第一半導體晶粒至載體，以該第一半導體晶粒的主動表面接觸該黏著材料層；附接複數導線至在第二半導體晶粒的主動表面的各別接觸表面，該導線從該第二半導體晶粒的該主動表面延伸； 設置該第二半導體晶粒為對於該第一半導體晶粒的部分重疊關係，該第二半導體晶粒的該主動表面面對該載體，且該複數導線延伸超過該第一半導體晶粒且進入該黏著材料層；形成模具組件於第一及第二半導體晶粒周圍；移除該黏著材料層；且形成由該第一半導體晶粒及該模具組件支持的重分配結構，該重分配結構具有複數導電跡線及通孔形成於其中，該重分配結構以圍繞從該第二半導體晶粒延伸的導線的導電結構形成。
  17. 如請求項16的方法，其中該第一半導體晶粒為直接耦合於該重分配結構的覆晶晶粒。
  18. 如請求項16的方法，其中該重分配結構包含接觸球，被配置以接觸至該微電子裝置封裝外的結構。
  19. 如請求項16的方法，其中附接該複數導線至該第二半導體晶粒的該各別接觸包含導線接合該導線至該接觸。
  20. 如請求項16的方法，其中形成該重分配結構包含：形成導電跡線及通孔的第一重分配層於介電質內，該第一重分配層延伸鄰近該第一半導體晶粒；及形成導電跡線及通孔的第二重分配層於介電質內，其 中於該第一及第二層中的至少一些跡線經由導電通孔彼此耦合。
  21. 如請求項20的方法，其中從該第二半導體晶粒的該主動表面延伸的該複數導線的第一導線延伸進入該第一重分配層中的導電結構。
  22. 如請求項20的方法，其中從該第二半導體晶粒的該主動表面延伸的該複數導線的第一導線延伸進入該第二重分配層中的導電結構。
  23. 如請求項22的方法，其中形成該重分配結構包含沉積該第二重分配層的金屬於該第一導線周圍。
  24. 一種電子系統，包含：微電子裝置，包含：第一半導體晶粒；重分配結構，耦合於該第一半導體晶粒的第一側，該重分配結構具有複數導電跡線及通孔形成於其中；及第二半導體晶粒，至少部分延伸於對於該重分配結構而言的該第一半導晶粒的相對側上的該第一半導體晶粒之上，該第二半導體晶粒具有耦合於該第二半導體晶粒的主動表面的一或更多導線，該一或更多導線對於該重分配結構緊密延伸，該一或更多導線延伸超過該重分配結構的相 鄰表面且進入該重分配結構中的各別導電結構；及另外的微電子裝置、大量儲存裝置及網路介面的至少一者，可操作地耦合於該微電子裝置。
  25. 如請求項24的電子系統，包含至少一導線，延伸進入該重分配結構中的導電通孔。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102686286B1 (ko) 2016-12-30 2024-07-19 인텔 코포레이션 마이크로전자 디바이스 내의 적층 다이를 위한 인터커넥트 구조에 관한 디바이스, 방법 및 시스템
SG11202004563VA (en) 2017-12-29 2020-07-29 Intel Corp Patch accomodating embedded dies having different thicknesses
WO2020093391A1 (zh) * 2018-11-09 2020-05-14 华为技术有限公司 一种集成有至少两个裸片的芯片
GB2597179B (en) * 2019-04-04 2023-07-05 Rockley Photonics Ltd Optical engine
US11088068B2 (en) * 2019-04-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
CN112420529B (zh) * 2020-11-27 2022-04-01 上海易卜半导体有限公司 封装件及形成封装件的方法
US20220173075A1 (en) 2020-11-27 2022-06-02 Yibu Semiconductor Co., Ltd. Chip Package and Method of Forming the Same
CN112992696A (zh) * 2021-05-06 2021-06-18 通富微电子股份有限公司 堆叠芯片的封装方法和封装结构
US20230140738A1 (en) * 2021-10-30 2023-05-04 Raymond Won Bae Microelectronic test and package interface substrates, devices, and methods of manufacture thereof alignment improvement of interconnect on buildup redistribution layers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110278707A1 (en) * 2010-05-17 2011-11-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Prefabricated Multi-Die Leadframe for Electrical Interconnect of Stacked Semiconductor Die
US20130001773A1 (en) * 2011-02-25 2013-01-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Wafer Level Package Structure Using Conductive Via and Exposed Bump
US20150279819A1 (en) * 2014-03-28 2015-10-01 SK Hynix Inc. Thin stack packages

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI312561B (en) 2006-10-27 2009-07-21 Advanced Semiconductor Eng Structure of package on package and method for fabricating the same
US7820483B2 (en) * 2007-02-02 2010-10-26 International Business Machines Corporation Injection molded soldering process and arrangement for three-dimensional structures
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9799590B2 (en) * 2013-03-13 2017-10-24 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using partial wafer singulation for improved wafer level embedded system in package
US9478485B2 (en) * 2013-06-28 2016-10-25 STATS ChipPAC Pte. Ltd. Semiconductor device and method of stacking semiconductor die on a fan-out WLCSP
WO2016049940A1 (en) 2014-10-03 2016-04-07 Intel Corporation Overlapping stacked die package with vertical columns
KR102686286B1 (ko) 2016-12-30 2024-07-19 인텔 코포레이션 마이크로전자 디바이스 내의 적층 다이를 위한 인터커넥트 구조에 관한 디바이스, 방법 및 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110278707A1 (en) * 2010-05-17 2011-11-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Prefabricated Multi-Die Leadframe for Electrical Interconnect of Stacked Semiconductor Die
US20130001773A1 (en) * 2011-02-25 2013-01-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Wafer Level Package Structure Using Conductive Via and Exposed Bump
US20150279819A1 (en) * 2014-03-28 2015-10-01 SK Hynix Inc. Thin stack packages

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