TWI763445B - 具有多個保護層的半導體元件及其製備方法 - Google Patents

具有多個保護層的半導體元件及其製備方法 Download PDF

Info

Publication number
TWI763445B
TWI763445B TW110114049A TW110114049A TWI763445B TW I763445 B TWI763445 B TW I763445B TW 110114049 A TW110114049 A TW 110114049A TW 110114049 A TW110114049 A TW 110114049A TW I763445 B TWI763445 B TW I763445B
Authority
TW
Taiwan
Prior art keywords
layer
die
mask layer
semiconductor device
conductive filling
Prior art date
Application number
TW110114049A
Other languages
English (en)
Other versions
TW202201535A (zh
Inventor
黃則堯
施信益
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202201535A publication Critical patent/TW202201535A/zh
Application granted granted Critical
Publication of TWI763445B publication Critical patent/TWI763445B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件包括一第一晶粒、一第一導電特徵、一第二晶粒、一第一遮罩層、一第二遮罩層、一導電填充層、多個絕緣層以及多個保護層；該第一導電特徵位在該第一晶粒中；該第二晶粒位在該第一晶粒上；該第一遮罩層位在該第二晶粒上；該第二遮罩層位在該第一遮罩層上；該導電填充層位在穿過該第二遮罩層、該第一遮罩層以及該第二晶粒處，延伸到該第一晶粒且接觸該第一導電特徵；該等絕緣層位在該導電填充層與該第一晶粒之間、位在該導電填充層與該第二晶粒之間以及位在該導電填充層與該第一遮罩層之間；該等保護層位在該導電填充層與該第二遮罩層之間以及位在該導電填充層與該第一遮罩層之間，並覆蓋該等絕緣層的上部設置。

Description

具有多個保護層的半導體元件及其製備方法
本申請案主張2020年6月22日申請之美國正式申請案第16/908,022號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有多個保護層的半導體元件以及具有該等保護層之該半導體元件的製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一第一晶粒；一第一導電特徵，位在該第一晶粒中；一第二晶粒，位在該第一晶粒上；一第一遮罩層，位在該第二晶粒上；一第二遮罩層，位在該第一遮罩層上；一導電填充層，位在穿過該第二遮罩層、該第一遮罩層以及該第二晶粒處，延伸到該第一晶粒並接觸該第一導電特徵；多個絕緣層，位在該導電填充層與該第一晶粒之間、位在該導電填充層與該第二晶粒之間，以及位在該導電填充層與該第一遮罩層之間；以及多個保護層，位在該導電填充層與該第二遮罩層之間以及位在該導電填充層與該第一遮罩層之間，並覆蓋該等絕緣層的上部。
在本揭露的一些實施例中，該等絕緣層的最高點位在一垂直位面，該垂直位面係在該第一遮罩層之一下表面的一垂直位面上。
在本揭露的一些實施例中，在該第二遮罩層與該等保護層之間的多個界面係呈錐形。
在本揭露的一些實施例中，在該第二遮罩層的一上表面與位在該第二遮罩層與該等保護層之間的該等界面之間的一角度，係介於大約120度到大約135度之間。
在本揭露的一些實施例中，位在該等保護層與該導電填充層之間的多個界面係大致呈垂直。
在本揭露的一些實施例中，該導電填充層係由多晶矽、鎢、銅、奈米碳管或焊料合金(solder alloy)所製，該等絕緣層係由氧化矽、氮化矽、氮氧化矽、四乙基矽酸鹽(tetra-ethyl ortho-silicate)、聚對二甲苯(parylene)、環氧樹脂(epoxy)或聚對二甲苯(poly(p-xylene))所製。
在本揭露的一些實施例中，該半導體元件還包括一阻障層，位在該等絕緣層與該導電填充層之間，其中該阻障層係由鉭、氮化鉭、鈦、氮化鈦、錸(rhenium)、硼化鎳(nickel boride)或氮化鉭/鉭雙層(tantalum nitride/tantalum bilayer)所製。
在本揭露的一些實施例中，該半導體元件還包括一黏著層，位在該阻障層與該導電填充層之間，其中該黏著層由鈦、鉭、鈦鎢或氮化錳(manganese nitride)所製。
在本揭露的一些實施例中，該半導體元件還包括一晶種層，位在該黏著層與該導電填充層之間，其中該晶種層具有一厚度，係介於大約10nm到大約40nm之間。
在本揭露的一些實施例中，該導電填充層的一寬度係介於大約1μm到大約22μm之間。
在本揭露的一些實施例中，該導電填充層的一深度介於大約20μm到大約160μm之間。
在本揭露的一些實施例中，該導電填充層的一深寬比(aspect ratio)係介於大約1：2到大約1：35之間。
在本揭露的一些實施例中，位在該第二遮罩層與該等保護層之間的該等界面係大致呈垂直。
本揭露之另一實施例提供一種半導體元件，包括一第一晶粒；一第一導電特徵，位在該第一晶粒中；一第一遮罩層，位在該第一晶粒上；一第二遮罩層，位在該第一遮罩層上；一導電填充層，位在穿過該第二遮罩層以及該第一遮罩層處，延伸到該第一晶粒並接觸該第一導電特徵；多個絕緣層，位在該導電填充層與該第一晶粒之間、位在該導電填充層與該第一遮罩層之間，以及位在該導電填充層與該第二遮罩層之間；以及多個保護層，位在該導電填充層與該等絕緣層之間；其中該等保護層的最低點係位在一垂直位面，該垂直位面係在該第一遮罩層之一下表面的一垂直位面上。
在本揭露的一些實施例中，在該第二遮罩層與該等絕緣層之間的多個界面係呈錐形。
在本揭露的一些實施例中，位在該導電填充層與該等保護層之間的多個界面係大致呈垂直。
本揭露之另一實施例提供一種半導體元件的製備方法，包括執行一接合製程以接合一第二晶粒到一第一晶粒上；形成一第一遮罩層在該第二晶粒上，並形成一第二遮罩層在該第一遮罩層上；形成一第一開口以穿過該第二遮罩層、該第一遮罩層以及該第二晶粒，並延伸到該第一晶粒；形成多個絕緣層在該第一開口的多個側壁上；形成多個保護層以覆蓋該等絕緣層的上部；以及形成一導電填充層在該第一開口中。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：在形成該等絕緣層在該第一開口的該等側壁上的該步驟之前，執行一蝕刻製程以擴展在該第二遮罩層中的該第一開口之一步驟。
在本揭露的一些實施例中，該蝕刻製程具有該第二遮罩層對該第一遮罩層的一蝕刻率，其係介於大約100：1到大約1.05：1。
在本揭露的一些實施例中，該等保護層係由氧化鋁、氧化鉿、氧化鋯、氧化鈦、氮化鈦、氮化鎢、氮化矽或氧化矽所製。
由於本揭露該半導體元件的設計，該等保護層可提供額外的保護，以避免金屬對矽的洩漏。此外，由於該等保護層的幾何形狀，該導電填充層的形成係無須任何孔洞(void)。總而言之，其係可改善半導體元件的製造良率。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦接(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其係表示可發生的數值數量上的變異(variation)，舉例來說，其係經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體電路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例之一種半導體元件1A的剖視示意圖。
請參考圖1，半導體元件1A可包括一第一晶粒100、一第二晶粒200、一第一遮罩層301、一第二遮罩層303、一導電填充層401、多個絕緣層403、一阻障層405、一黏著層407、一晶種層409以及多個保護層501。
請參考圖1，第一晶粒100可包括一第一基底101、一第一介電層103、一第一鈍化層105、多個第一裝置元件107、一第一導電特徵109以及多個第一虛擬導電特徵111。
請參考圖1，舉例來說，第一基底101可由下列材料所製：矽、鍺、矽鍺、矽碳、矽鍺碳、鎵、砷化鎵、砷化銦、磷化銦或其他IV-IV族、III-V族或II-VI族半導體材料。在一些實施例中，基底101可包括一有機半導體或一層式的半導體，例如矽/矽鍺、絕緣體上覆矽或絕緣體上覆矽鍺。當基底101由絕緣體上覆矽所製時，基底101可包括一上半導體層、一下半導體層以及一埋入隔離層，上半導體層與下半導體層係由矽所製，而埋入隔離層係可將上半導體層與下半導體層分隔開。舉例來說，埋入隔離層可包含一晶體矽或一非晶矽氧化物、氮化物或其組合。
請參考圖1，第一介電層103可設置在第一基底101上。在一些實施例中，第一介電層106可為一堆疊層結構。第一介電層103可包括複數個第一隔離子層。每一隔離子層可具有一厚度，介於大約0.5μm到大約3.0μm之間。舉例來說，複數個隔離子層可由下列材料所製：氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、氟矽酸鹽玻璃(fluorinated silicate glass)、低介電常數介電材料、類似物或其組合。複數個第一隔離子層可由不同材料所製，但並不以此為限。低介電常數介電材料可具有一介電常數，係小於3.0，或甚至小於2.5。在一些實施例中，低介電常數介電材料可具有一介電常數，係小於2.0。
請參考圖1，第一鈍化層105可設置在第一介電層103上。在一些實施例中，第一鈍化層105可為一多層結構，係包括一層氧化矽以及一層氮化矽。
請參考圖1，該等第一裝置元件107可設置在第一介電層103的一下部中。在一些實施例中，該等第一裝置元件107可設置在第一基底101上(為了清楚，在圖1中僅顯示三個第一裝置元件107)。舉例來說，該等第一裝置元件107可為雙極接面電晶體(bipolar junction transistors)、金屬氧化物半導體場效電晶體、二極體、快閃記憶體、動態隨機存取記憶體、靜態隨機存取記憶體、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memories)、影像感測器、微機電系統(micro-electro-mechanical systems)、主動元件或被動元件。
請參考圖1，第一導電特徵109可設置在第一介電層103中。在一些實施例中，第一導電特徵109可為一導電線。應當理解，例如導電線、導電通孔、導電接觸點、著陸墊的其他導電特徵，係亦設置在第一介電層103中，但為了清楚，在圖1中並未顯示。舉例來說，第一導電特徵109可由鋁、銅﹑鈦、類似物或其組合所製。第一導電特徵109與該等第一裝置元件107可電性耦接。
請參考圖1，該等第一虛擬導電特徵111可設置在第一鈍化層105中。該等第一虛擬導電特徵111的上表面可大致與第一鈍化層105的上表面為共面。舉例來說，該等第一虛擬導電特徵111可由鋁、銅、鈦、類似物或其組合所製。
應當理解，當成一「虛擬(dummy)」元件的一元件，係指當半導體元件在操作時，沒有外部電壓或電流施加到該元件。
請參考圖1，第二晶粒200可設置在第一晶粒100上。在一些實施例中，第一晶粒100與第二晶粒200可提供不同功能。舉例來說，第一晶粒100可提供一邏輯功能，且第二晶粒200可提供一記憶體功能。在一些實施例中，第一晶粒100與第二晶粒200可提供相同功能。
請參考圖1，在一些實施例中，第二晶粒200可具有一結構，係類似於第一晶粒100的結構，但是以一上下顛倒的方式置放。尤其是，第二晶粒200可包括一第二基底201、一第二介電層203、一第二鈍化層205、多個第二裝置元件207、多個第二導電特徵(圖未示)以及多個第二虛擬導電特徵211。
請參考圖1，第二鈍化層205可設置在第一鈍化層105上。第二介電層203可設置在第二鈍化層205上。第二基底201可設置在第二介電層203上。該等第二裝置元件207可設置在第二介電層203中，並鄰近第二基底201設置。該等第二導電特徵(為了清楚，圖1中未顯示)可設置在第二介電層203中。該等第二虛擬導電特徵211可設置在第二鈍化層205中，並可接觸該等第一虛擬導電特徵111。該等第二導電特徵211與該等第一導電特徵111可促進在第一晶粒100與第二晶粒200之間的一接合製程，並可改善在第二晶粒200與第一晶粒100之間的接合強度。
請參考圖1，第一遮罩層301可設置在第二基底201上。第二遮罩層303可設置在第一遮罩層301上。在一些實施例中，舉例來說，第一遮罩層301與第二遮罩層303可由下列材料所製：氧化矽、氮化矽、氮氧化矽、氧化氮化矽或類似物。第一遮罩層301與第二遮罩層303可由不同材料所製，但並不以此為限。在一些實施例中，相較於第一遮罩層301，第二遮罩層303可由具有一較高蝕刻率的一材料所製。舉例來說，第二遮罩層303對第一遮罩層301的一蝕刻率可介於大約100：1到大約1.05：1之間。舉另一個例子 ，第二遮罩層303對第一遮罩層301的蝕刻率可介於大約20：1到大約10：1之間。
應當理解，在本揭露中，氮氧化矽表示一物質(substance)，其係包含矽、氮以及氧，且氧的一比率大於氮的一比率。氧化氮化矽(Silicon nitride oxide)表示一物質，其係包含矽、氧以及氮，且氮的一比率大於氧的一比率。
請參考圖1，導電填充層401可設置來穿過第二遮罩層303、第一遮罩層301、第二基底201、第二介電層203、第二鈍化層205以及第一鈍化層105，延伸到第一介電層103並接觸第一導電特徵109。導電填充層401與第一導電特徵109係電性耦接。導電填充層401的上表面可大致與第二遮罩層303的上表面303TS為共面。
在一些實施例中，導電填充層401可具有一寬度W1，係介於大約1μm到大約22μm之間。尤其是，導電填充層401的寬度W1可介於大約5μm到大約15μm之間。在一些實施例中，導電填充層401可具有一深度D1，係介於大約20μm到大約160μm之間。尤其是，導電填充層401的深度D1可介於大約50μm到大約130μm之間。在一些實施例中，導電填充層401可具有一深寬比，係介於大約1：2到大約1：35之間。尤其是，導電填充層401的深寬比可介於大約1：10到大約1：25之間。舉例來說，導電填充層401可由多晶矽、鎢、銅、奈米碳管(carbon nanotube)或焊料合金所製。
請參考圖1，晶種層409可設置在導電填充層401的各側壁與下表面上。晶種層409的各上表面可大致與導電填充層401的上表面為共面。晶種層409可具有一厚度，係介於大約10nm到大約40nm之間。舉例來說，晶種層409可由銅所製。在形成導電填充層401期間，晶種層409可降低一開口的一電阻率(resistivity)。
請參考圖1，黏著層407可設置在晶種層409的各側壁與下表面上。黏著層407的各上表面可大致與導電填充層401的上表面為共面。舉例來說，黏著層407可由鈦、鉭、鈦鎢或氮化錳(manganese nitride)所製。黏著層407可改善晶種層409與阻障層405之間的黏性。
請參考圖1，阻障層405可設置在黏著層407的各側壁與下表面上。阻障層405的各上表面可大致與導電填充層401的上表面為共面。舉例來說，阻障層405可由下列材料所製：鉭、氮化鉭、鈦、氮化鈦、錸(rhenium)、硼化鎳或氮化鉭/鉭雙層(tantalum nitride/tantalum bilayer)。阻障層405可抑制導電填充層401之導電材料擴散進入第二介電層203、第二基底201、第二鈍化層205、第一鈍化層105或第一介電層103。
請參考圖1，該等絕緣層403可形成在阻障層405的該等側壁上。為了便於描述，僅描述一個絕緣層403。絕緣層403設置在第一遮罩層301之下表面301BS下方的部分，係可表示成絕緣層403的側區段403S。絕緣層403設置在第一遮罩層301的下表面301BS與第二遮罩層303的下表面303BS之間的部分，可表示成絕緣層403的中間區段403M。
請參考圖1，側區段403S可設置在導電填充層401與第二晶粒200之間，以及設置在導電填充層401與第一鈍化層105之間。在一些實施例中，側區段403S可設置在導電填充層401與第一介電層103之間。側區段403S的下端可接觸第一導電特徵109。中間區段403M可設置在導電填充層401與第一遮罩層301之間。在一些實施例中，該等絕緣層403的最高點403TP可位在一垂直位面，該垂直位面係在第一遮罩層301之下表面301BS上方。在一些實施例中，絕緣層403的最高點403TP可位在一垂直位面，該垂直位面係低於第一遮罩層301的下表面301BS，並位在第二基底201的下表面201BS上方。
在一些實施例中，相較於第二遮罩層303，該等絕緣層403可由具有一較高蝕刻率的一材料所製。舉例來說，該等絕緣層406對第二遮罩層303的一蝕刻率可介於大約100：1到大約1.05：1之間。舉另外一個例子，該等絕緣層403對第二遮罩層303的蝕刻率可介於大約20：1到大約10：1之間。在一些實施例中，舉例來說，該等絕緣層403可由氧化矽、氮化矽、氮氧化矽或四乙基矽酸鹽(tetra-ethyl ortho-silicate)所製。該等絕緣層403可具有一厚度，係介於大約50nm到大約200nm之間。在一些實施例中，舉例來說，該等絕緣層403可由聚對二甲苯(parylene)、環氧樹脂(epoxy)或聚對二甲苯(poly(p-xylene))所製。該等絕緣層403可具有一厚度，係介於大約1μm到大約5μm之間。該等絕緣層403可確保導電填充層401在第二晶粒200與第一鈍化層105中被電性絕緣。
導電填充層401可縮減第一晶粒100與第二晶粒200之間的內連接長度。因此，可降低半導體元件1A的反射雜訊(reflection noise)、串音雜訊(crosstalk noise)、同步切換雜訊(simultaneous switching noise)、電磁干擾(electromagnetic interference)以及延遲(latency)。此外，當寄生電容正比於內連接長度時，因為寄生電容的減少，所以亦可降低在半導體元件1A中的總功耗。
請參考圖1，該等保護層501可設置在阻障層405與第二遮罩層303之間、設置在阻障層405與第一遮罩層301之間，以及設置在阻障層405與該等絕緣層403的中間區段403M之間。該等保護層501可覆蓋該等中間區段403M的上部。該等保護層501的最低點501BP可位在一垂直位面，該垂直位面係低於該等絕緣層403之最高點403TP的垂直位面。該等保護層501的上表面可大致與第二遮罩層303的上表面303TS為共面。
請參考圖1，位在第二遮罩層303與該等保護層501之間的多個界面IF01可呈錐形(tapered)。在第二遮罩層303的上表面303TS與位在第二遮罩層303與該等保護層501之間的該等界面IF01之間的角度α，係可介於大約120度到大約135度之間。位在該等保護層501與阻障層405之間的多個界面IF03係大致呈垂直。在一些實施例中，位在該等保護層501與第一遮罩層301的上部之間的多個界面IF05可呈錐形。
舉例來說，該等保護層501可由下列材料所製：氧化鋁、氧化鉿、氧化鋯、氧化鈦、氮化鈦、氮化鎢、氮化矽或氧化矽。
沒有本揭露的該等保護層501，則在該等絕緣層403形成期間可能會損傷該等絕緣層403，且接下來在導電填充層401形成期間可能會產生一金屬對矽的洩漏。所以，可能會影響到半導體元件1A的效能/良率。反之，在所述的實施例中，該等保護層501可形成一阻障，以避免在導電填充層401形成期間，導電填充層401的金屬擴散進入第二晶粒200或第一晶粒100。因此，可改善半導體元件1A的效能/可靠度。
圖2到圖6為依據本揭露一些實施例之各半導體元件1B、1C、1D、1E、1F的剖視示意圖。
請參考圖2，在半導體元件1B中，絕緣層403還包括一上區段403T，其係為絕緣層403設置在第二遮罩層303之下表面303BS上方的部分。上區段403T可設置在保護層501與第二遮罩層303之間。在該等上區段403T與第二遮罩層303之間的多個界面IF07可呈錐形。在該等上區段403T與該等保護層501之間的多個界面IF09可呈錐形。在一些實施例中，該等保護層501與阻障層405之間的該等界面IF03可大致呈垂直。在一些實施例中，該等保護層501與阻障層405之間的該等界面IF03可呈錐形。
請參考圖3，在半導體元件1C中，在第二遮罩層303與該等保護層501之間的該等界面IF01可大致呈垂直。在該等保護層501與阻障層405之間的該等界面IF03可大致呈垂直。
請參考圖4，在半導體元件1D中，在該等上區段403T與第二遮罩層303間的該等界面IF07可大致呈垂直。在該等上區段403T與該等保護層501之間的該等界面IF09可大致呈垂直。該等保護層501的一厚度T1可沿著方向Z並朝向第二晶粒200而逐漸縮減。
請參考圖5，在半導體元件1E中，第一介電層103可設置在第一鈍化層105上。第一基底101可設置在第一介電層103上。第一遮罩層301與第二遮罩層303可堆疊在第一基底101上。導電填充層401可設置來穿過第二遮罩層303、第一遮罩層301以及第一基底101，延伸到第一介電層103並接觸第一導電特徵109。該等絕緣層403可設置在第二遮罩層303與該等保護層501之間、設置在第一遮罩層301與該等保護層501之間，以及設置在第一晶粒100與該等保護層501之間。在該等上區段403T與第二遮罩層303之間的該等界面IF09可呈錐形。在該等上區段403T與該等保護層501之間的該等界面IF09可呈錐形。在一些實施例中，在該等保護層501與阻障層405之間的該等界面IF03可大致呈垂直。
請參考圖6，在半導體元件1F中，該等絕緣層403的最高點403TP可位在一垂直位面，該垂直位面位在第一遮罩層301的下表面301BS上方。該等保護層501可覆蓋該等中間區段403M的上部。位在第二遮罩層303與該等保護層501之間的該等界面IF01可呈錐形。位在該等保護層501與阻障層405之間的該等界面IF03可大致呈垂直。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
圖7為依據本揭露一實施例中一種半導體元件1A之製備方法10的流程示意圖。圖8到圖21為依據本揭露一實施例中製備該半導體元件1A之一流程的剖視示意圖。
請參考圖7到圖10，在步驟S11，一第二晶粒200可接合到一第一晶粒100上。
請參考圖8及圖9，可分開提供一第一晶粒100與一第二晶粒200。第一晶粒100可包括一第一基底101、一第一介電層103、一第一鈍化層105、多個第一裝置元件107、一第一導電特徵109以及多個第一虛擬導電特徵111。第一介電層103可形成在第一基底101上。該等第一裝置元件107與第一導電特徵109可形成在第一介電層103中。第一鈍化層105可形成在該等第一裝置元件107上。該等第一虛擬導電特徵111可形成在第一鈍化層105中。第二晶粒200可具有類似於第一晶粒100的結構，但是以上下顛倒的方式設置。第二晶粒200可經由一接合製程而接合到第一晶粒100上。接合製程可包括一熱處理，執行熱處理以達到在第二晶粒200與第一晶粒100的該等元件之間的一混合接合(hybrid bonding)。混合接合可包括一介電質與介電質(dielectric-to-dielectric)接合以及金屬與金屬(metal-to-metal)接合。介電質與介電質接合可源自於第二晶粒200的一第二鈍化層205與第一晶粒100的第一鈍化層105之間的接合。金屬與金屬接合可源自於第一晶粒100的該等第一虛擬導電特徵111與第二晶粒200的該等第二虛擬導電特徵211之間的接合。接合製程的一溫度可介於大約300℃到大約450℃之間。
請參考圖10，一薄化製程可執行在第二晶粒200的一第二基底201上，薄化製程係使用一蝕刻製程、一化學研磨製程或一拋光製程，以縮減第二基底201的一厚度。
請參考圖7以及圖11，在步驟S13，一第一遮罩層301以及一第二遮罩層303可依序形成在第二晶粒200上。
請參考圖11，相較於第一遮罩層301，第二遮罩層303可由具有一較高蝕刻率的一材料所製。第一遮罩層301與第二遮罩層303的不同蝕刻率，可藉由使用不同前驅物(precursors)、調整該等前驅物的數量以及控制使用在第一遮罩層301與第二遮罩層303之該等沉積製程中的該等前驅物的沉積率而實現。第一遮罩層301與第二遮罩層303之該等沉積製程中的該等前驅物，係可包含下列材料：矽烷(silane)、三甲基矽烷(trimethylsilane)、苯矽烷(phenylsilane)、一氧化二氮(nitrous oxide)、氮氣(nitrogen gas)、氨水(ammonia)、聯氨(hydrazine)或其組合。
請參考圖7及圖12，在步驟S15，一第一開口601係形成來穿過第二遮罩層303、第一遮罩層301以及第二晶粒200，並延伸到第一晶粒100。
請參考圖12，第一開口601可藉由執行一微影製程以及多個蝕刻製程以依序移除第二遮罩層303、第一遮罩層301、第二晶粒200、第一鈍化層105以及第一介電層103所形成。第一導電特徵109可經由第一開口601而暴露。
請參考圖7及圖13，在步驟S17，可執行一蝕刻製程，以擴展在第二遮罩層303中的第一開口601。
請參考圖13，第二遮罩層303對第一遮罩層301的一蝕刻率可介於大約100：1到1.05：1之間。在一些實施例中，蝕刻製程可為一濕蝕刻製程，其係使用一濕蝕刻溶液(wet etch solution)。濕蝕刻溶液可為一氫氟酸(hydrofluoride)溶液，其係具有6：1的緩衝氧化物蝕刻劑(buffer oxide etchant)，且包含7%質量百分比(w/w)的氫氟酸(hydrofluoric acid)、34%質量百分比(w/w)的氟化銨(ammonium fluoride)以及59%質量百分比(w/w)的水。在一些實施例中，蝕刻製程可為一乾蝕刻製程，其係使用氣體，係選自由二氟甲烷(CH2 F2 )、三氯甲烷(CHF3 )、八氟環丁烷(C4 F8 )所組成的群組。在蝕刻製程之後，在第二遮罩層303中的第一開口301之寬度可以加寬，在第一遮罩層301中的第一開口601之寬度可以不變。換言之，在蝕刻製程之後，在第二遮罩層303中的第一開口601之該等側壁可呈錐形。在第二遮罩層303中之加寬的第一開口601可促進該等保護層501的形成，其係將於後敘述。
請參考圖7、圖14以及圖15，在步驟S19，多個絕緣層403可形成在第一開口601中。
請參考圖14，一絕緣層403可沉積在第一開口601中，以及在第二遮罩層303的上表面303TS上。絕緣層403形成在第一導電特徵109上的部分可表示成下區段403B。絕緣層403形成在第一遮罩層301之下表面301BS下方與第一開口601之各側壁上的部份，係可表示成該等側區段403S。絕緣層403形成在第一遮罩層301之下表面301BS上方與在第二遮罩層303之下表面303BS下方的部分，可表示成中間區段403M。絕緣層403形成在第二遮罩層303之下表面303BS上方與第二遮罩層303之上表面303TS下方的部分，可表示成上區段403T。絕緣層403形成在第二遮罩層303之上表面303TS上的部分，可表示成覆蓋區段403C。
請參考圖15，可執行一猛擊蝕刻(punch etch)製程以移除下區段403B、該等覆蓋區段403C、該等上區段403T以及該等中間區段403M的一些部分。在猛擊蝕刻製程之後，絕緣層403可分隔成多個部分。該等絕緣層403的最高點403TP可位在一垂直位面，該垂直位面位在第一遮罩層301的下表面301BS上方。猛擊蝕刻製程之該等絕緣層403的蝕刻率，可較快於猛擊蝕刻製程之第二遮罩層303的蝕刻率以及猛擊蝕刻製程之第一遮罩層301的蝕刻率，以避免矽/硬遮罩層界面損傷。
在一些實施例中，猛擊蝕刻製程可過度凹陷絕緣層403。該等絕緣層403的最高點403TP可位在一垂直位面，該垂直位面位在第一遮罩層301的下表面301BS下方。在此情況下，在接下來一導電填充層401的形成期間，可能會發生一金屬對矽的洩漏。
請參考圖7及圖16，在步驟S21，可形成多個保護層501以覆蓋該等絕緣層403的上部。
請參考圖16，該等保護層501可藉由一沉積製程所形成，沉積製程係例如一原子層沉積法，其係精確控制原子層沉積法之一第一前驅物(first precursor)的數量。舉例來說，該等保護層501可由下列材料所製：氧化鋁、氧化鉿、氧化鋯、氧化鈦、氮化鈦、氮化鎢、氮化矽或氧化矽。
在一些實施例中，當該等保護層501由氧化鋁所製時，原子層沉積法的第一前驅物可為三甲基鋁(trimethylaluminum)，且原子層沉積法的一第二前驅物可為水或臭氧(ozone)。
在一些實施例中，當該等保護層501由氧化鉿所製時，原子層沉積法的第一前驅物可為四氯化鉿(hafnium tetrachloride)、三級丁氧化鉿(hafnium tert-butoxide)、二甲苯胺化鉿(hafnium dimethylamide)、乙基甲基醯胺化鉿(hafnium ethylmethylamide)、乙胺基化鉿(hafnium diethylamide)或甲氧基叔丁醇化鉿(hafnium methoxy-t-butoxide)，而原子層沉積法的第二前驅物可為水或臭氧。
在一些實施例中，當該等保護層501由氧化鋯所製時，原子層沉積法的第一前驅物可為四氯化鋯(zirconium tetrachloride)，且原子層沉積法的第二前驅物可為水或臭氧。
在一些實施例中，當該等保護層501由氧化鈦所製時，原子層沉積法的第一前驅物可為四氯化鈦(titanium tetrachloride)，且原子層沉積法的第二前驅物可為水或臭氧。
在一些實施例中，當該等保護層501由氮化鈦所製時，原子層沉積法的第一前驅物可為四氯化鈦或氨水。
在一些實施例中，當該等保護層501由氮化鎢所製時，原子層沉積法的第一前驅物可為六氟化鎢(tungsten hexafluoride)或氨水。
在一些實施例中，當該等保護層501由氮化矽所製時，原子層沉積法的第一前驅物可為矽烯(silylene)、氯(chlorine)、氨水及/或四氫化二氮(dinitrogen tetrahydride)。
在一些實施例中，當該等保護層501由氧化矽所製時，原子層沉積法的第一前驅物可為四氯化矽(silicon tetraisocyanate)或CH3 OSi(NCO)3 ，且原子層沉積法的第二前驅物可為氫或臭氧。
由於在第二遮罩層303中的第一開口601的各錐形側壁，所以該等保護層501的各側壁501S可大致呈垂直。在接下來的半導體製程期間，該等保護層501可提供額外的保護給第二遮罩層303、第一遮罩層301以及第二晶粒200。因此，可避免在導電填充層401形成時之金屬對矽的洩漏。因此，可改善半導體元件1A的效能/良率。
請參考圖7及圖17到圖21，在步驟S23，一阻障層405、一黏著層407、一晶種層409以及一導電填充層401可形成在第一開口601中。
請參考圖17，阻障層405可共形地形成在該等保護層501上以及在第一開口601中。阻障層405可覆蓋該等保護層501、該等絕緣層403以及第一導電特徵109的上表面。
請參考圖18到圖19，黏著層407可共形地形成在阻障層405上。晶種層409可共形地形成在黏著層407上。
請參考圖20，一層第一導電材料603可沉積在如圖19所述的中間半導體元件上，並完全填滿第一開口601。該層第一導電材料603可藉由原子層沉積、化學氣相沉積或其他共形的沉積法進行沉積。由於該等保護層501的存在，可降低在第一開口601之各側壁上的第一導電材料603之沉積率。因此，在第一開口601之各側壁上的第一導電材料603之沉積率可變得相互接近。因此，可填滿第一開口601，而無須形成在鄰近第一開口601之下表面處的任何孔洞(void)。可改善半導體元件1A的良率。
請參考圖21，可執行一平坦化製程，例如化學機械研磨，直到第二遮罩層303的上表面303TS暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成導電填充層401在第一開口601中。
圖22到圖24為依據本揭露一實施例中製備一半導體元件1B之一流程的剖視示意圖。
請參考圖22，可製造如圖14所述的一中間半導體元件。該等保護層501可形成在絕緣層403上，而無須先前執行一猛擊蝕刻製程在絕緣層403上。意即，該等保護層501可形成來覆蓋該等覆蓋區段403C、該等上區段403T以及該等中間區段403M的上部。
請參考圖23，在形成該等保護層501之後，一猛擊蝕刻製程可執行在如圖22所述的中間半導體元件上。可移除下區段403B。由於該等保護層501的存在，所以可避免在猛擊蝕刻製程期間之絕緣層403的過度凹陷以及在形成導電填充層401期間之金屬對矽的洩漏。請參考圖24，其他元件係可以類似於如圖17到圖21所述的程序所形成。
圖25到圖28為依據本揭露一實施例中製備一半導體元件1C之一流程的剖視示意圖。
請參考圖25，可製造如圖12所述的一中間半導體元件。絕緣層403可形成在第一開口601中，而無須先前擴展在第二遮罩層303中的第一開口601。第一開口601的整個側壁可大致為垂直。
請參考圖26，一猛擊蝕刻製程可以類似於如圖15所示的一程序執行。請參考圖27，該等保護層501可以類似於如圖16所述的一程序所形成，以覆蓋該等絕緣層403的上部。請參考圖28，其他元件係可以類似於如圖17到圖21所述的程序所形成。
圖29到圖31為依據本揭露一實施例中製備一半導體元件1F之一流程的剖視示意圖。
請參考圖29，可提供一第一晶粒100。第一晶粒100可包括一第一基底101、一第一介電層103、一第一鈍化層105、多個第一裝置元件107以及一第一導電特徵109，第一介電層103形成在第一基底101上，第一鈍化層105形成在第一介電層103上，該等第一裝置元件107形成在第一介電層103中，第一導電特徵109形成在第一介電層103中。
請參考圖30，第一晶粒100可以一上下顛倒的方式置放。第一基底101的厚度可藉由一蝕刻製程、一化學研磨製程或一拋光製程進行薄化。一第一遮罩層301、一第二遮罩層303以及一第一開口601可以類似於如圖11及圖12所述的一程序所形成。請參考圖31，其他元件係可以類似於如圖13到圖21所述的程序所形成。
本揭露之一實施例提供一種半導體元件，包括一第一晶粒；一第一導電特徵，位在該第一晶粒中；一第二晶粒，位在該第一晶粒上；一第一遮罩層，位在該第二晶粒上；一第二遮罩層，位在該第一遮罩層上；一導電填充層，位在穿過該第二遮罩層、該第一遮罩層以及該第二晶粒處，延伸到該第一晶粒並接觸該第一導電特徵；多個絕緣層，位在該導電填充層與該第一晶粒之間、位在該導電填充層與該第二晶粒之間，以及位在該導電填充層與該第一遮罩層之間；以及多個保護層，位在該導電填充層與該第二遮罩層之間以及位在該導電填充層與該第一遮罩層之間，並覆蓋該等絕緣層的上部。
本揭露之另一實施例提供一種半導體元件，包括一第一晶粒；一第一導電特徵，位在該第一晶粒中；一第一遮罩層，位在該第一晶粒上；一第二遮罩層，位在該第一遮罩層上；一導電填充層，位在穿過該第二遮罩層以及該第一遮罩層處，延伸到該第一晶粒並接觸該第一導電特徵；多個絕緣層，位在該導電填充層與該第一晶粒之間、位在該導電填充層與該第一遮罩層之間，以及位在該導電填充層與該第二遮罩層之間；以及多個保護層，位在該導電填充層與該等絕緣層之間；其中該等保護層的最低點係位在一垂直位面，該垂直位面係在該第一遮罩層之一下表面的一垂直位面上。
本揭露之另一實施例提供一種半導體元件的製備方法，包括執行一接合製程以接合一第二晶粒到一第一晶粒上；形成一第一遮罩層在該第二晶粒上，並形成一第二遮罩層在該第一遮罩層上；形成一第一開口以穿過該第二遮罩層、該第一遮罩層以及該第二晶粒，並延伸到該第一晶粒；形成多個絕緣層在該第一開口的多個側壁上；形成多個保護層以覆蓋該等絕緣層的上部；以及形成一導電填充層在該第一開口中。
由於本揭露該半導體元件的設計，該等保護層501可提供額外的保護，以避免金屬對矽的洩漏。此外，由於該等保護層501的幾何形狀，導電填充層401的形成係無須任何孔洞(void)。總而言之，其係可改善半導體元件1A的製造良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 10:方法 100:第一晶粒 101:第一基底 103:第一介電層 105:第一鈍化層 107:第一裝置元件 109:第一導電特徵 111:第一虛擬導電特徵 200:第二晶粒 201:第二基底 201BS:下表面 203:第二介電層 205:第二鈍化層 207:第二裝置元件 211:第二虛擬導電特徵 301:第一遮罩層 301BS:下表面 303:第二遮罩層 303BS:下表面 303TS:上表面 401:導電填充層 403:絕緣層 403B:下區段 403C:覆蓋區段 403M:中間區段 403S:側區段 403T:上區段 403TP:最高點 405:阻障層 407:黏著層 409:晶種層 501:保護層 501BP:最低點 501S:側壁 601:第一開口 603:第一導電材料 D1:深度 IF01:界面 IF03:界面 IF05:界面 IF07:界面 IF09:界面 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 T1:厚度 W1:寬度 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例之一種半導體元件的剖視示意圖。 圖2到圖6為依據本揭露一些實施例之各半導體元件的剖視示意圖。 圖7為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖8到圖21為依據本揭露一實施例中製備該半導體元件之一流程的剖視示意圖。 圖22到圖24為依據本揭露一實施例中製備一半導體元件之一流程的剖視示意圖。 圖25到圖28為依據本揭露一實施例中製備一半導體元件之一流程的剖視示意圖。 圖29到圖31為依據本揭露一實施例中製備一半導體元件之一流程的剖視示意圖。
1A:半導體元件
100:第一晶粒
101:第一基底
103:第一介電層
105:第一鈍化層
107:第一裝置元件
109:第一導電特徵
111:第一虛擬導電特徵
200:第二晶粒
201:第二基底
203:第二介電層
205:第二鈍化層
207:第二裝置元件
211:第二虛擬導電特徵
301:第一遮罩層
301BS:下表面
303:第二遮罩層
303BS:下表面
303TS:上表面
401:導電填充層
403:絕緣層
403M:中間區段
403S:側區段
403TP:最高點
405:阻障層
407:黏著層
409:晶種層
501:保護層
501BP:最低點
601:第一開口
D1:深度
IF01:界面
IF03:界面
IF05:界面
W1:寬度
Z:方向

Claims (14)

  1. 一種半導體元件，包括：一第一晶粒；一第一導電特徵，位在該第一晶粒中；一第二晶粒，位在該第一晶粒上；一第一遮罩層，位在該第二晶粒上；一第二遮罩層，位在該第一遮罩層上；一導電填充層，位在穿過該第二遮罩層、該第一遮罩層以及該第二晶粒處，延伸到該第一晶粒並接觸該第一導電特徵；多個絕緣層，位在該導電填充層與該第一晶粒之間、位在該導電填充層與該第二晶粒之間，以及位在該導電填充層與該第一遮罩層之間；以及多個保護層，位在該導電填充層與該第二遮罩層之間以及位在該導電填充層與該第一遮罩層之間，並覆蓋該等絕緣層的上部；其中該等絕緣層的最高點位在一垂直位面，該垂直位面係在該第一遮罩層之一下表面的一垂直位面上；其中在該第二遮罩層與該等保護層之間的多個界面係呈錐形。
  2. 如請求項1所述之半導體元件，其中在該第二遮罩層的一上表面與位在該第二遮罩層與該等保護層之間的該等界面之間的一角度，係介於大約120度到大約135度之間。
  3. 如請求項2所述之半導體元件，其中位在該等保護層與該導電填充層之間的多個界面係大致呈垂直。
  4. 如請求項3所述之半導體元件，其中該導電填充層係由多晶矽、鎢、銅、奈米碳管或焊料合金所製，該等絕緣層係由氧化矽、氮化矽、氮氧化矽、四乙基矽酸鹽、聚對二甲苯、環氧樹脂或聚對二甲苯所製。
  5. 如請求項4所述之半導體元件，還包括一阻障層，位在該等絕緣層與該導電填充層之間，其中該阻障層係由鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層所製。
  6. 如請求項5所述之半導體元件，還包括一黏著層，位在該阻障層與該導電填充層之間，其中該黏著層由鈦、鉭、鈦鎢或氮化錳所製。
  7. 如請求項6所述之半導體元件，還包括一晶種層，位在該黏著層與該導電填充層之間，其中該晶種層具有一厚度，係介於大約10nm到大約40nm之間。
  8. 如請求項4所述之半導體元件，其中該導電填充層的一寬度係介於大約1μm到大約22μm之間。
  9. 如請求項4所述之半導體元件，其中該導電填充層的一深度介於大約20μm到大約160μm之間。
  10. 如請求項4所述之半導體元件，其中該導電填充層的一深寬比係介於大約1：2到大約1：35之間。
  11. 一種半導體元件的製備方法，包括：執行一接合製程以接合一第二晶粒到一第一晶粒上；形成一第一遮罩層在該第二晶粒上，並形成一第二遮罩層在該第一遮罩層上；形成一第一開口以穿過該第二遮罩層、該第一遮罩層以及該第二晶粒，並延伸到該第一晶粒；形成多個絕緣層在該第一開口的多個側壁上；形成多個保護層以覆蓋該等絕緣層的上部；以及形成一導電填充層在該第一開口中。
  12. 如請求項11所述之半導體元件的製備方法，還包括在形成該等絕緣層在該第一開口的該等側壁上的該步驟之前，執行一蝕刻製程以擴展在該第二遮罩層中的該第一開口之一步驟。
  13. 如請求項12所述之半導體元件的製備方法，其中該蝕刻製程具有該第二遮罩層對該第一遮罩層的一蝕刻率，其係介於大約100：1到大約1.05：1。
  14. 如請求項13所述之半導體元件的製備方法，其中該等保護層係由氧 化鋁、氧化鉿、氧化鋯、氧化鈦、氮化鈦、氮化鎢、氮化矽或氧化矽所製。
TW110114049A 2020-06-22 2021-04-20 具有多個保護層的半導體元件及其製備方法 TWI763445B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/908,022 2020-06-22
US16/908,022 US11302608B2 (en) 2020-06-22 2020-06-22 Semiconductor device with protection layers and method for fabricating the same

Publications (2)

Publication Number Publication Date
TW202201535A TW202201535A (zh) 2022-01-01
TWI763445B true TWI763445B (zh) 2022-05-01

Family

ID=79021984

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110114049A TWI763445B (zh) 2020-06-22 2021-04-20 具有多個保護層的半導體元件及其製備方法

Country Status (3)

Country Link
US (2) US11302608B2 (zh)
CN (1) CN113903723A (zh)
TW (1) TWI763445B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US12100634B2 (en) * 2021-10-13 2024-09-24 Nanya Technology Corporation Semiconductor device with re-fill layer
TWI794117B (zh) * 2022-04-19 2023-02-21 南亞科技股份有限公司 具有襯層結構之半導體元件的製備方法
US20230402381A1 (en) * 2022-06-10 2023-12-14 International Business Machines Corporation Skip-level tsv with hybrid dielectric scheme for backside power delivery

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168935A1 (en) * 2011-01-03 2012-07-05 Nanya Technology Corp. Integrated circuit device and method for preparing the same
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421193B2 (en) * 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
US10014282B2 (en) * 2012-12-22 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9412719B2 (en) * 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9093503B1 (en) * 2014-01-03 2015-07-28 International Business Machines Corporation Semiconductor chip with a dual damascene wire and through-substrate via (TSV) structure
US10197730B1 (en) * 2017-11-08 2019-02-05 Globalfoundries Inc. Optical through silicon via
US10770374B2 (en) * 2019-01-23 2020-09-08 Globalfoundries Inc. Through-silicon vias for heterogeneous integration of semiconductor device structures
US10854530B1 (en) * 2019-07-31 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures
US11094662B1 (en) * 2020-02-03 2021-08-17 Nanya Technology Corporation Semiconductor assembly and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168935A1 (en) * 2011-01-03 2012-07-05 Nanya Technology Corp. Integrated circuit device and method for preparing the same
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same

Also Published As

Publication number Publication date
US20220077025A1 (en) 2022-03-10
TW202201535A (zh) 2022-01-01
US20210398879A1 (en) 2021-12-23
US11735499B2 (en) 2023-08-22
US11302608B2 (en) 2022-04-12
CN113903723A (zh) 2022-01-07

Similar Documents

Publication Publication Date Title
TWI763445B (zh) 具有多個保護層的半導體元件及其製備方法
TWI779582B (zh) 具有多個保護層的半導體元件及其製備方法
US11901313B2 (en) Methods for forming three-dimensional memory devices with supporting structure for staircase region
US8525343B2 (en) Device with through-silicon via (TSV) and method of forming the same
US11621275B2 (en) Three-dimensional memory device with hydrogen-rich semiconductor channels
US20100164062A1 (en) Method of manufacturing through-silicon-via and through-silicon-via structure
TWI749559B (zh) 半導體元件及其製造方法
US11647632B2 (en) Three-dimensional memory devices with supporting structure for staircase region
TW202135273A (zh) 半導體元件及其製備方法
TWI786535B (zh) 半導體元件
TW202137461A (zh) 半導體元件及其製備方法
TWI793712B (zh) 半導體元件
US20150076666A1 (en) Semiconductor device having through-silicon via
CN112736066A (zh) 半导体元件及其制备方法
TWI786655B (zh) 具有銲墊層的半導體元件及其製備方法
TWI825737B (zh) 具有複合導電特徵的半導體元件及其製備方法
US20230411290A1 (en) Bulk substrate backside power rail
TW202220149A (zh) 具有多孔隔離層的半導體元件及其製備方法
TWI527152B (zh) 半導體裝置及其製作方法