TWI757952B

TWI757952B - 高頻功率分配器/合併器電路

Info

Publication number: TWI757952B
Application number: TW109138298A
Authority: TW
Inventors: 喬凡尼畢安琪; 荷西摩瑞拉; 亞歷山大昆特
Original assignee: 日商愛德萬測試股份有限公司
Priority date: 2020-01-22
Filing date: 2020-11-03
Publication date: 2022-03-11
Also published as: JP2023511190A; CN114175397A; WO2021148117A1; TW202130037A; US20220263212A1; JP7405998B2; KR20220121769A

Abstract

一種用於將一輸入信號分配到二或更多個信號輸出埠之高頻功率分配器電路，其包含：一鼠競耦合器，其中該鼠競耦合器被組配用以將設於該鼠競耦合器之一輸入埠處之一輸入信號耦合至該鼠競耦合器之一第一輸出，並且耦合至該鼠競耦合器之一第二輸出；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸出，以將該鼠競耦合器之該第一輸出與一第一信號輸出埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸出，以將該鼠競耦合器之該第二輸出與一第二信號輸出埠耦合；其中介於該鼠競耦合器之該輸入埠與該第一輸出之間的一第一傳輸線部分之一特性阻抗在一第一方向上偏離該鼠競耦合器之一標稱環體阻抗，以及其中介於該鼠競耦合器之該輸入埠與該第二輸出之間的一第二傳輸線部分之一特性阻抗在一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，該第二方向與該第一方向相反。

Description

高頻功率分配器/合併器電路

根據本發明之實施例係有關於用於將輸入信號分配給二或更多個信號輸出之高頻功率分配器、以及用於基於來自二或更多個信號輸入之輸入信號來取得輸出信號之高頻功率組合器電路。

一功率分配器/組合器電路係廣泛用於分配或組合高頻信號，並且作為一微波電路中之主要組件之一，係用於無線通訊系統之一重要裝置。有一些用於設計一射頻功率分配器(組合器)之可能結構。在下文中，將簡要介紹用於功率分配器之可能結構。

圖1展示用於一射頻(RF)功率分配器之可能結構。圖1(A)指出一威爾金森分配器、圖1(B)指出一鼠競、圖1(C)指出一分支線、以及圖1(D)指出一Gysel分配器。在圖1中，以「P」開頭之參考符號指出RF功率分配器連接埠(RF連接埠)，即信號輸入/輸出埠。圖1中參考符號以「R」開頭所指之所有元件都是電阻器。所有電阻器之電阻都等於電路之標稱阻抗(R0，通常為50 Ω)，但R1A除外，其為2*R0。圖1中參考符號以「TL」開頭之所有元件都是傳輸線或傳輸線部分。其全都是操作中心頻率(f0)之中心處之四分之一波長(λ/4)，不包含TL4B，其長四分之三波長。傳輸線TL1A、TL2A、TL1B、TL2B、TL3B、TL4B具有一特性阻抗Z0=R0*√2、傳輸線TL2C、TL4C、TL3D、TL4D具有一特性阻抗Z0=R0、傳輸線TL1C、TL3C具有一特性阻抗Z0=R0/√2、以及傳輸線TL5D、TL6D具有一特性阻抗Z0=R0/2。所示結構將類似於傳輸線(如微帶、帶線)之一印刷電路實現。然而，所有結構全都可用任何類型之TEM或準TEM傳輸線來落實，例如同軸纜線、兩線式線路、微帶、帶線、共面波導等等。

圖2展示如圖1所示結構之理論效能。圖2(A)指出圖1(A)所示威爾金森分配器之理論效能、圖2(B)指出圖1(B)所示鼠競之理論效能、圖2(C)指出圖1(C)所示分支線之理論效能、以及圖2(D)指出圖1(D)所示Gysel分配器之理論效能。在圖2中，對於所有作圖：左y軸表示非隔離連接埠之間的傳輸係數。右y軸表示隔離連接埠之間的傳輸係數以及不同RF連接埠處之回波損耗。曲線標籤具有與對應曲線同類型之線條，並且係置放在靠近各自y軸處。所有曲線都已用理想元素運算。結構之理論效能係藉由使用圖2中之散射參數S_ij 作說明。

圖3展示結構之進一步理論效能。圖3(A)展示威爾金森分配器之一進一步理論效能。如圖3(A)所示，威爾金森分配器具有對稱性(請參照1(A))，因此散射參數具有如S21=S31之一關係，從而振幅及相位兩者都無不平衡。

圖3(B)展示Gysel分配器之一進一步理論效能。如圖3(B)所示，Gysel分配器亦具有對稱性(請參照圖1(D))，因此散射參數具有如S21=S31之一關係：振幅及相位兩者都無不平衡。

在考量評估工作頻寬(Δf)時，亦即，評估各電路之工作頻寬(Δf)有多寬之最有意義參數係相對頻寬(Δf/f0)。其可採用許多方式來定義，藉由回波損耗、幅度或相位不平衡來定義。圖4展示一表格，其指出圖1所示四個電路之相對頻寬，假設： 1) 15 dB之回波損耗(圖4所示表格之第二行) 2) 0.5 dB振幅不平衡(圖4所示表格之第3行，第4行含有圖4所示表格之對應相位不平衡)。

如圖4所示，威爾金森及Gysel沒有不平衡，亦即其在那方面之相對頻寬無限。

圖5展示示意圖，其指出圖1所指功率分配器之實體布局之實例。圖5(A)展示如圖1(A)所示威爾金森分配器之一實體布局、圖5(B)展示如圖1(B)所示鼠競之一實體布局、圖5(C)展示如圖1(C)所示分支線之一實體布局、以及圖5(D)展示如圖1(D)所示Gysel分配器之一實體布局。在圖5中，所示實體布局即微帶設計之實際布局，舉例而言，中心頻率f0=30GHz，基板之相對介電常數(εr) = 3.5、高度(h) = 0.25 mm、及金屬厚度(t) = 20 µm。

考量寬頻應用，威爾金森分配器可以是一主要或一第一候選者。與威爾金森分配器相關聯之主要問題是需要一集總電阻器，即＜＜λ/4長之電阻器R1A (請參照圖5(A))。在圖5(A)所示之狀況中，R1A之尺寸接近可能用於本技術之最小值，例如0.4×0.5 mm，並且已經與等於λ/4，即一波長之四分之一，之傳輸線部分TL1A及TL2A之長度相當。與理想狀況相比，相對較大之電阻器在隔離度(由散射參數S32表示)、插入損耗(由散射參數S21、S31表示)、及回波損耗(由散射參數S11、S22、S33表示)方面會降低。因此，增加中心頻率會使問題變得更加嚴重。

此外，傳輸線TL1A與TL2A應該隔離：這與小R1A之需求形成對比。為了使耦合達到最小(這會使S11、S22、S33、S32降低)，通常使用一彎曲幾何形狀(如這種狀況)。然而，這並非總是可能，尤其是在非常高之頻率下(亦即，具有非常短傳輸線TL1A、TL2A之情況)。

與威爾金森分配器相反，其他功率分配器電路，即圖5中所示之鼠競、分支線及Gysel分配器，不需要一集總電阻器。反而，其僅需要連至接地之R0終端，原則上，該等R0終端在其尺寸方面沒有概念上之限制，舉例而言，Z0=R0之一無限長傳輸線係此類終端之一種可能實現。然而，那些電路之相對頻寬始終小於威爾金森分配器：從最大到最小為威爾金森分配器、Gysel分配器、鼠競、分支線。

此外，分支線對一第一連接埠P1 –傳輸線TL1C –一傳輸線TL4C、一第二連接埠P2 –一傳輸線TL2C –一傳輸線TL3C、一第三連接埠P3 –一傳輸線TL1C –一傳輸線TL2C、電阻器R1C –一傳輸線TL3C –一傳輸線TL4C之接面具有強烈不連續性效應。同樣地，Gysel分配器對一傳輸線TL4D –一電阻器R2D –一傳輸線TL6D、一傳輸線TL3D –一電阻器R1D –一傳輸線TL5D之接面亦具有強烈不連續性效應。對接面之這些強烈不連續性效應由於特性阻抗：傳輸線TL1C、TL3C之Z0=R0 /√2及傳輸線TL5D、TL6D之Z0= R0 /2低且因此寬度大而得以實現。在高頻下，那些T形接面之尺寸變得與傳輸線長度相當。電路效能變得至關重要、無法良好預測且對製造容差極為敏感。

鼠競由於傳輸線TL1B、…、TL4B之阻抗值Z0高(且因此寬度窄)而較少呈現此問題。如圖5(B)所示，不連續性可藉由使饋線漸縮來進一步達到最小。

圖6展示分支線之一修改實例。圖6 (a1)展示一標準分支線型分配器，且圖6 (a2)展示一經修改分支線型分配器，即同相分支線。分支線輸出埠P2、P3相移90°，而不是同相。如果需要那樣，則需要補償網路。一項實例係如圖6 (a2)所示之席夫曼移相器：傳輸線TL5C、TL6C係耦合線，其在中心頻率f0處具有電氣長度λ/4，而且具有偶(奇)模阻抗Z0E (Z0O)，使得Z0E*Z0O=R0² ，一傳輸線部分TL7C係在中心頻率f0處具有電氣長度λ/4且Z0 = R0之傳輸線部分。調換傳輸線TL5C、TL6C及傳輸線部分TL7C之位置，取得輸出埠P2、P3之間的180°偏移。在任何狀況中，分支線之頻寬均維持相同。

因此，考量上述問題，例如工作頻寬、相位不平衡、可良好預測之電路效能以及製造之容差範圍，鼠競，即鼠競耦合器，似乎適合解決上述問題。

因此，本發明之一目的是要建立有助於藉由使用一鼠競耦合器來實施一高頻功率分配器/組合器電路之一概念。

根據本發明之實施例係有關於一種用於將一輸入信號分配到二或更多個信號輸出埠之高頻功率分配器電路。該高頻分配器電路包含一鼠競耦合器，其中該鼠競耦合器被組配用以將設於該鼠競耦合器之一輸入埠處之一輸入信號耦合至該鼠競耦合器之一第一輸出，並且耦合至該鼠競耦合器之一第二輸出；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸出，以將該鼠競耦合器之該第一輸出與一第一信號輸出埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸出，以將該鼠競耦合器之該第二輸出與一第二信號輸出埠耦合；其中介於該鼠競耦合器之該輸入埠與該第一輸出之間的一第一傳輸線部分之一特性阻抗在一第一方向上偏離該鼠競耦合器之一標稱環體阻抗，以及其中介於該鼠競耦合器之該輸入埠與該第二輸出之間的一第二傳輸線部分之一特性阻抗在一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，該第二方向與該第一方向相反。

根據本發明之概念，介於該鼠競耦合器之該輸入埠與該第二輸出之間的一第二傳輸線部分之該特性阻抗在與該第一方向相反之一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，大於該標稱環體阻抗，使得在該鼠競耦合器之設計頻率下，相比於耦合至該第二信號輸出埠，該輸入信號之一更大信號功率係耦合至該第一輸出埠，並且使得耦合至該第一輸出埠之該輸入信號之一信號功率降低，變為比耦合至該第一輸出埠之該輸入信號之一信號功率更小，此時該輸入信號之頻率在該設計頻率之一環境內移離該鼠競耦合器之該設計頻率。

在一較佳實施例中，介於該鼠競耦合器之該第二輸出與該鼠競耦合器之再一連接埠之間的一第三傳輸線部分之特性阻抗在與該第一傳輸線部分之該特性阻抗相同的方向上偏離該標稱環體阻抗。另外，介於該鼠競耦合器之該第一輸出與該鼠競耦合器之再一連接埠之間的一第四傳輸線部分之特性阻抗在與該第二傳輸線部分之該特性阻抗相同的方向上偏離該標稱環體阻抗。

在一較佳實施例中，該第一傳輸線部分之該特性阻抗之一值與該第三傳輸線部分之該特性阻抗之一值相差不超過±25%、或不超過該第一傳輸線部分之該特性阻抗及該第二傳輸線部分之該特性阻抗的±10%。

在一較佳實施例中，該第二傳輸線部分之該特性阻抗之一值與該第四傳輸線部分之該特性阻抗之一值相差不超過±25%、或不超過該第二傳輸線部分之該特性阻抗及該第一傳輸線部分之該特性阻抗的±10%。

在一較佳實施例中，該第一傳輸線部分之該特性阻抗或該第三傳輸線部分之該特性阻抗與該第二傳輸線部分之該特性阻抗或該第四傳輸線部分之該特性阻抗之一相乘值等於該標稱環體阻抗之平方值，且在一±10%容差範圍內。

在一較佳實施例中，該第一傳輸線部分之該特性阻抗或該第三傳輸線部分之該特性阻抗的值小於該第二傳輸線部分之該特性阻抗或該第四傳輸線部分之該特性阻抗的值。另外，該特性阻抗與該標稱環體阻抗之偏離範圍在該標稱環體阻抗之值的±20%範圍內或±10%範圍內。

在一較佳實施例中，該第一與該第三傳輸線部分之特性阻抗之值在該標稱環體阻抗之值的+1%與+20%之間、或+1%與+10%之間偏離，並且該第二與該第四傳輸線部分之特性阻抗在該標稱環體阻抗之值的-1%與-20%、或-1%與-10%之間偏離，或反之亦然。

根據本發明之實施例係有關於一種用於將一輸入信號分配到二或更多個信號輸出埠之高頻功率分配器電路。該高頻功率分配器電路包含：一鼠競耦合器，其中該鼠競耦合器被組配用以將設於該鼠競耦合器之一輸入埠處之一輸入信號耦合至該鼠競耦合器之一第一輸出，並且耦合至該鼠競耦合器之一第二輸出；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸出，以將該鼠競耦合器之該第一輸出與一第一信號輸出埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸出，以將該鼠競耦合器之該第二輸出與一第二信號輸出埠耦合；其中該第一耦合結構及該第二耦合結構適用於隨著頻率提供不同相移；其中該第一耦合結構包含一移相器，該移相器適用於在該鼠競耦合器之一設計頻率之一環境中至少部分地補償該鼠競耦合器之該第一輸出處與該鼠競耦合器之該第二輸出處之信號之間的一相位差之一頻率變化。

在一較佳實施例中，該第二耦合結構包含一對耦合傳輸線，其中一第一耦合傳輸線之一第一端與該鼠競耦合器之該第二輸出連接，其中該第一耦合傳輸線之一第二端係連接至一第二耦合傳輸線之一第二端，其相鄰於該第一耦合傳輸線之該第二端，以及其中該第二耦合傳輸線之該第一端係連接至該第二信號輸出埠、或構成該第二信號輸出埠。

在一較佳實施例中，該第一耦合傳輸線之該第一端係經由再一傳輸線與該鼠競耦合器之該第二輸出連接。另外，再一傳輸線之一特性阻抗偏離一參考阻抗不超過±5%或不超過±10%。再者，該對耦合傳輸線之一偶模阻抗與該對耦合傳輸線之一奇模阻抗之一乘積偏離該參考阻抗之一平方不超過±5%或不超過±10%或不超過±15%。

在一較佳實施例中，該對耦合傳輸線之該等耦合傳輸線之一電氣長度偏離該鼠競耦合器之一設計中心頻率處一波長之四分之一不超過±5%、或不超過±10%，舉例而言，換句話說，該等耦合傳輸線在該鼠競耦合器之一設計中心頻率處係lambda/4傳輸線，且在一± 5%或±10%容差範圍內。

在一較佳實施例中，選擇該再一傳輸線之一長度以使該對耦合傳輸線之雜散場與該鼠競耦合器解耦。另外，形成該第一耦合結構之一傳輸線之一電氣長度等於該再一傳輸線之一電氣長度加上一波長之一半，且容差為一波長之±十分之一。

根據本發明之實施例係有關於一種高頻功率組合器電路，其用於基於來自二或更多個信號輸入埠之輸入信號，取得一輸出信號。該高頻功率組合器電路包含：一鼠競耦合器，其中該鼠競耦合器被組配用以基於該鼠競耦合器之一第一輸入處之一信號及基於該鼠競耦合器之一第二輸入處之一信號，在該鼠競耦合器之一輸出埠處提供一輸出信號；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸入，以將該鼠競耦合器之該第一輸入與一第一信號輸入埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸入，以將該鼠競耦合器之該第二輸入與一第二信號輸入埠耦合；其中介於該鼠競耦合器之該輸出埠與該第一輸入之間的一第一傳輸線部分之一特性阻抗在一第一方向上偏離該鼠競耦合器之一標稱環體阻抗，以及其中介於該鼠競耦合器之該輸出埠與該第二輸入之間的一第二傳輸線部分之一特性阻抗在一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，該第二方向與該第一方向相反。

根據本發明之實施例係有關於一種高頻功率組合器電路，其用於基於來自二或更多個信號輸入埠之輸入信號，取得一輸出信號。該高頻功率組合器電路包含：一鼠競耦合器，其中該鼠競耦合器被組配用以基於該鼠競耦合器之一第一輸入處之一信號及基於該鼠競耦合器之一第二輸入處之一信號，在該鼠競耦合器之一輸出埠處提供一輸出信號；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸入，以將該鼠競耦合器之該第一輸入與一第一信號輸入埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸入，以將該鼠競耦合器之該第二輸入與一第二信號輸入埠耦合；其中該第一耦合結構及該第二耦合結構適用於隨著頻率提供不同相移；其中該第一耦合結構包含一移相器，該移相器適用於至少部分地補償從該鼠競耦合器之該第一輸入到該輸出埠、以及從該鼠競耦合器之該第二輸入到該輸出埠之傳輸特性之頻率變化之一差異，其在該鼠競耦合器之一設計頻率之一環境中，影響該鼠競耦合器之該第一輸入處、及該鼠競耦合器之該第二輸入處之一信號組合。

圖7根據本申請案之一實施例，展示一鼠競耦合器之實例。圖7 (a)指出與圖1 (B)所指相同之一標準之鼠競耦合器，以及圖7 (b)指出一經修改鼠競耦合器，即一改良型鼠競。

如圖7 (b)所示，鼠競耦合器將位處鼠競耦合器之一輸入埠P1之一輸入信號耦合至鼠競耦合器之一第一輸出，例如一傳輸線部分TL7B連接至鼠競耦合器環之一位置，以及耦合至鼠競耦合器之一第二輸出，例如一傳輸線部分TL8B連接至鼠競耦合器環之一位置；一第一耦合結構TL7B，其耦合至該鼠競耦合器之第一輸出，用以將該鼠形耦合器之第一輸出與一第一信號輸出埠P2耦合；以及一第二耦合結構，其由傳輸線TL8B、TL5B、TL6B所形成，耦合至鼠競耦合器之第二輸出，用以將鼠競耦合器之第二輸出與一第二信號輸出埠P3耦合；其中介於鼠競耦合器之輸入埠P1與第一輸出之間的一第一傳輸線部分TL1B之一特性阻抗，例如Z₀ =1/K_GB *sqrt(2)*R₀ (R₀ 最典型為、但並非總是50 Ω)，在一第一方向上偏離鼠競耦合器之一標稱環體阻抗，例如sqrt(2)*R₀ ，舉例而言，小於該標稱環體阻抗，以及其中介於鼠競耦合器之輸入埠P1與第二輸出之間的一第二傳輸線部分TL2B之一特性阻抗，例如Z₀ =K_GB *sqrt(2)*R₀ ，在與第一方向相反之一第二方向上偏離鼠競耦合器之標稱環體阻抗，例如sqrt(2)*R₀ ，舉例而言，大於該標稱環體阻抗，使得在鼠競耦合器之設計頻率下，相比於耦合至第二信號輸出埠P3，輸入信號之一更大信號功率係耦合至第一輸出埠P2，以及使得耦合至第一輸出埠之輸入信號之一信號功率降低，以變為比耦合至第二輸出埠之輸入信號之信號功率更小，此時該輸入信號之頻率(在該設計頻率之一環境內)移離該鼠競耦合器之該設計頻率。

介於鼠競耦合器之第二輸出與鼠競耦合器之再一連接埠，例如端接連接埠，之間的一第三傳輸線部分TL3B之特性阻抗在與第一傳輸線部分TL1B之特性阻抗相同的方向上偏離標稱環體阻抗。介於鼠競耦合器之第一輸出與鼠競耦合器之再一連接埠，例如端接連接埠，之間的一第四傳輸線部分TL4B之特性阻抗在與第二傳輸線部分TL2B之特性阻抗相同的方向上偏離標稱環體阻抗。

另外，如圖7 (b)所示，鼠競固有地具有非對稱性，因此第二與第三連接埠P2、P3之間的相移僅在中心頻率f0下才為零。為了使相位差平坦，可使用席夫曼移相器之一變體，如圖7 (b)所示。傳輸部分TL5B、TL6B在中心頻率f0處係耦合線λ/4，並且具有偶(奇)模阻抗Z0E (Z0O)，使得Z0E*Z0O=R0² 。傳輸線部分TL8B係具有Z0=R0之一傳輸，長到足以使傳輸線部分TL5B、TL6B與鼠競本身之間的耦合達到最小。傳輸線部分TL7B係具有Z0=R0並且長度在中心頻率f0處等於TL8B + λ/2之一傳輸。

圖8根據本申請案之實施例，展示經修改鼠競耦合器之一效能。如上述，標稱環體阻抗係sqrt(2)*R₀ ，並且第一及第三傳輸線部分TL1B、TL3B之特性阻抗係Z₀ =K_GB *sqrt(2)*R₀ ，以及第二及第四傳輸線部分TL2B、TL4B之特性阻抗係Z₀ =K_GB *sqrt(2)*R₀ 。圖8 (a)展示散射參數S21及S31之值，圖8 (b)展示S31/S21之一值，以及圖8 (c)展示S31/S21之一絕對值。

圖9展示一表格，用以根據本申請案之實施例，指出依賴K_GB 值之一振幅不平衡及一相對頻寬。在K_GB = 1之狀況中係一習知的電路結構。如圖9所示，絕對振幅平衡之一合理值可介於1 dB與2 dB之間。這意味著K_GB 之合理範圍係於1 (即習知設計)與約1.1 (或1/1.1)之間受到約束。另外，將K_GB 以1/K_GB 替換幾乎等效於將第一信號輸出埠P2與第二信號輸出埠P3調換。結果非常類似於如圖9所示之表格。

作為一修改，第一傳輸線部分TL1B之特性阻抗之一值與第三傳輸線部分TL3B之特性阻抗之一值相差不超過±25%、或不超過第一傳輸線部分TL1B之特性阻抗及第二傳輸線部分TL2B之特性阻抗的±10%。再者，第二傳輸線部分TL2B之特性阻抗之一值與第四傳輸線部分TL4B之特性阻抗之一值相差不超過±25%、或不超過第二傳輸線部分TL2B之特性阻抗及第一傳輸線部分TL1B之特性阻抗的±10%。

另外，第一傳輸線部分TL1B之特性阻抗或第三傳輸線部分TL3B之特性阻抗與第二傳輸線部分TL2B之特性阻抗或第四傳輸線部分TL4B之該特性阻抗之一相乘值等於該標稱環體阻抗之平方值，且在一±10%容差範圍內。第一傳輸線部分TL1B之特性阻抗或第三傳輸線部分TL3B之特性阻抗的值小於第二傳輸線部分TL2B之特性阻抗或第四傳輸線部分TL4B之特性阻抗的值。

再者，該特性阻抗與該標稱環體阻抗之偏離範圍在該標稱環體阻抗之值的±20%範圍內或±10%範圍內。亦即，該第一與該第三傳輸線部分之特性阻抗之值在該標稱環體阻抗之值的+1%與+20%之間、或+1%與+10%之間偏離，並且該第二與該第四傳輸線部分之特性阻抗在該標稱環體阻抗之值的-1%與-20%、或-1%與-10%之間偏離，或反之亦然。

作為再一實施例，鼠競固有地具有非對稱性(請參照圖7 (b))，因此，第一與第二信號輸出埠P2、P3之間的相移僅在中心頻率f0處才為零。為了使相位差平坦，可使用席夫曼移相器之一變體，如圖7 (b)所示。耦合傳輸線TL5B、TL6B係在中心頻率f0處具有一電氣長度λ/4並且所具偶(奇)模阻抗Z0E (Z0O)使得Z0E*Z0O=R0² 之耦合線。

亦即，圖7(b)中所示為一種根據實施例用於將一輸入信號分配到二或更多個信號輸出埠之高頻功率分配器電路。該電路包含：一鼠競耦合器，其中該鼠競耦合器被組配用以將設於該鼠競耦合器之一輸入埠處，例如P1處，之一輸入信號耦合至該鼠競耦合器之一第一輸出，例如TL7B連接至該鼠競耦合器環之一位置，並且耦合至該鼠競耦合器之一第二輸出，例如TL8B連接至該鼠競耦合器環之一位置；一第一耦合結構TL7B，其係耦合至該鼠競耦合器之該第一輸出，以將該鼠競耦合器之該第一輸出與一第一信號輸出埠P2耦合；以及一第二耦合結構，即藉由TL8B、TL5B、TL6B所組配之耦合結構，其係耦合至該鼠競耦合器之該第二輸出，以將該鼠競耦合器之該第二輸出與一第二信號輸出埠P3耦合；其中該第一耦合結構及該第二耦合結構適用於隨著頻率提供不同相移；其中該第一耦合結構包含一移相器，該移相器適用於在該鼠競耦合器之一設計頻率之一環境中至少部分地補償該鼠競耦合器之該第一輸出處與該鼠競耦合器之該第二輸出處之信號之間的一相位差之一頻率變化。

另外，該第二耦合結構包含一對耦合傳輸線TL6B、TL5B，其中一第一耦合傳輸線TL5B之一第一端例如經由TL8B與該鼠競耦合器之該第二輸出連接，其中該第一耦合傳輸線之一第二端係連接至一第二耦合傳輸線之一第二端，其相鄰於該第一耦合傳輸線之該第二端，以及其中第二耦合傳輸線TL6B之該第一端係連接至該第二信號輸出埠、或構成第二信號輸出埠P3。第一耦合傳輸線TL5B之該第一端係例如經由TL8B連接，經由再一傳輸線TL8B與該鼠競耦合器之該第二輸出連接。

再者，再一傳輸線之一特性阻抗偏離一參考阻抗，例如50 Ω，不超過±5%或不超過±10%。另外，該對耦合傳輸線之一偶模阻抗Z_0E 與該對耦合傳輸線之一奇模阻抗Z_0O 之一乘積偏離該參考阻抗之一平方不超過±5%或不超過±10%或不超過±15%。

作為一修改，該對耦合傳輸線之該等耦合傳輸線之一電氣長度偏離該鼠競耦合器之一設計中心頻率處一波長之四分之一不超過±5%、或不超過±10%，換句話說，該等耦合傳輸線在該鼠競耦合器之一設計中心頻率處係lambda/4傳輸線，且在一± 5%或±10%容差範圍內。另外，選擇再一傳輸線TL8B之一長度以使該對耦合傳輸線之雜散場與該鼠競耦合器解耦。再者，形成該第一耦合結構之一傳輸線之一電氣長度等於再一傳輸線TL8B之一電氣長度加上一波長之一半，且容差為一波長之±十分之一。

圖10根據本申請案之實施例，展示經修改鼠競之一效能。如圖10所示，修改傳輸線部分TL1B、…、TL4B之Z0對相位幾乎沒有影響。再者，新增相位補償網路對振幅完全沒有影響。

圖11亦根據本申請案之實施例，展示經修改鼠競之一效能。如圖11所示，新增相位補償網路，亦即新增第一及第二耦合結構，對相移有一影響。

上述實施例係有關於高頻功率分配器。然而，相同結構係用作為一種高頻功率組合器電路，其用於基於來自二或更多個信號輸入埠之輸入信號，取得一輸出信號。舉例而言，該組合器電路包含一鼠競耦合器，其中該鼠競耦合器被組配用以基於該鼠競耦合器之一第一輸入處之一信號，例如TL7B連接至該鼠競耦合器環之一位置，及基於該鼠競耦合器之一第二輸入處之一信號，例如TL8B連接至該鼠競耦合器環之一位置，在該鼠競耦合器之一輸出埠處，例如P1處，提供一輸出信號；一第一耦合結構TL7B，其係耦合至該鼠競耦合器之該第一輸入，以將該鼠競耦合器之該第一輸入與一第一信號輸入埠P2耦合；以及一第二耦合結構，例如藉由TL8B、TL5B、TL6B所組配之耦合結構，其係耦合至該鼠競耦合器之該第二輸入，以將該鼠競耦合器之該第二輸入與一第二信號輸入埠P3耦合；其中介於該鼠競耦合器之輸出埠P1與該第一輸入之間的一第一傳輸線部分TL1B之一特性阻抗，例如Z₀ =1/K_GB *sqrt(2)*R₀ ，在一第一方向上偏離該鼠競耦合器之一標稱環體阻抗，例如sqrt(2)*R₀ ，舉例而言，小於該標稱環體阻抗，以及其中介於該鼠競耦合器之輸出埠P1與該第二輸入之間的一第二傳輸線部分TL2B之一特性阻抗，例如Z₀ =K_GB *sqrt(2)*R₀ ，在與該第一方向相反之一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，例如sqrt(2)*R₀ ，舉例而言，大於該標稱環體阻抗。

舉用於基於來自二或更多個信號輸入埠之輸入信號取得一輸出信號之一高頻功率組合器電路為進一步實例，該組合器電路包含：一鼠競耦合器，其中該鼠競耦合器被組配用以基於該鼠競耦合器之一第一輸入處之一信號，例如TL7B連接至該鼠競耦合器環之一位置，及基於該鼠競耦合器之一第二輸入處之一信號，例如TL8B連接至該鼠競耦合器環之一位置，在該鼠競耦合器之一輸出埠處，例如P1處，提供一輸出信號；一第一耦合結構TL7B，其係耦合至該鼠競耦合器之該第一輸入，以將該鼠競耦合器之該第一輸入與一第一信號輸入埠P2耦合；以及一第二耦合結構，例如藉由TL8B、TL5B、TL6B所組配之耦合結構，其係耦合至該鼠競耦合器之該第二輸入，以將該鼠競耦合器之該第二輸入與一第二信號輸入埠P3耦合；其中該第一耦合結構及該第二耦合結構適用於隨著頻率提供不同相移；其中該第一耦合結構包含一移相器，該移相器適用於至少部分地補償從該鼠競耦合器之該第一輸入到該輸出埠、以及從該鼠競耦合器之該第二輸入到該輸出埠之傳輸特性之頻率變化之一差異，舉例而言，其在該鼠競耦合器之一設計頻率之一環境中，影響該鼠競耦合器之該第一輸入處、及該鼠競耦合器之該第二輸入處之一信號組合。

R1A,R1B,R1C,R1D,R2D:電阻器 P1:輸入埠 P2,P3:信號輸出埠 TL1A,TL2A,TL1B~TL8B,TL1C~TL4C,TL1D~TL6D:傳輸線

根據本發明之實施例隨後將參照附圖作說明，其中：圖1(A)至1(D)根據先前技術，為一射頻(RF)功率分配器展示可能結構的一示意圖；圖2(A)至2(D)展示一示意圖，其代表如圖1所示結構之理論效能；圖3(A)至3(B)展示如圖1所示結構之進一步理論效能；圖4展示一表格，其根據如圖1所示之結構，指出四個電路之相對頻寬；圖5(A)至5(D)展示示意圖，其指出圖1所指功率分配器之實體布局之實例；圖6(A1)至6(A2)根據如圖1所示之先前技術，展示分支線之一修改實例；圖7(A)至7(B)根據本申請案之一實施例，展示鼠競耦合器之實例；圖8(A)至8(C)根據本申請案之實施例，展示經修改鼠競耦合器之一效能；圖9展示一表格，用以根據本申請案之實施例，指出依賴K_GB 值之一振幅不平衡及一相對頻寬；圖10根據本申請案之實施例，展示經修改鼠競之一效能；以及圖11根據本申請案之實施例，展示經修改鼠競之再一效能。

R1B:電阻器

P1:輸入埠

P2,P3:信號輸出埠

TL1B~TL8B:傳輸線

Claims

一種用於將一輸入信號分配到二或更多個信號輸出埠之高頻功率分配器電路，其包含：一鼠競耦合器，其中該鼠競耦合器被組配用以將設於該鼠競耦合器之一輸入埠處之一輸入信號耦合至該鼠競耦合器之一第一輸出，並且耦合至該鼠競耦合器之一第二輸出；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸出，以將該鼠競耦合器之該第一輸出與一第一信號輸出埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸出，以將該鼠競耦合器之該第二輸出與一第二信號輸出埠耦合；其中介於該鼠競耦合器之該輸入埠與該第一輸出之間的一第一傳輸線部分之一特性阻抗在一第一方向上偏離該鼠競耦合器之一標稱環體阻抗，其中介於該鼠競耦合器之該輸入埠與該第二輸出之間的一第二傳輸線部分之一特性阻抗在一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，該第二方向與該第一方向相反，以及其中介於該鼠競耦合器之該第二輸出與該鼠競耦合器之再一連接埠之間的一第三傳輸線部分之特性阻抗在與該第一傳輸線部分之該特性阻抗相同的方向上偏離該標稱環體阻抗。
如請求項1之高頻功率分配器電路，其中介於該鼠競耦合器之該第一輸出與該鼠競耦合器之再一連接埠之間的一第四傳輸線部分之特性阻抗在與該第二傳輸線部分之該特性阻抗相同的方向上偏離該標稱環體阻抗。
如請求項1至2中任一項之高頻功率分配器電路，其中該第一傳輸線部分之該特性阻抗之一值與該第三傳輸線部分之該特性阻抗之一值相差不超過±25%、或不超過該第一傳輸線部分之該特性阻抗及該第二傳輸線部分之該特性阻抗的±10%。
如請求項2之高頻功率分配器電路，其中該第二傳輸線部分之該特性阻抗之一值與該第四傳輸線部分之該特性阻抗之一值相差不超過±25%、或不超過該第二傳輸線部分之該特性阻抗及該第一傳輸線部分之該特性阻抗的±10%。
如請求項2之高頻功率分配器電路，其中該第一傳輸線部分之該特性阻抗或該第三傳輸線部分之該特性阻抗與該第二傳輸線部分之該特性阻抗或該第四傳輸線部分之該特性阻抗之一相乘值等於該標稱環體阻抗之平方值，且在一±10%容差範圍內。
如請求項2之高頻功率分配器電路，其中該第一傳輸線部分之該特性阻抗或該第三傳輸線部分之該特性阻抗的值小於該第二傳輸線部分之該特性阻抗或該第四傳輸線部分之該特性阻抗的值。
如請求項1至2中任一項之高頻功率分配器電路，其中該特性阻抗與該標稱環體阻抗之偏離範圍在該標稱環體阻抗之值的±20%範圍內或±10%範圍內。
如請求項2之高頻功率分配器電路，其中該第一與該第三傳輸線部分之特性阻抗之值在該標稱環體阻抗之值的+1%與+20%之間、或+1%至+10%之間偏離，並且該第二與該第四傳輸線部分之特性阻抗在該標稱環體阻抗之值的-1%與-20%、或-1%至-10%之間偏離，或反之亦然。
一種用於將一輸入信號分配到二或更多個信號輸出埠之高頻功率分配器電路，其包含：一鼠競耦合器，其中該鼠競耦合器被組配用以將設於該鼠競耦合器之一輸入埠處之一輸入信號耦合至該鼠競耦合器之一第一輸出，並且耦合至該鼠競耦合器之一第二輸出；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸出，以將該鼠競耦合器之該第一輸出與一第一信號輸出埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸出，以將該鼠競耦合器之該第二輸出與一第二信號輸出埠耦合；其中該第一耦合結構及該第二耦合結構適用於隨著頻率提供不同相移；其中該第一耦合結構包含一移相器，該移相器適用於在該鼠競耦合器之一設計頻率之一環境中至少部分地補償該鼠競耦合器之該第一輸出處與該鼠競耦合器之該第二輸出處之信號之間的一相位差之一頻率變化。
如請求項9之高頻功率分配器電路，其中該第二耦合結構包含一對耦合傳輸線，其中一第一耦合傳輸線之一第一端與該鼠競耦合器之該第二輸出連接，其中該第一耦合傳輸線之一第二端係連接至一第二耦合傳輸線之一第二端，其相鄰於該第一耦合傳輸線之該第二端，以及其中該第二耦合傳輸線之該第一端係連接至該第二信號輸出埠、或構成該第二信號輸出埠。
如請求項9或10之高頻功率分配器電路，其中該第一耦合傳輸線之該第一端係經由再一傳輸線與該鼠競耦合器之該第二輸出連接。
如請求項11之高頻功率分配器電路，其中再一傳輸線之一特性阻抗偏離一參考阻抗不超過±5%或不超過±10%。
如請求項10之高頻功率分配器電路，其中該對耦合傳輸線之一偶模阻抗與該對耦合傳輸線之一奇模阻抗之一乘積偏離該參考阻抗之一平方不超過±5%或不超過±10%或不超過±15%。
如請求項10之高頻功率分配器電路，其中該對耦合傳輸線之該等耦合傳輸線之一電氣長度偏離該鼠競耦合器之一設計中心頻率處之一波長之四分之一不超過±5%、或不超過±10%。
如請求項11之高頻功率分配器電路，其中選擇該再一傳輸線之一長度以使該對耦合傳輸線之雜散場與該鼠競耦合器解耦。
如請求項11之高頻功率分配器電路，其中形成該第一耦合結構之一傳輸線之一電氣長度等於該再一傳輸線之一電氣長度加上一波長之一半，且容差為一波長之±十分之一。
一種高頻功率組合器電路，其用於基於來自二或更多個信號輸入埠之輸入信號，取得一輸出信號，其包含：一鼠競耦合器，其中該鼠競耦合器被組配用以基於該鼠競耦合器之一第一輸入處之一信號及基於該鼠競耦合器之一第二輸入處之一信號，在該鼠競耦合器之一輸出埠處提供一輸出信號；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸入，以將該鼠競耦合器之該第一輸入與一第一信號輸入埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸入，以將該鼠競耦合器之該第二輸入與一第二信號輸入埠耦合；其中介於該鼠競耦合器之該輸出埠與該第一輸入之間的一第一傳輸線部分之一特性阻抗在一第一方向上偏離該鼠競耦合器之一標稱環體阻抗，其中介於該鼠競耦合器之該輸出埠與該第二輸入之間的一第二傳輸線部分之一特性阻抗在一第二方向上偏離該鼠競耦合器之該標稱環體阻抗，該第二方向與該第一方向相反，以及其中介於該鼠競耦合器之該第二輸出與該鼠競耦合器之再一連接埠之間的一第三傳輸線部分之特性阻抗在與該第一傳輸線部分之該特性阻抗相同的方向上偏離該標稱環體阻抗。
一種高頻功率組合器電路，其用於基於來自二或更多個信號輸入埠之輸入信號，取得一輸出信號，其包含：一鼠競耦合器，其中該鼠競耦合器被組配用以基於該鼠競耦合器之一第一輸入處之一信號及基於該鼠競耦合器之一第二輸入處之一信號，在該鼠競耦合器之一輸出埠處提供一輸出信號；一第一耦合結構，其係耦合至該鼠競耦合器之該第一輸入，以將該鼠競耦合器之該第一輸入與一第一信號輸入埠耦合；以及一第二耦合結構，其係耦合至該鼠競耦合器之該第二輸入，以將該鼠競耦合器之該第二輸入與一第二信號輸入埠耦合；其中該第一耦合結構及該第二耦合結構適用於隨著頻率提供不同相移；其中該第一耦合結構包含一移相器，該移相器適用於在該鼠競耦合器之一設計頻率之一環境中至少部分地補償從該鼠競耦合器之該第一輸入到該輸出埠、以及從該鼠競耦合器之該第二輸入到該輸出埠之傳輸特性之頻率變化之一差異。