TWI756810B

TWI756810B - 晶片與相關的晶片系統

Info

Publication number: TWI756810B
Application number: TW109130067A
Authority: TW
Inventors: 鄭景升
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2020-09-02
Filing date: 2020-09-02
Publication date: 2022-03-01
Also published as: US20220068344A1; US11694743B2; TW202211040A

Abstract

本發明揭露了一種晶片系統，其包含有第一晶片、第一DRAM、第二晶片以及第二DRAM，其中該第一晶片包含了第一DRAM控制器以及第一序列傳輸介面，該第一DRAM耦接於該第一DRAM控制器，該第二晶片包含了第二DRAM控制器以及第二序列傳輸介面，該第二序列傳輸介面係耦接於該第一序列傳輸介面，且該第二DRAM耦接於該第二DRAM控制器。當該第一晶片欲暫存第一資料與第二資料時，該第一晶片透過該第一DRAM控制器將該第一資料儲存至該第一DRAM，並將該第二資料透過該第一序列傳輸介面傳送至該第二晶片；以及該第二晶片透過該第二DRAM控制器將該第二資料儲存至該第二DRAM。

Description

晶片與相關的晶片系統

本發明係有關於包含動態隨機存取記憶體的晶片系統。

雙倍資料率((Double Data Rate，DDR)動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)是一個具有高速多位元平行傳輸介面的記憶體，而考量到平行傳輸介面具有較多的接點/接腳與傳輸線，單一個晶片只會具有一個DDR介面電路。然而，由於單一個晶片只會具有一個DDR介面電路，因此，這個DDR介面電路的頻寬(bandwidth)便限制了晶片與系統的應用與能力。

因此，本發明的目的之一在於提出一種包含多個晶片的系統，其中單一個晶片可以透過序列傳輸介面來要求存取另一個晶片的DDR DRAM，以有效地擴充晶片的頻寬，且不需要額外設置其他的DDR介面電路，以解決先前技術中所述的問題。

在本發明的一個實施例中，揭露了一種晶片系統，其包含有一第一晶片、一第一DRAM、一第二晶片以及一第二DRAM，其中該第一晶片包含了一第一DRAM控制器以及一第一序列傳輸介面，該第一DRAM耦接於該第一晶片的該第一DRAM控制器，該第二晶片包含了一第二DRAM控制器以及一第二序列傳輸介面，該第二序列傳輸介面係耦接於該第一序列傳輸介面，且該第二DRAM耦接於該第二晶片的該第二DRAM控制器。當該第一晶片欲暫存一第一資料與一第二資料時，該第一晶片透過該第一DRAM控制器將該第一資料儲存至該第一DRAM，並將該第二資料透過該第一序列傳輸介面傳送至該第二晶片；以及該第二晶片透過該第二DRAM控制器將該第二資料儲存至該第二DRAM。

在本發明的另一個實施例中，揭露了一種晶片，其包含有一核心電路、一DRAM控制器以及一序列傳輸介面，其中該DRAM控制器耦接於一DRAM，且該序列傳輸介面耦接於另一晶片。當該核心電路欲暫存一第一資料與一第二資料時，該核心電路透過該DRAM控制器將該第一資料儲存至該DRAM，並將該第二資料透過該序列傳輸介面傳送至該另一晶片，以供該另一晶片儲存在該另一晶片可以存取的另一DRAM中。

第1圖為本發明一實施例之晶片系統100的示意圖。如第1圖所示，晶片系統100包含了三個晶片110、120、130以及三個DRAM 141、142、143，其中晶片110包含了一核心電路112、一DRAM控制器114、一序列傳輸介面(在本實施例中為一快捷外設互聯標準((Peripheral Component Interconnect Express，PCIe)介面116)以及一記憶體118；晶片120包含了一核心電路122、一DRAM控制器124、兩個PCIe介面126、127、以及一記憶體128；晶片130包含了一核心電路132、一DRAM控制器134、一PCIe介面136、以及一記憶體138。在本實施例中，晶片110、120、130可以是任何可以包含DRAM控制器的晶片，例如中央處理器、圖形處理器、或其他任何具有特定或一般功能性的晶片。此外，應注意的是，在其他的實施例中，序列傳輸介面不限定使用PCIe介面，可以是任何可提供等效頻寛的傳輸介面。

在本實施例中，晶片110僅包含了單一個DRAM控制器114，亦即晶片110本身僅包含了一組DDR介面電路，且晶片110僅能夠直接存取DRAM 141，而無法直接存取其他的DRAM，但本發明並不以此為限。此外，晶片120僅包含了單一個DRAM控制器124、且晶片130亦僅包含了單一個DRAM控制器134，但本發明並不以此為限。

在第1圖所示的實施例中，由於晶片110僅包含了單一個DRAM控制器114，而僅能直接存取DRAM 141，因此，為了避免晶片110的功能及應用被DRAM控制器114與DRAM 141的頻寬所限制，本實施例中晶片110可以將圖示僅能由晶片120、130來直接存取的DRAM 142、143視為本身的虛擬記憶體，亦即晶片110可以透過晶片120、130來存取DRAM 142、143來擴充本身的頻寬。

具體來說，當晶片110需要將三筆資料寫入至DRAM時，核心電路112可以直接將第一筆資料透過DRAM控制器114寫入至DRAM 141；此外，晶片110另外將第二、三筆資料透過PCIe介面116傳送至晶片120，而晶片120的核心電路122在透過PCIe介面127接收到來自晶片110的第二、三筆資料後，核心電路122可以直接將第二筆資料透過DRAM控制器124寫入至DRAM 142，並將第三筆資料透過PCIe介面126傳送至晶片130；晶片130的核心電路132在透過PCIe介面136接收到來自晶片120的第三筆資料後，核心電路132可以直接將第三筆資料透過DRAM控制器134寫入至DRAM 143。如上所述，透過使用PCIe介面116來將部分資料傳送至晶片120、130，並將這些資料寫入到分別對應至晶片120、130的DRAM 142、143，可以有效增加晶片110的儲存空間與頻寬。

在本實施例中，晶片110可以透過位址延伸(address extend)或位址映射(address mapping)的方式來將晶片110本身的資料寫入至分別對應至晶片120、130的DRAM 142、143。舉例來說，假設上述晶片110的第一、二、三筆資料分別具有位址(邏輯位址)LBA1、LBA2、LBA3，則核心電路112可以在記憶體118建立一查找表，其中該查找表可以記錄了具有位址LBA1的第一筆資料儲存在DRAM 141，而分別具有位址LBA2、LBA3的第二、三筆資料則儲存在其他的晶片；晶片120的核心電路122則也在記憶體128建立一查找表，其中該查找表可以記錄了具有位址LBA2的第二筆資料儲存在DRAM 142，而具有位址LBA3的第三筆資料則儲存在晶片130。

當晶片110需要存取先前分別寫入至DRAM 141、142、143的第一、二、三筆資料時，首先，核心電路112會先參考記憶體118所儲存的查找表，以判斷出第一筆資料係儲存在本身可直接存取的DRAM 141，而第二、三筆資料則儲存在其他晶片中。此時，核心電路112將第一筆資料的位址LBA1傳送至DRAM控制器114，以供DRAM控制器114根據內部的位址映射機制來自DRAM 141中讀取第一筆資料，且核心電路112另外發送讀取指令，以將第二、三筆資料的位址LBA2、LBA3透過PCIe介面116傳送至晶片120。晶片120在接收到位址LBA2、LBA3後，首先，核心電路122會先參考記憶體128所儲存的查找表，以判斷出第二筆資料係儲存在本身可直接存取的DRAM 142，而第三筆資料則儲存在晶片130，此時，核心電路122將第二筆資料的位址LBA2傳送至DRAM控制器124，以供DRAM控制器124根據內部的位址映射機制來自DRAM 142中讀取第二筆資料，且核心電路122另外將第三筆資料的位址LBA3透過PCIe介面126傳送至晶片130；此外，在讀取到第二筆資料之後，核心電路122會立即將第二筆資料透過PCIe介面127傳送至晶片110。接著，晶片130在接收到位址LBA3後，核心電路122將第三筆資料的位址LBA3傳送至DRAM控制器134，以供DRAM控制器134根據內部的位址映射機制來自DRAM 143中讀取第三筆資料，並立即將所讀取的第三筆資料透過PCIe介面136傳送至晶片120；而晶片120的核心電路122在接收到來自晶片130的第三筆資料之後，會立即將第三筆資料透過PCIe介面127傳送至晶片110。

在一實施例中，晶片110係在部分重疊的時間內同時自DRAM 141接收該第一資料以及自晶片120接收該第二資料，以快速地獲取該第一資料與該第二資料。

如上所述，DRAM 141、142、143都可以視為晶片110可以存取的記憶體，再加上目前PCIe第五代規格的序列傳輸速度已經可以達到64Gb/s(每秒十億位元)，因此，透過可以同時使用DDR介面與PCIe介面來傳送資料，晶片110的頻寬可以大幅提升。此外，由於使用序列傳輸的PCIe介面116具有較少的資料傳輸線，因此對於晶片110來說不會造成太多晶片面積上的負擔。

需注意的是，第1圖所示之晶片系統100的晶片數量僅是作為範例說明而並非是本發明的限制。具體來說，晶片系統100可以僅包含兩個晶片，亦即第1圖中晶片130、DRAM 143以及PCIe介面126可以自圖式移除而不會影響到本發明的實質操作。另外，晶片系統100也可以包含第四個晶片及僅能由第四個晶片直接存取的DRAM，以供一併作為晶片110的虛擬記憶體。這些實施上的變化均應隸屬於本發明的範疇。

此外，第1圖係以PCIe介面來做為範例說明，然而，在其他的實施例中，PCIe介面116、126、127、136可以被替換為其他規格的傳輸介面，例如通用序列匯流排(Universal Serial Bus，USB)。

第2圖為本發明另一實施例之晶片系統200的示意圖。如第2圖所示，晶片系統200包含了四個晶片210、220、230、240以及四個DRAM 251、252、253、254，其中晶片210包含了一核心電路212、一DRAM控制器214、兩個序列傳輸介面(在本實施例中為PCIe介面216、217)以及一記憶體218；晶片220包含了一核心電路222、一DRAM控制器224、兩個PCIe介面226、227以及一記憶體228；晶片230包含了一核心電路232、一DRAM控制器234、兩個PCIe介面236、237以及一記憶體238；晶片240包含了一核心電路242、一DRAM控制器244、兩個PCIe介面246、247以及一記憶體248。在本實施例中，晶片210、220、230、240可以是任何可以包含DRAM控制器的晶片，例如中央處理器、圖形處理器、或其他任何具有特定或一般功能性的晶片。

在本實施例中，晶片210、220、230、240都僅包含了單一個DRAM控制器，亦即晶片210、220、230、240僅能夠直接存取所對應的DRAM，而無法直接存取其他的DRAM。

在第2圖所示的實施例中，由於晶片210、220、230、240都僅包含了單一個DRAM控制器，因此，為了避免晶片210、220、230、240的功能及應用被DRAM的頻寬所限制，本實施例中晶片210、220、230、240都可以將圖示DRAM 251、252、253、254一併視為本身的虛擬記憶體，亦即晶片210、220、230、240中的每一者可以透過其他晶片來存取其他的DRAM來擴充本身的頻寬。

具體來說，當晶片210需要將三筆資料寫入至DRAM時，核心電路212可以直接將第一筆資料透過DRAM控制器214寫入至DRAM 241；此外，晶片210另外將第二、三筆資料透過分別PCIe介面216、217傳送至晶片220、240。晶片220的核心電路222在透過PCIe介面227接收到來自晶片210的第二筆資料後，核心電路222可以直接將第二筆資料透過DRAM控制器224寫入至DRAM 252；以及晶片240的核心電路242在透過PCIe介面246接收到來自晶片210的第三筆資料後，核心電路242可以直接將第三筆資料透過DRAM控制器244寫入至DRAM 254。如上所述，透過使用PCIe介面216、217來將部分資料傳送至晶片220、240，並將這些資料寫入到分別對應至晶片220、240的DRAM 252、254。

在本實施例中，晶片210可以透過位址延伸或位址映射的方式來將晶片210本身的資料寫入至分別對應至晶片220、240的DRAM 252、254。舉例來說，假設上述晶片210的第一、二、三筆資料分別具有位址(邏輯位址)LBA1、LBA2、LBA3，則核心電路112可以在記憶體218建立一查找表，其中該查找表可以記錄了具有位址LBA1的第一筆資料儲存在DRAM 251，而分別具有位址LBA2、LBA3的第二、三筆資料則儲存在晶片220、240。

當晶片210需要存取先前分別寫入至DRAM 251、252、254的第一、二、三筆資料時，首先，核心電路212會先參考記憶體218所儲存的查找表，以判斷出第一筆資料係儲存在本身可直接存取的DRAM 251，而第二、三筆資料則分別儲存在晶片220、240中。此時，核心電路212將第一筆資料的位址LBA1傳送至DRAM控制器214，以供DRAM控制器214根據內部的位址映射機制來自DRAM 251中讀取第一筆資料，且核心電路112另外發送讀取指令，以將第二、三筆資料的位址LBA2、LBA3分別透過PCIe介面216、217傳送至晶片220、240。晶片220在接收到位址LBA2後，核心電路222將第二筆資料的位址LBA2傳送至DRAM控制器224，以供DRAM控制器224根據內部的位址映射機制來自DRAM 252中讀取第二筆資料，並立即將第二筆資料透過PCIe介面227傳送至晶片210；此外，晶片240在接收到位址LBA3後，核心電路242將第三筆資料的位址LBA3傳送至DRAM控制器244，以供DRAM控制器244根據內部的位址映射機制來自DRAM 254中讀取第三筆資料，並立即將第三筆資料透過PCIe介面246傳送至晶片210。

需注意的是，以上說明是以晶片210需要將資料寫入至DRAM來做為範例說明，然而，第2圖中的晶片220、230、240亦可透過上述機制來將本身的資料寫入至其他晶片的DRAM，例如晶片230可將本身的資料透過PCIe介面236、237傳送至晶片220、240，以儲存在DRAM 252、254之中。

如上所述，DRAM 251、252、253、254都可以視為晶片210、220、230、240可以存取的記憶體，因此，透過可以同時使用DDR介面與PCIe介面來傳送資料，晶片210、220、230、240的頻寬可以大幅提升。此外，由於序列傳輸的PCIe介面具有較少的資料傳輸線，因此對於晶片210、220、230、240來說不會造成太多晶片面積上的負擔。

需注意的是，第2圖所示之晶片系統200的晶片數量僅是作為範例說明而並非是本發明的限制。具體來說，晶片系統100可以僅包含三個晶片，例如第2圖中晶片230與DRAM 253可以自圖式移除，而晶片220的PCIe介面226可以連接至晶片240的PCIe介面247。另外，晶片系統200中的部分晶片，例如晶片210可以包含更多個PCIe介面以供連接至更多的晶片，以更大幅地擴充本身的頻寬。這些實施上的變化均應隸屬於本發明的範疇。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:晶片系統 110,120,130:晶片 112,122,132:核心電路 114,124,134:DRAM控制器 116,126,127,136:PCIe介面 118,128,138:記憶體 141,142,143:DRAM 200:晶片系統 210,220,230,240:晶片 212,222,232,242:核心電路 214,224,234,244:DRAM控制器 216,217,226,227,236,237,246,247:PCIe介面 218,228,238,248:記憶體 151,152,153,154:DRAM

第1圖為本發明一實施例之晶片系統的示意圖。第2圖為本發明另一實施例之晶片系統的示意圖。

100:晶片系統

110,120,130:晶片

112,122,132:核心電路

114,124,134:DRAM控制器

116,126,127,136:PCIe介面

118,128,138:記憶體

141,142,143:DRAM

Claims

一種晶片系統，包含有：一第一晶片，包含了一第一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)控制器以及一第一序列傳輸介面；一第一DRAM，耦接於該第一晶片的該第一DRAM控制器；一第二晶片，包含了一第二DRAM控制器以及一第二序列傳輸介面，其中該第二序列傳輸介面係耦接於該第一序列傳輸介面；以及一第二DRAM，耦接於該第二晶片的該第二DRAM控制器；其中當該第一晶片欲暫存一第一資料與一第二資料時，該第一晶片透過該第一DRAM控制器將該第一資料儲存至該第一DRAM，並將該第二資料透過該第一序列傳輸介面傳送至該第二晶片；以及該第二晶片透過該第二DRAM控制器將該第二資料儲存至該第二DRAM。
如申請專利範圍第1項所述之晶片系統，其中該第一晶片除了該第一DRAM控制器外不包含其他的DRAM控制器，且該第一DRAM控制器僅可直接存取該第一DRAM。
如申請專利範圍第1項所述之晶片系統，其中該第一序列傳輸介面與該第二序列傳輸介面係為快捷外設互聯標準((Peripheral Component Interconnect Express，PCIe)介面。
如申請專利範圍第1項所述之晶片系統，其中該第一晶片另包含了一記憶體，其包含一查找表，且該查找表記錄了該第一資料的位址對應到該第一DRAM或該第一晶片，且該第二資料的位址對應到該第二晶片。
如申請專利範圍第1、2、3或4項所述之晶片系統，其中當該第一晶片欲讀取該第一資料與該第二資料時，該第一晶片透過該第一DRAM控制器以自該第一DRAM讀取該第一資料；以及該第一晶片透過該第一序列傳輸介面傳送一讀取指令至該第二晶片，其中該讀取指令包含了該第二資料的位址，以供該第二晶片透過該第二DRAM控制器以自該第二DRAM讀取該第二資料，並透過該第二序列傳輸介面將該第二資料傳送給該第一晶片。
如申請專利範圍第5項所述之晶片系統，其中該第一晶片係在部分重疊的時間內同時自該第一DRAM接收該第一資料以及自該第二晶片接收該第二資料。
如申請專利範圍第1項所述之晶片系統，其中該第二晶片另包含了另一第二序列傳輸介面，且該晶片系統另包含有：一第三晶片，包含了一第三DRAM控制器以及一第三序列傳輸介面，其中該第三序列傳輸介面耦接於該另一第二序列傳輸介面；以及一第三DRAM，耦接於該第三晶片的該第三DRAM控制器；其中當該第一晶片欲暫存一第三資料時，該第一晶片將該第三資料透過該第一序列傳輸介面傳送至該第二晶片，且該第二晶片將該第三資料透過該另一第二序列傳輸介面傳送至該第三晶片，以及該第三晶片透過該第三DRAM控制器將該第三資料儲存至該第三DRAM。
如申請專利範圍第1項所述之晶片系統，其中該第一晶片另包含了另一第一序列傳輸介面，且該晶片系統另包含有：一第三晶片，包含了一第三DRAM控制器以及一第三序列傳輸介面，其中該第三序列傳輸介面耦接於該另一第一序列傳輸介面；以及一第三DRAM，耦接於該第三晶片的該第三DRAM控制器；其中當該第一晶片欲暫存該第一資料、該第二資料與一第三資料時，該第一晶片透過該第一DRAM控制器將該第一資料儲存至該第一DRAM，將該第二資料透過該第一序列傳輸介面傳送至該第二晶片，並將該第三資料透過該另一第一序列傳輸介面傳送至該第三晶片；以及該第二晶片透過該第二DRAM控制器將該第二資料儲存至該第二DRAM，且該第三晶片透過該第三DRAM控制器將該第三資料儲存至該第三DRAM。
一種晶片，包含有：一核心電路；一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)控制器，耦接於一DRAM；一序列傳輸介面，耦接於另一晶片；其中當該核心電路欲暫存一第一資料與一第二資料時，該核心電路透過該DRAM控制器將該第一資料儲存至該DRAM，並將該第二資料透過該序列傳輸介面傳送至該另一晶片，以供該另一晶片儲存在該另一晶片可以存取的另一DRAM中。
如申請專利範圍第9項所述之晶片，其中當該核心電路欲讀取該第一資料與該第二資料時，該核心電路透過該DRAM控制器以自該DRAM讀取該第一資料；以及該核心電路透過該序列傳輸介面傳送一讀取指令至該另一晶片，其中該讀取指令包含了該第二資料的位址，以供該另一晶片自該另一DRAM讀取該第二資料。