TWI755204B - 引腳短路檢測電路、積體電路晶片、及資訊處理裝置 - Google Patents

Abstract

本發明主要揭示一種引腳短路檢測電路，其應用於包含一主要電路和複數個引腳的一積體電路晶片之中，使該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端。利用本發明之引腳短路檢測電路對所述積體電路晶片執行一引腳短路檢測時，係將一啟用信號和一選擇信號傳送至該引腳短路檢測電路，使得二個相鄰的引腳分別自與其耦接的引腳短路檢測電路接收一高電平信號及一低電平信號。在此情況下，外部的晶片電性檢測電路只須對所述積體電路晶片進行供電電流檢測，便可確認二個相鄰的引腳之間是否發生短路。

Description

引腳短路檢測電路、積體電路晶片、及資訊處理裝置

本發明係關於電子電路之技術領域，尤指應用於積體電路晶片之中的一種引腳短路檢測電路。

一般而言，積體電路(Integrated circuit, IC)晶片的製造流程包括：電路設計、CAD圖繪製、光罩製作、晶圓製造、CP測試、晶圓切割、晶片封裝、以及FT測試。CP測試的英文全文為circuit probing，其中文則稱爲晶圓測試，且用於在晶圓製造完成後對晶圓所包含的每一個裸晶片(die)進行電性測試及/或功能測試，從而將不符標準或已經毀損的裸晶片挑出，使被挑出的裸晶片不用繼續進行後續的晶片封裝和FT測試，達到降低成本之目的。同時，完成CP測試之後，還可以得知晶圓製造的良率。

如前所述，完成CP測試之後，含有複數個裸晶片的晶圓會送往封裝測試廠執行後續的晶片封裝和FT測試。目前，積體電路之晶片封裝技術包括：球柵陣列(Ball grid array, BGA)封裝、接腳柵陣列(Land grid array, LGA)封裝、四方平面無引腳(Quad flat no leads)封裝、薄膜覆晶(Chip on film, COF)封裝、玻璃覆晶(Chip on glass, COG)封裝。另一方面，FT的英文全文為final test，其中文則稱爲最終測試，用於在晶片封裝對積體電路(IC)晶片進行電性測試及/或功能測試，從而將不符標準或在晶片封裝過程中毀損的IC晶片挑出，使不符合標準的IC晶片不會被誤送至客戶端，達到IC晶片的品質管控之目的。同時，完成FT測試之後，也可知道晶片封裝的良率。

圖1顯示習知的一種採LGA封裝之IC晶片的底視圖，且圖2顯示習知的一種採QFN封裝之IC晶片的底視圖。長期涉及IC晶片之設計與製造的電子工程師必然知道，在進行晶片封裝時可能發生焊線偏移、焊線斷線、錫渣殘留等製程缺陷。如圖1所示，採LGA封裝之IC晶片1a在完成晶片封裝製程後，經檢查發現有錫渣殘留在二個引腳之間，從而導致該二個引腳短路。同樣地，如圖2所示，採QFN封裝之IC晶片1b在完成晶片封裝製程後，經檢查發現有錫渣殘留在二個引腳之間，從而導致該二個引腳短路。

圖3顯示習知的一種採COF封裝之平面顯示器的上視圖。如圖3所示，應知道，習知的平面顯示器1c主要包括：一顯示面板1c1以及至少一顯示驅動晶片1c2，其中，所述顯示驅動晶片1c2包含一閘極(列)驅動單元、一源極(行)驅動單元以及一時序控制器。目前，智慧型手機的顯示螢幕已朝向全屏設計發展，故而必須利用COF(或COG)封裝技術將至少一顯示驅動晶片1c2整合在至少一柔性電路板(Flexible Printed Circuit , PFC)1c4之上，而後透過該柔性電路板1c4該顯示面板1c1耦接。如圖3所示，基於分區驅動技術，一個顯示面板1c1會同時連接多個柔性電路板1c4，且透過多個所述柔性電路板1c4而電連接設置在一主基板1c3之上的至少一所述顯示驅動晶片1c2。如圖3所示，進行採COF封裝時，一柔性電路板1c4與剛性電路板及/或另一柔性電路板1c4之間連接時，通常採用一種異方性導電膜(Anisotropic Conductive Film, ACF)進行接合。因此，二個引腳1c4之間可能會因為ACF被擠壓後短路，或是在銲線(wire bonding)過程中因錯位而短路。

正常的情況下，引腳短路對於晶片功能測試會產生較大的影響，因此FT測試可以輕易地判讀出錫渣殘留所導致的引腳短路。然而，實務經驗發現，在兩個引脚輸出電壓相近的情況下，FT測試很難準確地判讀出錫渣殘留所導致的引腳短路。因此，現有的解決方案是設計特殊的FT測試模式，使得IC晶片的一特定功能在此FT測試模式下會顯示不良，藉此方式判讀出該IC晶片具有錫渣殘留之引腳短路。可惜的是，這樣的方式除了無法適用於全部的IC晶片之外，在FT測試階段也經常因為閥值設定不佳而導致無法100%判讀出錫渣殘留所導致的引腳短路。

由上述說明可知，本領域亟需可應用於IC晶片之中的一種引腳短路檢測電路。

本發明之主要目的在於提供一種引腳短路檢測電路，其應用於包含一主要電路和複數個引腳的一積體電路晶片之中，使該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端。利用本發明之引腳短路檢測電路對所述積體電路晶片執行一引腳短路檢測時，係將一啟用信號和一選擇信號傳送至該引腳短路檢測電路，使得二個相鄰的引腳分別自與其耦接的引腳短路檢測電路接收一高電平信號及一低電平信號。在此情況下，外部的晶片電性檢測電路只須對所述積體電路晶片進行供電電流檢測，便可確認二個相鄰的引腳之間是否發生短路。

在包含本發明之一種引腳短路檢測電路的情況下，積體電路晶片可以在進行FT測試時輕易地被檢測是否具有因錫渣殘留所導致的引腳短路缺陷，從而有效管控積體電路晶片之良率和出貨品質。

為達成上述目的，本發明提出所述引腳短路檢測電路的一實施例，其應用於一積體電路晶片之中，其中該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端，且各個所述引腳短路檢測電路耦接一啟用信號、一選擇信號、一高電平信號、以及一低電平信號；

其中，當該積體電路晶片進行一引腳短路測試時，第一所述引腳短路檢測電路依據該啟用信號和該選擇信號而以其所述檢測電位輸出端輸出該高電平信號，且和第一所述引腳短路檢測電路相鄰的第二所述引腳短路檢測電路依據該啟用信號和該選擇信號而以其所述檢測電位輸出端輸出該低電平信號，使得和第一所述引腳短路檢測電路的該檢測電位輸出端耦接的第一所述引腳以及和第二所述引腳短路檢測電路的該檢測電位輸出端耦接的第二所述引腳分別具有高電位和低電位。

在一實施例中，所述之引腳短路檢測電路包括：

一第一開關單元，具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端耦接所述高電平信號，該第一控制端耦接所述選擇信號，且該第二控制端耦接所述啟用信號；以及

一第二開關單元，具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端和該第一開關單元之所述第二端耦接於所述檢測電位輸出端，該第一控制端耦接所述選擇信號，該第二控制端耦接所述啟用信號，且該第二端耦接所述低電平信號。

在一實施例中，該第一開關單元包括：

一P型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第一開關單元之所述第一端從而耦接所述高電平信號，且該源極端作為該第一開關單元之所述第二端；

一第一反相器，以其一輸出端耦接該P型MOSFET元件之所述閘極端；以及

一第一及閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中該第一輸入端作為該第一開關單元之所述第一控制端從而耦接所述選擇信號，該第二輸入端作為該第一開關單元之所述第二控制端從而耦接所述啟用信號，且該輸出端耦接該第一反相器的一輸入端。

在一實施例中，該第二開關單元包括：

一N型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第二開關單元之所述第一端從而和該P型MOS元件之所述源極端耦接於所述檢測電位輸出端，且該源極端作為該第二開關單元之所述第二端從而耦接所述低電平信號；

一第二及閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中，該第二輸入端作為該第二開關單元之所述第二控制端從而耦接所述啟用信號，且該輸出端耦接該N型MOS元件之所述閘極端；以及

一第二反相器，以其一輸入端作為該第二開關單元之所述第一控制端從而耦接所述選擇信號，且以其一輸出端耦接該第二及閘之所述第一輸入端。

並且，在另一實施例中，該第一開關單元包括：

一P型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第一開關單元之所述第一端從而耦接所述高電平信號，且該源極端作為該第一開關單元之所述第二端；

一第一或閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中該輸出端耦接該P型MOS元件之所述閘極端；

一第一反相器，以其一輸入端該第一開關單元之所述第一控制端從而耦接所述選擇信號，且以其一輸出端耦接該第一或閘之所述第一輸入端；以及

一第二反相器，以其一輸入端該第一開關單元之所述第二控制端從而耦接所述啟用信號，且以其一輸出端耦接該第一或閘之所述第二輸入端。

並且，在另一實施例中，該第二開關單元包括：

一N型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第二開關單元之所述第一端從而和該P型MOS元件之所述源極端耦接於所述檢測電位輸出端，且該源極端作為該第二開關單元之所述第二端從而耦接所述低電平信號；

一第三反相器，以其一輸入端耦接該N型MOS元件之所述閘極端；

一第二或閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中，該第一輸入端作為該第二開關單元之所述第一控制端從而耦接所述選擇信號，且該輸出端耦接該第三反相器之一輸入端；以及

一第四反相器，以其一輸入端作為該第二開關單元之所述第二控制端從而耦接所述啟用信號，且以其一輸出端耦接該第二或閘之所述第二輸入端。

在可行的實施例中，該P型MOS元件為一P型薄膜電晶體(Thin-film transistor, TFT)元件或一P型金屬氧化物半導體場效電晶體(Metal oxide semiconductor field effect transistor, MOSFET)元件，且該N型MOS元件為一N型薄膜電晶體元件或一N型金屬氧化物半導體場效電晶體元件。

本發明同時提供一種積體電路晶片，其包括一主要電路以及和該主要電路耦接的複數個引腳；其特徵在於，所述積體電路晶片進一步包括如前所述本發明之引腳短路檢測電路。

本發明同時提供一種資訊處理裝置，其至少一包含如前所述本發明之積體電路晶片。

在一實施例中，該資訊處理裝置是選自於由智慧型手機、智慧手錶、智慧手環、平板電腦、筆記型電腦、一體式電腦、門禁裝置、桌上型電腦、和工業電腦所組成群組之中的一種電子裝置。

為使  貴審查委員能進一步瞭解本發明之結構、特徵、目的、與其優點，茲附以圖式及較佳具體實施例之詳細說明如後。

熟悉積體電路(Integrated circuit, IC)晶片之設計與製造的電子工程師必然知道，現有的FT測試並無法百分之百地檢測出因封裝製程的錫渣殘留缺陷所導致的積體電路晶片之二個相鄰的引腳發生短路。因此，本發明揭示一種引腳短路檢測電路，其應用於包含一主要電路和複數個引腳的一積體電路晶片之中，使該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端。如此設計，在包含本發明之引腳短路檢測電路的情況下，該積體電路晶片可以在進行FT測試時輕易地被檢測是否具有因錫渣殘留所導致的引腳短路缺陷，從而有效管控積體電路晶片之良率和出貨品質。

圖4顯示包含本發明之一種引腳短路檢測電路的一積體電路晶片的簡易方塊圖。如圖4所示，該積體電路晶片1包括一主要電路11以及耦接該主要電路11的複數個引腳12。進一步地，圖4繪示本發明之引腳短路檢測電路2應用於該積體電路晶片1之中，使得該積體電路晶片1之複數個引腳12分別耦接複數個所述引腳短路檢測電路2之一檢測電位輸出端20，且各個所述引腳短路檢測電路2耦接一啟用信號R _EN、一選擇信號R _SEL、一高電平信號V _H、以及一低電平信號V _L。其中，該高電平信號V _H和該低電平信號V _L可分別為該主要電路11的一電源信號和一接地信號。

依據本發明之設計，所述之引腳短路檢測電路2包括一第一開關單元21以及一第二開關單元22。如圖4所示，該第一開關單元21具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端耦接所述高電平信號V _H，該第一控制端耦接所述選擇信號R _SEL，且該第二控制端耦接所述啟用信號R _EN。另一方面，該第二開關單元22具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端和該第一開關單元21之所述第二端耦接於所述檢測電位輸出端20，該第一控制端耦接所述選擇信號R _SEL，該第二控制端耦接所述啟用信號R _EN，且該第二端耦接所述低電平信號V _L。

如此設計，當該積體電路晶片1進行一引腳短路測試時，第一所述引腳短路檢測電路1依據該啟用信號R _EN和該選擇信號R _SEL而以其所述檢測電位輸出端20輸出該高電平信號V _H，且和第一所述引腳短路檢測電路1相鄰的第二所述引腳短路檢測電路1依據該啟用信號R _EN和該選擇信號R _SEL而以其所述檢測電位輸出端20輸出該低電平信號V _L，使得和第一所述引腳短路檢測電路1的該檢測電位輸出端耦接的第一所述引腳12以及和第二所述引腳短路檢測電路1的該檢測電位輸出端耦接的第二所述引腳12分別具有高電位和低電位。在此情況下，外部的晶片電性檢測電路只須對所述積體電路晶片1的二個相鄰的引腳12進行供電電流檢測，便可確認二個相鄰的引腳12之間是否發生短路。

補充說明的是，如圖4所示，該積體電路晶片1還包括複數個開關元件13，且各個所述耦接於該主要電路11和一個所述引腳12之間。利用供電電流檢測對該積體電路晶片1進行引所述腳短路檢測之時，首先，必須先令積體電路晶片1進入一低功耗模式(如Sleep mode)，接著關閉所述開關元件13的通道以斷開各個所述引腳12和主要電路11之間的電性連接。繼續地，利用一啟用信號R _EN和一選擇信號R _SEL控制本發明之引腳短路檢測電路2，使得二個相鄰的引腳12分別自與其耦接的引腳短路檢測電路2接收一高電平信號V _H及一低電平信號V _L。最終，外部的晶片電性檢測電路只須對所述積體電路晶片1的二個相鄰的引腳12進行供電電流檢測，便可確認二個相鄰的引腳12之間是否發生短路。

第一實施例

圖5顯示本發明之引腳短路檢測電路2所包含之第一開關單元21和第二開關單元22的第一電路拓圖結構圖。在一可行實施例中，如圖5所示，該第一開關單元21包括：一P型MOS元件211、一第一反相器212以及一第一及閘213。其中，該P型MOS元件211具有一閘極端、一汲極端以及一源極端，且該汲極端作為該第一開關單元21之所述第一端從而耦接所述高電平信號V _H，該源極端作為該第一開關單元21之所述第二端。並且，該第一反相器212以其一輸出端耦接該P型MOSFET元件211之所述閘極端。再者，該第一及閘213具有一第一輸入端、一第二輸入端以及一輸出端，其中該第一輸入端作為該第一開關單元21之所述第一控制端從而耦接所述選擇信號R _SEL，該第二輸入端作為該第一開關單元21之所述第二控制端從而耦接所述啟用信號R _EN，且該輸出端耦接該第一反相器212的一輸入端。

並且，如圖5所示，該第二開關單元22包括：一N型MOS元件221、一第二及閘222以及一第二反相器223。在可行的實施例中，該P型MOS元件211可為一P型薄膜電晶體(Thin-film transistor, TFT)元件或為一P型金屬氧化物半導體場效電晶體(Metal oxide semiconductor field effect transistor, MOSFET)元件，且該N型MOS元件221可為一N型薄膜電晶體元件或為一N型金屬氧化物半導體場效電晶體元件。如圖5所示，該N型MOS元件221具有一閘極端、一汲極端以及一源極端，且該汲極端作為該第二開關單元22之所述第一端從而和該P型MOS元件211之所述源極端耦接於所述檢測電位輸出端20，而該源極端作為該第二開關單元22之所述第二端從而耦接所述低電平信號V _L。另一方面，該第二及閘222具有一第一輸入端、一第二輸入端以及一輸出端，且該第二輸入端作為該第二開關單元22之所述第二控制端從而耦接所述啟用信號R _EN，而該輸出端耦接該N型MOS元件221之所述閘極端。再者，該第二反相器223以其一輸入端作為該第二開關單元22之所述第一控制端從而耦接所述選擇信號R _SEL，且以其一輸出端耦接該第二及閘222之所述第一輸入端。

並且，依據圖5所述之電路拓樸，熟悉數位電路設計的電子工程師自然可以知道輸入第一開關單元21和第二開關單元22的啟用信號R _EN和選擇信號R _SEL以及輸出至檢測電位輸出端20的一檢測電位Vx的真值表如下表(1)所示。 表(1)

啟用信號 R EN	選擇信號 R SEL	檢測電位 Vx
0	x	浮接 (floating)
1	0	低電位 (V L)
1	1	高電位 (V H)

第二實施例

圖6顯示本發明之引腳短路檢測電路2所包含之第一開關單元21和第二開關單元22的第二電路拓圖結構圖。在另一可行實施例中，如圖6所示，該第一開關單元21包括：一P型MOS元件211、一第一或閘21A、一第一反相器21B、以及一第二反相器21C。其中，該P型MOS元件211具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第一開關單元21之所述第一端從而耦接所述高電平信號V _H，且該源極端作為該第一開關單元21之所述第二端。令一方面，該第一或閘21A具有一第一輸入端、一第二輸入端以及一輸出端，其中該輸出端耦接該P型MOS元件211之所述閘極端。並且，該第一反相器21B以其一輸入端該第一開關單元21之所述第一控制端從而耦接所述選擇信號R _SEL，且以其一輸出端耦接該第一或閘21A之所述第一輸入端。圖6還繪示該第二反相器21C以其一輸入端該第一開關單元21之所述第二控制端從而耦接所述啟用信號R _EN，且以其一輸出端耦接該第一或閘21A之所述第二輸入端。

並且，如圖6所示，該第二開關單元22包括：一N型MOS元件221、一第三反相器22A、一第二或閘22B、以及一第四反相器22C。其中，該N型MOS元件221具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第二開關單元22之所述第一端從而和該P型MOS元件211之所述源極端耦接於所述檢測電位輸出端，且該源極端作為該第二開關單元22之所述第二端從而耦接所述低電平信號V _L。並且，該第三反相器22A以其一輸入端耦接該N型MOS元件221之所述閘極端。如圖6所示，該第二或閘22B具有一第一輸入端、一第二輸入端以及一輸出端，其中該第一輸入端作為該第二開關單元22之所述第一控制端從而耦接所述選擇信號R _SEL，且該輸出端耦接該第三反相器22A之一輸入端。進一步地，圖6還繪示該第四反相器22C以其一輸入端作為該第二開關單元22之所述第二控制端從而耦接所述啟用信號R _EN，且以其一輸出端耦接該第二或閘22B之所述第二輸入端。

並且，依據圖6所述之電路拓樸，熟悉數位電路設計的電子工程師自然可以知道輸入第一開關單元21和第二開關單元22的啟用信號R _EN和選擇信號R _SEL以及輸出至檢測電位輸出端20的一檢測電位Vx的真值表如上表(1)所示。

應用例

圖7A、圖7B與圖7C顯示含有本發明之引腳短路檢測電路的一個採LGA封裝之積體電路晶片的底視圖。如圖7A所示，對包含本發明之引腳短路檢測電路2的積體電路晶片1進行引腳短路檢測時，可使積體電路晶片1的每二個相鄰的引腳12具有不同電位，即，一引腳12為高電位，而相鄰的另一引腳12為低電位。如圖7A所示，白色的引腳12為低電位，而深灰色的引腳12為高電位。如此設置，則只需要對積體電路晶片1執行一次引腳短路檢測，即可檢測出該積體電路晶片1的複數個所述引腳12之中的共有幾個引腳12發生短路。

並且，如圖7B及圖7C所示，對包含本發明之引腳短路檢測電路2的積體電路晶片1進行引腳短路檢測時，亦可採用水平交錯檢測一次搭配垂直交錯檢測一次的方式，完成積體電路晶片1之引腳短路檢測。同樣地，於圖7B和圖7C之中，白色的引腳12為低電位，而深灰色的引腳12為高電位。依圖7B和圖7C所示之方式完成積體電路晶片1之引腳短路檢測之後，即可檢測出該積體電路晶片1的複數個所述引腳12之中的共有幾個引腳12發生短路。

圖8顯示一個採COF封裝之平面顯示器的上視圖。如圖8所示，該平面顯示器3c主要包括：包含M×N個子畫素3c11的一顯示面板3c1以及至少一包含本發明之引腳短路檢測電路2的積體電路晶片1(即，顯示驅動晶片及/或觸控晶片)。目前，智慧型手機的顯示螢幕已朝向全屏設計發展，故而必須利用COF封裝技術將所述積體電路晶片1整合在至少一柔性電路板(Flexible Printed Circuit , PFC)3c4之上，而後透過該柔性電路板3c4該顯示面板3c1耦接。如圖8所示，基於分區驅動技術，一個顯示面板3c1會同時連接多個柔性電路板3c4，且透過多個所述柔性電路板3c4而電連接設置在一主基板3c3之上的至少一所述積體電路晶片1(即，顯示驅動晶片及/或觸控晶片)。

實務經驗指出，進行採COF封裝時，一柔性電路板3c4與剛性電路板及/或另一柔性電路板3c4之間連接時，通常採用一種異方性導電膜(Anisotropic Conductive Film, ACF)進行接合。因此，二個引腳3c41之間可能會因為ACF被擠壓後短路，或是在銲線(wire bonding)過程中因錯位而短路。由於所述積體電路晶片1的複數個所述引腳12係耦接COF電路板3c4的複數個所述引腳3c41，因此，如圖8所示，可對包含本發明之引腳短路檢測電路2的積體電路晶片1進行引腳短路檢測時，可使積體電路晶片1的每二個相鄰的引腳12具有不同電位，從而使得COF電路板3c4的的每二個相鄰的引腳3c41具有不同電位，即，一引腳3c41為高電位，而相鄰的另一引腳3c41則為低電位。如圖8所示，白色的引腳3c41為低電位，而深灰色的引腳3c41為高電位。如此設置，則只需要對積體電路晶片1執行一次引腳短路檢測，即可檢測出該COF電路板3c4的複數個所述引腳3c41之中的共有幾個引腳3c41發生短路。

如此，上述已完整且清楚地說明本發明之一種引腳短路檢測電路；並且，經由上述可得知本發明具有下列優點：

(1)本發明揭示一種引腳短路檢測電路，其應用於一其應用於包含一主要電路和複數個引腳的一積體電路晶片之中，使該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端。利用本發明之引腳短路檢測電路對所述積體電路晶片執行一引腳短路檢測時，係將一啟用信號和一選擇信號傳送至該引腳短路檢測電路，使得二個相鄰的引腳分別自與其耦接的引腳短路檢測電路接收一高電平信號及一低電平信號。在此情況下，外部的晶片電性檢測電路只須對所述積體電路晶片進行供電電流檢測，便可確認二個相鄰的引腳之間是否發生短路。

(2)承上述說明，在包含本發明之一種引腳短路檢測電路的情況下，積體電路晶片可以在進行FT測試時輕易地被檢測是否具有因錫渣殘留所導致的引腳短路缺陷，從而有效管控積體電路晶片之良率和出貨品質。

(3)本發明同時提供一種積體電路晶片，其包括一主要電路以及和該主要電路耦接的複數個引腳；其特徵在於，所述積體電路晶片進一步包括如前所述本發明之引腳短路檢測電路。

(4)本發明同時提供一種資訊處理裝置，其至少一包含如前所述本發明之積體電路晶片。其中，該資訊處理裝置是選自於由智慧型手機、智慧手錶、智慧手環、平板電腦、筆記型電腦、一體式電腦、門禁裝置、桌上型電腦、和工業電腦所組成群組之中的一種電子裝置。

必須加以強調的是，前述本案所揭示者乃為較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。

綜上所陳，本案無論目的、手段與功效，皆顯示其迥異於習知技術，且其首先發明合於實用，確實符合發明之專利要件，懇請  貴審查委員明察，並早日賜予專利俾嘉惠社會，是為至禱。

1a、1b:IC晶片

1c:平面顯示器

1c1:顯示面板

1c2:顯示驅動晶片

1c3:主基板

1c4:COF電路板

1:積體電路晶片

11:主要電路

12:引腳

13:開關元件

2:引腳短路檢測電路

20:檢測電位輸出端

21:第一開關單元

211:P型MOS元件

212:第一反相器

213:第一及閘

22:第二開關單元

221:N型MOS元件

222:第二及閘

223:第二反相器

21A:第一或閘

21B:第一反相器

21C:第二反相器

22A:第三反相器

22B:第二或閘

22C:第四反相器

3c1:顯示面板

3c11:子畫素

3c3:主基板

3c4:COF電路板

3c41:引腳

圖1為習知的一種採LGA封裝之IC晶片的底視圖； 圖2為習知的一種採QFN封裝之IC晶片的底視圖； 圖3為習知的一種採COF封裝之平面顯示器的上視圖； 圖4為包含本發明之一種引腳短路檢測電路的一積體電路晶片的簡易方塊圖； 圖5為本發明之引腳短路檢測電路所包含的一第一開關單元以及一第二開關單元的第一電路拓圖結構圖； 圖6為本發明之引腳短路檢測電路所包含的第一開關單元及第二開關單元的第二電路拓圖結構圖； 圖7A、圖7B和圖7C為含有本發明之引腳短路檢測電路的一個採LGA封裝之積體電路晶片的底視圖；以及 圖8為一個採COF封裝之平面顯示器的上視圖。

1:積體電路晶片

11:主要電路

12:引腳

13:開關元件

2:引腳短路檢測電路

20:檢測電位輸出端

21:第一開關單元

22:第二開關單元

Claims (8)

1. 一種引腳短路檢測電路，應用於一積體電路晶片之中，其中該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端，且各個所述引腳短路檢測電路耦接一啟用信號、一選擇信號、一高電平信號、以及一低電平信號；其中，當該積體電路晶片進行一引腳短路測試時，第一所述引腳短路檢測電路依據該啟用信號和該選擇信號而以其所述檢測電位輸出端輸出該高電平信號，且和第一所述引腳短路檢測電路相鄰的第二所述引腳短路檢測電路依據該啟用信號和該選擇信號而以其所述檢測電位輸出端輸出該低電平信號，使得和第一所述引腳短路檢測電路的該檢測電位輸出端耦接的第一所述引腳以及和第二所述引腳短路檢測電路的該檢測電位輸出端耦接的第二所述引腳分別具有高電位和低電位；所述之引腳短路檢測電路包括：一第一開關單元，具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端耦接所述高電平信號，該第一控制端耦接所述選擇信號，且該第二控制端耦接所述啟用信號；以及一第二開關單元，具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端和該第一開關單元之所述第二端耦接於所述檢測電位輸出端，該第一控制端耦接所述選擇信號，該第二控制端耦接所述啟用信號，且該第二端耦接所述低電平信號；其中，該第一開關單元包括：一P型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第一開關單元之所述第一端從而耦接所述高電平信號，且該源極端作為該第一開關單元之所述第二端；一第一反相器，以其一輸出端耦接該P型MOSFET元件之所述閘極端；以及一第一及閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中該第一輸入端作為該第一開關單元之所述第一控制端從而耦接所述選擇信號，該第二輸入端作為該第一開關單元之所述第二控制端從而耦接所述啟用信號，且該輸出端耦接該第一反相器的一輸入端。
2. 如請求項1所述之引腳短路檢測電路，其中，該第二開關單元包括：一N型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第二開關單元之所述第一端從而和該P型MOS元件之所述源極端耦接於所述檢測電位輸出端，且該源極端作為該第二開關單元之所述第二端從而耦接所述低電平信號；一第二及閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中，該第二輸入端作為該第二開關單元之所述第二控制端從而耦接所述啟用信號，且該輸出端耦接該N型MOS元件之所述閘極端；以及一第二反相器，以其一輸入端作為該第二開關單元之所述第一控制端從而耦接所述選擇信號，且以其一輸出端耦接該第二及閘之所述第一輸入端。
3. 一種引腳短路檢測電路，應用於一積體電路晶片之中，其中該積體電路晶片之複數個引腳分別耦接複數個所述引腳短路檢測電路之一檢測電位輸出端，且各個所述引腳短路檢測電路耦接一啟用信號、一選擇信號、一高電平信號、以及一低電平信號；其中，當該積體電路晶片進行一引腳短路測試時，第一所述引腳短路檢測電路依據該啟用信號和該選擇信號而以其所述檢測電位輸出端輸出該高電平信號，且和第一所述引腳短路檢測電路相鄰的第二所述引腳短路檢測電路依據該啟用信號和該選擇信號而以其所述檢測電位輸出端輸出該低電平信號，使得和第一所述引腳短路檢測電路的該檢測電位輸出端耦接的第一所述引腳以及和第二所述引腳短路檢測電路的該檢測電位輸出端耦接的第二所述引腳分別具有高電位和低電位；所述之引腳短路檢測電路包括：一第一開關單元，具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端耦接所述高電平信號，該第一控制端耦接所述選擇信號，且該第二控制端耦接所述啟用信號；以及一第二開關單元，具有一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一端和該第一開關單 元之所述第二端耦接於所述檢測電位輸出端，該第一控制端耦接所述選擇信號，該第二控制端耦接所述啟用信號，且該第二端耦接所述低電平信號；其中，該第一開關單元包括：一P型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第一開關單元之所述第一端從而耦接所述高電平信號，且該源極端作為該第一開關單元之所述第二端；一第一或閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中該輸出端耦接該P型MOS元件之所述閘極端；一第一反相器，以其一輸入端該第一開關單元之所述第一控制端從而耦接所述選擇信號，且以其一輸出端耦接該第一或閘之所述第一輸入端；以及一第二反相器，以其一輸入端該第一開關單元之所述第二控制端從而耦接所述啟用信號，且以其一輸出端耦接該第一或閘之所述第二輸入端。
4. 如請求項3所述之引腳短路檢測電路，其中，該第二開關單元包括：一N型MOS元件，具有一閘極端、一汲極端以及一源極端，其中該汲極端作為該第二開關單元之所述第一端從而和該P型MOS元件之所述源極端耦接於所述檢測電位輸出端，且該源極端作為該第二開關單元之所述第二端從而耦接所述低電平信號；一第三反相器，以其一輸入端耦接該N型MOS元件之所述閘極端；一第二或閘，具有一第一輸入端、一第二輸入端以及一輸出端，其中，該第一輸入端作為該第二開關單元之所述第一控制端從而耦接所述選擇信號，且該輸出端耦接該第三反相器之一輸入端；以及一第四反相器，以其一輸入端作為該第二開關單元之所述第二控制端從而耦接所述啟用信號，且以其一輸出端耦接該第二或閘之所述第二輸入端。
5. 如請求項2或請求項4所述之引腳短路檢測電路，其中，該P型MOS元件為一P型薄膜電晶體元件或一P型金屬氧化物半導體場效電晶體元 件，且該N型MOS元件為一N型薄膜電晶體元件或一N型金屬氧化物半導體場效電晶體元件。
6. 一種積體電路晶片，包括一主要電路以及和該主要電路耦接的複數個引腳；其特徵在於，所述積體電路晶片進一步包括如請求項1至請求項4之中任一項所述之引腳短路檢測電路。
7. 一種資訊處理裝置，其包含至少一如請求項6所述之積體電路晶片。
8. 如請求項7所述之資訊處理裝置，其中，該資訊處理裝置為選自於由智慧型手機、智慧手錶、智慧手環、平板電腦、筆記型電腦、一體式電腦、門禁裝置、桌上型電腦、和工業電腦所組成群組之中的一種電子裝置。

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