TWI744752B - 應用於快閃記憶體儲存裝置的冗餘方法及快閃記憶體儲存裝置 - Google Patents

Abstract

本發明提出一種應用於快閃記憶體儲存裝置的冗餘方法，包含：在快閃記憶體儲存裝置中，複數儲存區域的其中至少一個儲存區域用於冗餘運算的暫存區，在快取中對儲存於複數儲存區域其中之一的第一組頁面進行冗餘運算，以產生冗餘運算中間結果，將冗餘運算中間結果由快取儲存至至少一個用於冗餘運算的暫存區的儲存區域，在快取中對儲存於複數儲存區域其中之一的第M+1組頁面以及儲存於至少一個用於冗餘運算的暫存區的第一組頁面的運算結果進行冗餘運算，以產生冗餘運算最終結果，將冗餘運算最終結果由快取中儲存至第M+1組頁面中對應的頁面。

Description

應用於快閃記憶體儲存裝置的冗餘方法及快閃記憶體儲存裝置

本發明涉及一種儲存裝置，且特別是一種快閃記憶體儲存裝置(NAND Flash Memory)的冗餘方法及快閃記憶體儲存裝置。

獨立硬碟冗餘陣列(Redundant Array of Independent Disks，RAID)，舊稱廉價磁碟冗餘陣列(Redundant Array of Inexpensive Disks)，簡稱磁碟陣列，是一種有冗餘儲存能力的磁碟陣列，從而可以進行資料恢復。在固態硬碟(Solid-state disk；SSD)、隨身碟(Pen-drive)、安全數位卡(Secure Digital Memory Card；SD card)等儲存領域有廣泛的使用。RAID的實現是將儲存的資料經過運算產生冗餘數據，然後將資料和冗餘數據都保存起來。如果有資料發生錯誤，則將其他資料和冗餘數據一起逆運算，從而得到需要的資料。這個過程需要大量的記憶體來快取資料，極大地提高了實現成本。

現有技術如以下描述實現RAID，資料線經過快取，然後到RAID引擎(engine)進行運算後就被寫入到NAND陣列，經過運算的冗餘數據也會被寫到NAND陣列。但是在NAND儲存裝置中，由於NAND的 一些物理特性的存在，很容易發生相鄰的複數頁面(Page)同時損壞，這樣會超過冗餘數據的糾錯能力，從而無法進行資料恢復。因此一般會間隔複數Page來做資料運算。

另一方面，NAND的編程(program)是必須按照頁面順序進行的，這時候就需要很大的靜態隨機存取記憶體(Static Random Access Memory；SRAM)來快取中間的Page資料。以間隔4個Page來做資料運算為例。首先將Page0資料寫入NAND儲存裝置中，然後是依序寫入page1、Page2、Page3、Page4、Page5，但是Page0是和Page4進行運算，所以此時SRAM的Page0資料不能被釋放，必須繼續儲存在SRAM中，只有等Page4被編程完畢後才可以把Page0釋放掉。因此這樣的方式會需要4個Page的SRAM作為快取。如果是多個通道並行進行運算，則需要的SRAM快取是成倍數增加，如果需要間隔的Page數目增加，相應的SRAM快取也都跟著增加。如果間隔Page的數目需要增加來做資料運算，相應的SRAM快取也都跟著增加。也就是，在快閃記憶體儲存裝置的SRAM容量已固定的情形下，便失去支援間隔更多個Page來做資料運算的能力。有鑑於此，如何減輕或消除上述相關領域的缺失，實為有待解決的問題。

在一些實施例中，一種應用於快閃記憶體儲存裝置的冗餘方法，快閃記憶體儲存裝置具有複數儲存區域，複數儲存區域的其中至少一個儲存區域用於冗餘運算的暫存區，冗餘方法包括下列步驟：在快取中，對儲存於複數儲存區域其中之一的第一組頁面進行冗餘運算，以產生冗餘運算中間結果；將冗餘運算中間結果由快取儲存至至少一個用於冗餘運算 的暫存區的儲存區域；在快取中，對儲存於複數儲存區域其中之一的第M+1組頁面以及儲存於至少一個用於冗餘運算的暫存區的第一組頁面的運算結果進行冗餘運算，以產生冗餘運算最終結果；將冗餘運算最終結果由快取中儲存至第M+1組頁面中對應的頁面。

在一些實施例中，一種快閃記憶體儲存裝置，包含：快取；非揮發性記憶體具有複數儲存區域，複數儲存區域的其中至少一個儲存區域用於冗餘運算的暫存區；處理器耦接非揮發性記憶體；其中在快取中，處理器對儲存於複數儲存區域其中之一的第一組頁面進行冗餘運算，以產生冗餘運算中間結果；處理器將冗餘運算中間結果由快取儲存至至少一個用於冗餘運算的暫存區的儲存區域；在快取中，處理器對儲存於複數儲存區域其中之一的第M+1組頁面以及儲存於至少一個用於冗餘運算的暫存區的第一組頁面的運算結果進行冗餘運算，以產生冗餘運算最終結果；處理器將冗餘運算最終結果由快取中儲存至第M+1組頁面中對應的頁面。

綜上所述，根據本發明之一種應用於快閃記憶體儲存裝置的冗餘方法及快閃記憶體儲存裝置，使用NAND作為中間緩衝器，從而在RAID運算過程中不需要很大量的快取資料，可以在兼顧資料恢復能力的情況下大幅減少記憶體(SRAM)的使用，從而大幅度地縮減實現RAID的成本。再者，根據本發明之一種應用於快閃記憶體儲存裝置的冗餘方法及快閃記憶體儲存裝置，可支援間隔任意個Page演算法的能力。

100:儲存產品

110:主控積體電路

130:非揮發性記憶體

131~138:儲存區域

210:處理器

230:主機介面

250:快閃記憶體介面

270:非揮發性記憶體

281:快取

282:快取

310:儲存區域

320:儲存區域

S312:步驟

S314:步驟

S316:步驟

S318:步驟

[圖1]係為依據本案之儲存裝置之一實施例之方塊圖。

[圖2]係為依據本案之主控積體電路之一實施例之方塊圖。

[圖3]係為依據本案之冗餘方法之一實施例之示意圖。

[圖4]係為依據本案之冗餘方法之另一實施例之示意圖。

[圖5]係為依據本案之冗餘方法之一實施例之方法流程圖。

以下將配合相關附圖來說明本發明的實施例。在這些附圖中，相同的標號表示相同或類似的元件或方法流程。

必須瞭解的是，使用在本說明書中的「包含」、「包括」等詞，是用於表示存在特定的技術特徵、數值、方法步驟、作業處理、元件和/或元件，但並不排除可加上更多的技術特徵、數值、方法步驟、作業處理、元件，或以上的任意組合。

本發明中使用如「第一」、「第二」、「第三」等詞是用來修飾請求項中的元件，並非用來表示之間具有優先權順序，先行關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。

必須瞭解的是，當元件描述為「連接」或「耦接」至另一元件時，可以是直接連結、或耦接至其他元件，可能出現中間元件。相反地，當元件描述為「直接連接」或「直接耦接」至另一元件時，其中不存在任何中間元件。使用於描述元件之間關係的其他語詞也可類似方式解讀，例如「介於」相對於「直接介於」，或者是「鄰接」相對於「直接鄰接」等等。

根據NAND儲存體的特性，本案提出了一種使用NAND作 為中間緩衝器，從而在RAID運算過程中大幅度節省記憶體的使用，降低了實現成本。本案是這樣實現冗餘方法的，當資料線經過快取，然後到RAID engine進行運算後就被寫入到NAND陣列，經過運算的冗餘數據也會被寫到NAND陣列。

請參照圖1。儲存產品100包含主控積體電路(Integrated Circuit；IC)110及非揮發性記憶體130，非揮發性記憶體130包括複數儲存區域131~138，儲存區域131~138的其中至少一個用於冗餘運算的暫存區。儲存區域131~138是NAND快閃記憶體模組。儲存產品100可以是固態硬碟(Solid-state disk；SSD)、隨身碟(Pen-drive)、安全數位卡(Secure Digital Memory Card；SD card)等，通過串列先進技術附件(Serial advanced technology attachment；SATA)、快速週邊元件互連(Peripheral component interconnect express；PCI-E)、通用序列匯流排(Universal serial bus；USB)的介面及關聯的通信協定從主機(Host)接收讀取、寫入、抹除等命令，以及相關參數與資料，然後據以執行。圖1中還有包括快取281、282，作為乒乓緩衝機制(ping-pong)使用。乒乓緩衝有兩個相同的物件作為緩衝區，物件類型可以是任意的，兩者交替地被讀和被寫。

主控IC 110可連接複數記憶體庫(Memory bank)，每個記憶體庫可包含複數儲存區域(NAND快閃記憶體模組)，例如，第一個記憶體庫包含儲存區域131及132、第二個記憶體庫包含儲存區域133及134，以此類推，使得同一個記憶體庫中的儲存區域能夠共用資料線。主控IC 110可以使用開放NAND快閃記憶體(Open NAND Flash Interface； ONFI)、開關(Toggle)或其他通信協定與儲存區域131~138溝通，用於從特定儲存區域讀取資料、寫入資料到特定儲存區域、或者抹除特定NAND快閃記憶體模組中指定實體區塊的資料。儲存區域131~138可以是由英特爾(Intel)、美光(Micron)、東芝(TOSHIBA)、三星(SAMSUNG)或海力士(HYNIX)製造，提供大量的資料儲存能力，通常是數百千百萬位元組(Gigabytes)，甚至是數兆百萬位元組(Terabytes)。儲存區域131~138可以是單層單元(Single-level cell；SLC)、多層單元(Multi-level cell；MLC)、三層單元(Triple-level cell；TLC)、四層單元(Quad-level cell；QLC)等不同類型的模組。儲存區域131~138可以包含單倍數據率(Single data rate；SDR)、第二代雙倍數據率(Double data rate 2；DDR2)、第三代雙倍數據率(Double data rate 3；DDR3)等不同類型的介面。

參照圖2。在一些實施例中，主控IC 110包含處理器210、主機介面230、快閃記憶體介面250及非揮發性記憶體(Non-volatile memory)270。非揮發性記憶體270用於儲存實現冗餘方法的程式碼，例如：可以使用唯讀記憶體(Read-Only Memory；ROM)、可抹除可程式化唯讀記憶體(Erasable Programmable Read Only Memory；EPROM)、電子可抹除可程式化唯讀記憶體(Electrically Erasable Programmable read only memory；EEPROM)等來實現。處理器210可使用通用硬體(例如，單一處理器、具平行處理能力的多處理器、圖形處理器或其他具運算能力的處理器)來實現，並且在載入與執行實現冗餘方法的程式碼時，完成以下描述的冗餘方法。主機介面230耦接主機，快閃記憶體介面250耦 接儲存區域131~138，處理器210耦接主機介面230、快閃記憶體介面250及非揮發性記憶體270。處理器210可以通過主機介面230與主機通信，並且通過快閃記憶體介面250與儲存區域131~138通信。快閃記憶體介面250包含複數暫存器，讓處理器210可通過改變暫存器的內容來調整快閃記憶體介面250的實體組態(Physical configurations)。在另一實施例中，快取281、282可配置於主控IC 110內，耦接於處理器210。

為了克服如上在NAND快閃記憶體實施冗餘方法的技術問題，從一個面向來說，上述的快閃記憶體儲存裝置還包括快取。而非揮發性記憶體130具有複數儲存區域，複數儲存區域的其中至少一個儲存區域用於冗餘運算的暫存區域。

處理器210通過快閃記憶體介面250耦接非揮發性記憶體130；其中，在快取中，處理器對儲存於複數儲存區域其中之一的第一組頁面進行冗餘運算，以產生冗餘運算中間結果；處理器將冗餘運算中間結果由快取儲存至至少一個用於冗餘運算的暫存區的儲存區域；在快取中，處理器對儲存於複數儲存區域其中之一的第M+1組頁面以及儲存於至少一個用於冗餘運算的暫存區的第一組頁面的運算結果進行冗餘運算，以產生冗餘運算最終結果；處理器將冗餘運算最終結果由快取中儲存至第M+1組頁面中對應的頁面。具體詳細說明如下。

請參照圖3與圖4，圖3與圖4分別為本案之冗餘方法之一實施例及另一實施例之示意圖。圖中所示是將非揮發性記憶體中區分成兩個儲存區域，這邊以儲存區域310、320舉例說明。總體來說，儲存區域310是NAND資料區塊(Block)集合，儲存區域320是NAND冗餘中間資料區 塊集合。以圖中所示為例，系統中共4個晶粒(Die)，為Die0至Die3。每個Die有12個頁面(Page)，分別為Page0至Page11，並將4個Die的所有區塊(Block)區分成兩個區塊集合，分別為資料區塊集合之儲存區域310和冗餘中間資料區塊集合之儲存區域320，圖3中還繪示有快取281、282為雙緩衝(Ping-pong buffer，也稱作Double Buffer)使用，以利進行異或(XOR)運算。資料區塊集合之儲存區域310和冗餘中間資料區塊集合之儲存區域320的編程(Program)順序如圖中Page後的括弧中的數字所示。

具體而言，處理器210對儲存於儲存區域310的第一組頁面進行冗餘運算，以產生冗餘運算中間結果，第一組頁面中的每個頁面是根據預先規定的順序進行冗餘運算。處理器210將冗餘運算中間結果由快取281儲存至至少一個用於冗餘運算的暫存區的儲存區域320。冗餘運算中間結果是根據預先規定的頁面順序進行儲存。亦即處理器210對儲存區域310中Die0至Die3的Page0(即第一組頁面中的每個頁面)進行冗餘運算，產生的冗餘運算中間結果儲存於快取281中，再由快取281中將冗餘運算中間結果由快取281儲存至儲存區域320的Die0的Page0，處理器210再對Die0至Die3的Page1(即第二組頁面中的每個頁面)進行冗餘運算，產生的冗餘運算中間結果儲存於快取282中，再由快取282中將冗餘運算中間結果由快取282儲存至儲存區域320的Die1的Page0。在一實施例中，由快取281中將冗餘運算中間結果儲存至儲存區域320的Die0的Page0與對儲存區域310的Die0至Die3的Page1進行冗餘運算，產生的冗餘運算中間結果儲存於快取282中是同時進行。

在一實施例中，處理器對位於複數儲存區域其中之一的第一組頁面進行冗餘運算，是將第一組頁面進行異或運算；處理器對位於複數儲存區域其中之一的第M+1組頁面進行冗餘運算，是將第M+1組頁面進行異或運算。在一實施例中，第一組頁面的異或運算結果與第M+1組頁面的異或運算結果是依次儲存於至少一個用於冗餘運算的暫存區的儲存區域。在一實施例中，異或運算是根據儲存區域的晶粒(Die)數量決定。

接著，處理器210對儲存於複數儲存區域其中之一的第M+1組頁面以及儲存於至少一個用於冗餘運算的暫存區的第一組頁面的運算結果進行冗餘運算，以產生冗餘運算最終結果。亦即處理器210對儲存於儲存區域310的中Die0至Die2的Page6以及儲存區域320中Die0的Page0進行冗餘運算，以產生冗餘運算最終結果；對處理器210對儲存於儲存區域310的中Die0至Die2的Page7以及儲存區域320中Die1的Page0進行冗餘運算，以產生冗餘運算最終結果。

接續著，處理器210將冗餘運算最終結果由快取中儲存至第M+1組頁面中對應的頁面。亦即將儲存區域310的中Die0至Die2的Page6以及儲存區域320中Die0的Page0的冗餘運算最終結果由快取281中儲存至Die3的Page6中，將儲存區域310的中Die0至Die2的Page7以及儲存區域320中Die1的Page0的冗餘運算最終結果由快取282中儲存至Die3的Page7中。在一實施例中，由快取281中將冗餘最終結果儲存至儲存區域310的Die3的Page6與對儲存區域310的Die0至Die2的Page7以及儲存區域320中Die1的Page0進行冗餘運算所產生的冗餘運算最終結果暫時儲存於快取282中是同時進行。

最後，直到所有的冗餘運算最終結果皆儲存至資料區塊集合之儲存區域310後，便可抹除冗餘中間資料區塊集合之儲存區域320。處理器210載入並執行冗餘方法的程式碼時所實現的方法可以參照如圖5所示的流程圖，詳細說明如下。

步驟S312：在快取中，對儲存於複數儲存區域其中之一的第一組頁面進行冗餘運算，以產生冗餘運算中間結果。

在一實施例中，第一組頁面中的每個頁面是根據預先規定的順序進行冗餘運算。

在一實施例中，對位於複數儲存區域其中之一的第一組頁面進行冗餘運算的步驟中，冗餘運算是將第一組頁面進行異或運算。對位於複數儲存區域其中之一的第M+1組頁面進行冗餘運算的步驟中，冗餘運算是將第M+1組頁面進行異或運算。

在一實施例中，異或運算是根據儲存區域的晶粒(Die)數量決定。

步驟S314：將冗餘運算中間結果由快取儲存至至少一個用於冗餘運算的暫存區的儲存區域。

在一實施例中，將冗餘運算中間結果由快取儲存至至少一個用於冗餘運算的暫存區的儲存區域的步驟中，冗餘運算中間結果是根據預先規定的頁面順序進行儲存。

在一實施例中，第一組頁面的運算結果與第M+1組頁面的運算結果是依次儲存於至少一個用於冗餘運算的暫存區的儲存區域。

步驟S316：在快取中，對儲存於複數儲存區域其中之一的 第M+1組頁面以及儲存於至少一個用於冗餘運算的暫存區的第一組頁面的運算結果進行冗餘運算，以產生冗餘運算最終結果；步驟S318：將冗餘運算最終結果由快取中儲存至儲存區域中的第M+1組頁面中對應的頁面。

中間結果暫存區塊集合之儲存區域320可以依次使用至最後一個Page，使用完成之後消除Page中的資料，故不會佔用快閃記憶體儲存裝置的超容量快取(Over Provisioning；OP)。

如此，便可以在使用2個快取的情況下，保證有一定機率同時損壞的Page不參與到同一組的冗餘運算中，且完成(M*N-1)+1的RAID，其中N為Die的數目，M為可以調整的Page組數。此外，本發明的方法還可以調整參與RAID的Page演算法來保證資料恢復機率，以及調整RAID的操作模式來控制OP比例。

在一實施例中，快取281、282的總容量無需大於儲存區域中的2個Page的數據資料量。

本發明所述的方法中的全部或部分步驟可以計算器程式實現，例如電腦的作業系統、電腦中特定硬體的驅動程式或軟體程式。此外，也可實現在如上所示的其他類型程式。所屬技術領域具有通常知識者可將本發明實施例的方法撰寫成計算器程式，為求簡明不再加以描述。依據本發明實施例方法實施的計算器程式可儲存在適當的電腦可讀取介質，例如DVD、CD-ROM、USB、硬碟，亦可置於可通過網路(例如網際網路或其他適當載體)存取的網路服務器。

綜上所述，根據本發明之一種應用於快閃記憶體儲存裝置的 冗餘方法及快閃記憶體儲存裝置，使用NAND作為中間緩衝器，從而在RAID運算過程中不需要很大量的快取資料，可以在兼顧資料恢復能力的情況下大幅減少記憶體(SRAM)的使用，從而大幅度地縮減實現RAID的成本。再者，根據本發明之一種應用於快閃記憶體儲存裝置的冗餘方法及快閃記憶體儲存裝置，可支援間隔任意個Page演算法的能力。

雖然在本發明的圖式中包含了以上描述的元件，但不排除在不違反發明的精神下，使用更多其他的附加元件，已達成更佳的技術效果。此外，雖然本申請的流程圖採用指定的順序來執行，但是在不違反發明精神的情況下，所屬技術領域的技術人員可以在達到相同效果的前提下，修改這些步驟間的順序，所以，本發明並不局限於僅使用如上的順序。此外，所屬技術領域的技術人員也可以將若干步驟整合為一個步驟，或者是除了這些步驟外，循序或平行地執行更多步驟，本發明也不因此而局限。

雖然本發明使用以上實施例進行說明，但需要注意的是，這些描述並非用於限縮本發明。相反地，此發明涵蓋了所屬技術領域中的技術人員顯而易見的修改與相似設置。所以，權利要求範圍須以最寬廣的方式解釋來包含所有顯而易見的修改與相似設置。

100:儲存產品

110:主控積體電路

130:非揮發性記憶體

281:快取

282:快取

131~138:儲存區域

Claims (10)

1. 一種應用於一快閃記憶體儲存裝置的冗餘方法，由一處理器執行，該快閃記憶體儲存裝置具有複數儲存區域，該複數儲存區域的其中至少一個該儲存區域用於冗餘運算的一暫存區，包括：該處理器對儲存於該複數儲存區域其中之一的一第一組頁面進行冗餘運算，以產生一冗餘運算中間結果，並將該冗餘運算中間結果儲存於一快取；該處理器將該冗餘運算中間結果由該快取讀取並儲存至該暫存區的該儲存區域的一第一頁面，其中，該快取包含一第一快取與一第二快取，該第一快取與該第二快取係輪流地暫存冗餘運算的運算結果；該處理器對儲存於該複數儲存區域其中之一的一第M+1組頁面以及儲存於該暫存區的該冗餘運算中間結果進行冗餘運算，以產生一冗餘運算最終結果，並將該冗餘運算最終結果儲存於該快取，其中，M為一預設正整數；及該處理器將該冗餘運算最終結果由該快取讀取並儲存至該第M+1組頁面中對應的頁面。
2. 如請求項1所述之冗餘方法，其中，對於該複數儲存區域其中之一的該第一組頁面進行冗餘運算的步驟中，該第一組頁面中的每個頁面是根據預先規定的順序進行冗餘運算。
3. 如請求項1所述之冗餘方法，其中，該處理器將該冗餘運算中間結果由該快取讀出並儲存至該暫存區的該儲存區域的步驟中，該冗餘運算中間結果是根據預先規定的頁面順序進行儲存。
4. 如請求項1所述之冗餘方法，其中，進行該冗餘運算係進行異或運算。
5. 如請求項4所述之冗餘方法，其中，異或運算是根據該儲存區域的晶粒數量決定。
6. 如請求項1所述之冗餘方法，其中，該第一組頁面的運算結果與該第M+1組頁面的運算結果是依次儲存於該暫存區的該儲存區域。
7. 如請求項1所述之冗餘方法，其中，該快取的總容量無需大於該儲存區域的2個頁面的容量。
8. 一種快閃記憶體儲存裝置，包括：一快取，該快取包含一第一快取與一第二快取；一非揮發性記憶體，具有複數儲存區域，該複數儲存區域的其中至少一個該儲存區域用於冗餘運算的一暫存區；及一處理器，分別耦接該非揮發性記憶體與該快取，處理器藉由該第一快取與該第二快取來輪流地暫存運算結果；其中，該處理器對儲存於該複數儲存區域其中之一的一第一組頁面進行冗餘運算，以產生一冗餘運算中間結果，並將該冗餘運算中間結果儲存於該快取，該處理器將該冗餘運算中間結果由該快取讀取並儲存至該暫存區的該儲存區域的一第一頁面；其中，該處理器對儲存於該複數儲存區域其中之一的一第M+1組頁面以及儲存於該暫存區的該冗餘運算中間結果進行冗餘運算，以產生一冗餘運算最終結果，並將該冗餘運算最終結果儲 存於該快取，該處理器將該冗餘運算最終結果由該快取讀取並儲存至該第M+1組頁面中對應的頁面，其中，M為一預設正整數。
9. 如請求項8所述之快閃記憶體儲存裝置，其中，該冗餘運算係為異或運算。
10. 如請求項9所述之快閃記憶體儲存裝置，其中，異或運算是根據該儲存區域的晶粒數量決定。

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