TWI743083B - 使用斜角蝕刻之微電子電晶體源極/汲極形成之技術 - Google Patents

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Abstract

本說明係有關於使用斜角蝕刻製造微電子電晶體源極及/或汲極區域。在一實施例中，一微電子電晶體可藉由使用一斜角蝕刻形成以減少形成p型摻雜區域及n型摻雜區域所需之遮蔽步驟數目。在其他實施例中，可使用斜角蝕刻在一電晶體閘極之相對側上形成非對稱分隔件，其中該等非對稱分隔件可產生非對稱源極/汲極組態。

Description

使用斜角蝕刻之微電子電晶體源極/汲極形成之技術
本說明之實施例係大致有關於微電子裝置之領域，且更詳而言之，有關於使用斜角蝕刻製造微電子電晶體。
更高效能、更低成本、積體電路組件之更加迷你化及積體電路之更大封裝密度係製造微電子裝置之微電子工業不斷追求之目標。為了達成這些目標，一直努力藉由改善其設計、所使用之材料及/或其製程來增加效率。
依據本發明之一實施例，係特地提出一種微電子電晶體，其包含：一電晶體閘極，其設置在一微電子基材上，其中該電晶體閘極包括一第一側壁及一相對第二側壁；一第一電晶體閘極分隔件，其抵靠該電晶體閘極之該第一側壁；及一第二電晶體閘極分隔件，其抵靠該電晶體之該第二側壁；其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度。
110:微電子基材
112,282:第一部份
114,284:第二部份
120:電晶體閘極
122:第一側壁
124:第二側壁
130:第一分隔件材料層
132:第二分隔件材料層
134:分隔件材料雙層
140:第一斜角蝕刻
142:第二斜角蝕刻
150:第一摻雜區域
152:第二摻雜區域
154:本質區域
160:微電子電晶體
210:第一分隔件
212:第二分隔件
220:凹部
230:凸起第一摻雜區域
232:凸起第二摻雜區域
240:底切凹部
250:底切凸起第一摻雜區域
252:底切凸起第二摻雜區域
270:斜角蝕刻
272:第一非對稱閘極分隔件
274:第二非對稱閘極分隔件
290,292,294:微電子結構
300:運算裝置
302:板
304:處理器
306A,306B:通訊晶片
308:依電性記憶體
310:非依電性記憶體
312:快閃記憶體
314:圖形處理器或CPU
316:晶片組
A,B:分配角度
T1,T2:厚度
V:垂直線
Xud1:第一欠疊
Xud2:第二欠疊
在此說明書之總結部分中特別指出及分別地請求本揭示之標的物。本揭示之前述及其他特徵可配合附圖由以下說明及附加申請專利範圍更完整地了解。應了解的是該等附圖只顯示依據本揭示之數個實施例且，因此，不應被視為限制其範圍。本揭示將透過使用附圖以額外之特異性及細節來說明，使得本揭示之優點可以更容易了解，其中：
圖1至7係依據本說明之一實施例，使用一斜角蝕刻形成一微電子電晶體之p型摻雜區域及/或n型摻雜區域的一製程的側橫截面圖。
圖8至11係依據本說明之一實施例，使用一斜角蝕刻藉由重新成長形成凸起摻雜區域的一製程的側橫截面圖。
圖12至14係依據本說明之另一實施例，使用一斜角蝕刻藉由重新成長形成凸起摻雜區域的一製程的側橫截面圖。
圖15至17係依據本說明之再一實施例，使用一斜角蝕刻形成一微電子電晶體之非對稱摻雜區域的一製程的側橫截面圖。
圖18至20係依據本說明之數個實施例，具有非對稱分隔件之微電子結構的側橫截面圖。
圖21顯示依據本說明之一實施例的一運算裝置。
在以下詳細說明中，請參照藉由圖示顯示可實施請求標的物之特定實施例的附圖。這些實施例係以使所屬技術領域中具有通常知識者可實施該標的物之足夠細節說明。應了解的是各種實施例雖然不同，但不一定互不相容。例如，在不偏離請求標的物之精神與範圍之情形下，在此關於一實施例所述之一特定特徵、結構或特性可在其他實施例內實施。在這說明書內所稱之「一個實施例」或「一實施例」表示關於該實施例所述之一特定特徵、結構或特性被包括在本說明內所包含的至少一實施例中。因此，使用該用語「一個實施例」或「在一實施例中」不一定表示相同實施例。此外，應了解的是在不偏離請求標的物之精神與範圍之情形下可修改在各揭露實施例內之個別元件的位置或配置。因此，以下詳細說明不應被視為一限制，且該標的物之範圍只由附加申請專利範圍定義，並連同附加申請專利範圍所界定之全範圍的等效物適當地被解讀。在圖式中，類似符號在數個圖中表示相同或類似元件或功能性，且其中顯示之元件不一定互相成比例，而是個別元件可放大或縮小以便更容易了解在本說明之上下文中的元件。
在此使用之該等用語「在...上方」、「至」、「在...之間」及「在...上」可表示一層相對於其他層之一相對位置。「在另一層上」或「結合至另一層」之一層可直接接觸該另一層或可具有一或多數中間層。「在多數層 之間」的一層可直接接觸該等層或可具有一或多數中間層。
本說明之實施例係有關於使用斜角蝕刻製造微電子電晶體源極及汲極區域。在一實施例中，一微電子電晶體可藉由使用一斜角蝕刻形成以減少形成p型摻雜區域及n型摻雜區域所需之遮蔽步驟數目。在其他實施例中，可使用斜角蝕刻在一電晶體閘極之相對側上形成非對稱分隔件，其中該等非對稱分隔件可產生非對稱源極/汲極組態。
圖1至7顯示使用一斜角蝕刻減少形成一微電子電晶體之p型摻雜區域及n型摻雜區域所需之遮蔽步驟的一方法。為了便於了解及清楚，只顯示單一微電子電晶體。如圖1所示，一微電子基材110可由任何適當材料提供或形成。在一實施例中，該微電子基材110可為由一材料之單一晶體的一大塊基材構成，該材料可包括，但不限於：矽、鍺、矽鍺或一III-V化合物半導體材料。在其他實施例中，該微電子基材110可包含一絕緣層上覆矽基材(SOI)，其中一上絕緣層由可包括但不限於二氧化矽、氮化矽或氧氮化矽之一材料構成且設置在該大塊基材上。或者，該微電子基材110可由一大塊基材直接形成且使用局部氧化形成多數電絕緣部份來取代上述上絕緣層。該微電子基材110亦可為其他種類之基材，例如鍺、砷化鎵、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵等，且該等基材之任何基材均可與矽組合。
另外，如圖1所示，一電晶體閘極120可形成在該微電子基材110上。該電晶體閘極120可為一犧牲閘極(圖未示)，且如所屬技術領域中具有通常知識者可了解地，該犧牲閘極會在後續加工中被移除並被一閘極電極(圖未示)取代且一閘極介電體(圖未示)設置在該閘極電極與該微電子基材110之間。應了解的是該電晶體閘極120可在此時包括該閘極介電體(圖未示)及該閘極電極(圖未示)。該閘極電極及該閘極介電體之功能及製程在所屬技術領域中是習知的且為了方便了解及清楚將不在此說明。該電晶體閘極120可包括一第一側壁122及一相對第二側壁124。在另一實施例中，該電晶體閘極120可藉由一深寬比捕捉法(Aspect Ratio Trapping)形成，以便在矽上形成鍺及III-V材料裝置。深寬比捕捉法在所屬技術領域中是習知的且為了方便了解及清楚將不在此說明。
如圖2所示，一第一分隔件材料層130可沈積在該電晶體閘極120及該微電子基材110上。該第一分隔件材料層130可由任何適當介電材料製成，如氮化矽(例如Si3N4)、氧氮化矽(例如SiON)、氧碳氮化矽(例如SiOCN)、或碳氮化矽(例如SiCN)。
如圖3所示，一第一斜角蝕刻(如箭號140所示)可被導向該電晶體閘極120之第一側壁122。藉由該第一斜角蝕刻140，該電晶體閘極120屏蔽靠近該電晶體閘極120之第二側壁124的該第一分隔件材料層130，使得該第一分隔件材料層130之至少一部份可由該電晶體閘極 第一側壁122移除且使得該第一分隔件材料層130可在靠近該電晶體閘極第一側壁122的該微電子基材110上完全被移除以形成該微電子基材110之一暴露第一部份112，同時留在靠近該電晶體閘極第二側壁124的該微電子基材110上。在一實施例中，該第一分隔件材料層130可如圖所示地由該電晶體閘極第一側壁122完全地移除。在本說明中所述之斜角蝕刻可為一電漿蝕刻製程，其中一適當蝕刻氣體混合物之一輝光放電流以一適當角度被導向一標靶以獲得上述結果。在一實施例中，該第一分隔件材料層130可為氮化矽，其中一蝕刻氣體混合物可為一氟甲烷/氬/氧混合物。在另一實施例中，該輝光放電流之一分配角度A(由該第一斜角蝕刻140之箭號所示的方向)可相對垂直線V在大約5與25度之間。
如圖4所示，一第一摻雜區域150可接著在該暴露第一部份112形成在該微電子基材110中。該第一摻雜區域150可由在所屬技術領域中習知之任何製程形成，如所屬技術領域中具有通常知識者可了解地包括，但不限於：植入及重新成長。該第一摻雜區域150可為一p型摻雜區域或一n型摻雜區域。一p型摻雜區域可用一p型摻雜物摻雜，包括，但不限於：硼、鋁、氮、鎵及銦。一n型摻雜區域可用一n型摻雜物摻雜，包括，但不限於：磷、砷、銻、鉍及鋰。
如圖5所示，一第二分隔件材料層132可沈積在剩餘第一分隔件材料層130上以便在該電晶體閘極第一 側壁122上及該微電子基材110之第一部份112上形成一分隔件材料雙層134。該第二分隔件材料層132可為任何適當介電材料，如氮化矽(例如Si3N4)、氧氮化矽(例如SiON)、氧碳氮化矽(例如SiOCN)、或碳氮化矽(例如SiCN)。
如圖6所示，一第二斜角蝕刻(如箭號142所示)可被導向該電晶體閘極120之第二側壁124。藉由該第二斜角蝕刻142，該電晶體閘極120屏蔽靠近該電晶體閘極120之第一側壁122的該第二分隔件材料層132，使得該分隔件材料雙層134之至少一部份可由該電晶體閘極第二側壁124移除且使得該分隔件材料雙層134可在靠近該電晶體閘極第二側壁124的該微電子基材110上完全被移除以形成該微電子基材110之一暴露第二部份114，同時留在靠近該電晶體閘極第一側壁122的該微電子基材110上。在一實施例中，該第一分隔件材料層130可如圖所示地由該電晶體閘極第二側壁124完全地移除。在一實施例中，該第二分隔件材料層132可為氮化矽，其中一蝕刻氣體混合物可為氟甲烷/氬/氧混合物。在另一實施例中，該輝光放電流之一分配角度B(由該第二斜角蝕刻142之箭號所示的方向)可相對垂直線V在大約5與25度之間，其中該垂直線V與該微電子基材110大致垂直。
如圖7所示，一第二摻雜區域152可接著在該第二部份114(請參見圖6)形成在該微電子基材110中。該第二摻雜區域152可由在所屬技術領域中習知之任何製程 形成，如所屬技術領域中具有通常知識者可了解地包括，但不限於：植入及重新成長。該第二摻雜區域152可為一p型摻雜區域或一n型摻雜區域，且與該第一摻雜區域150之p型或n型摻雜相對。如圖7中進一步所示，在該電晶體閘極120下方的該微電子基材110之一部份可未摻雜，藉此形成一本質區域154。因此，例如，當該第一摻雜區域150係p型摻雜時，該第二摻雜區域152將是n型摻雜，這可形成例如一微電子電晶體160之一穿隧式場效電晶體(TFET)的基本P-I-N(p型/本質/n型)接面。
圖8至11顯示本說明之另一實施例，其中多數凸起摻雜區域係藉由重新成長形成。請由參閱圖2開始，該第一斜角蝕刻140可被導向該電晶體閘極120之第一側壁122，如圖8所示。藉由該第一斜角蝕刻140，該電晶體閘極120屏蔽靠近該電晶體閘極120之第二側壁124的該第一分隔件材料層130，使得該第一分隔件材料層130之至少一部份可由該電晶體閘極第一側壁122移除且使得該第一分隔件材料層130可在靠近該電晶體閘極第一側壁122的該微電子基材110上完全被移除以形成該暴露第一部份112，同時留在靠近該電晶體閘極第二側壁124的該微電子基材110上。在一實施例中，該第一分隔件材料層130之一部份可留在該電晶體閘極第一側壁122上而如以下所述地在一後續蝕刻製程中形成用以保護該電晶體閘極120之一第一分隔件210。
如圖9所示，在該暴露第一部份112(請參見 圖8)的該微電子基材110之一部份可被移除以藉由一異向性蝕刻形成一凹部220。如圖10所示，接著可進行一重新成長製程以形成一凸起第一摻雜區域230，即其中該凸起第一摻雜區域230之一部份在該微電子基材110上方延伸。用以形成該凹部220之蝕刻製程及用以形成該凸起第一摻雜區域230之重新成長製程在所屬技術領域中是習知的且為了方便了解及清楚將不在此說明。接著可進行如關於圖5所述之用以形成該第二分隔件材料層132之一類似製程及如關於圖9與10所述之類似製程以形成與該電晶體閘極第二側壁124相鄰之一第二分隔件212及一凸起第二摻雜區域232，且該凸起第二摻雜區域232係在與該凸起第一摻雜區域230相對的該電晶體閘極120之側上，如圖11所示。藉由一異向性蝕刻及存在該第一分隔件210及該第二分隔件212可使該凸起第一摻雜區域230及該凸起第二摻雜區域232與該電晶體閘極120分開，且如所屬技術領域中具有通常知識者可了解地，這為各凸起摻雜區域產生一較低重疊電容(Cov)及一較高外電阻(Rext)。
圖12至15顯示本說明之再一實施例，其中多數凸起摻雜區域係藉由重新成長形成。請由參閱圖9開始，在該暴露第一部份112的該微電子基材110之一部份可藉由一同向性蝕刻或一適當異向性蝕刻移除以形成一底切凹部240，如圖12所示。如圖13所示，接著可進行一重新成長製程以形成一底切凸起第一摻雜區域250。用以形成該底切凹部240之蝕刻製程及用以形成該底切凸起 第一摻雜區域250之重新成長製程在所屬技術領域中是習知的且為了方便了解及清楚將不在此說明。接著可進行如關於圖5所述之用以形成該第二分隔件材料層132之一類似製程及如關於圖9與12所述之類似製程以形成與該電晶體閘極第二側壁124相鄰之該第二分隔件212及一底切凸起第二摻雜區域252，且該底切凸起第二摻雜區域252係在與該底切凸起第一摻雜區域250相對的該電晶體閘極120之側上，如圖14所示。藉由底切該第一分隔件210及該第二分隔件212之一同向性蝕刻，該底切凸起第一摻雜區域250及該底切凸起第二摻雜區域252可定位成更靠近該電晶體閘極120，且如所屬技術領域中具有通常知識者可了解地，這為各凸起摻雜區域產生一較高重疊電容(Cov)及一較低外電阻(Rext)。
在本說明之另一實施例中，該斜角蝕刻可用以達成一非對稱源極及汲極設計以改善電晶體效能。如所屬技術領域中具有通常知識者可了解地，該外電阻(Rext)控制對於達成較高汲極電流飽和(Id sat)是重要的。但是，在該源極側上之外電阻對於該汲極電流飽和具有更重要之作用，因為它可降低有效電壓閘極源(Vgs)及電壓汲極源(Vds)。由於該較低有效電壓汲極源，在該汲極側上之外電阻對於該線性汲極電流(Id lin)的影響較大。這可產生設計彈性以達成一配合電流飽和同時降低在該汲極側上之一重疊電容(Cov)。應注意的是該重疊電容(Cov)會影響該電路效能，因為米勒效應使該重疊電容比藉由計 算估計者大，而這會降低電路效能。但是，一非對稱源極/汲極設計及實施之以下實施例可產生一在該汲極側上之一較低重疊電容及在該源極側上之一配合外電阻。
圖15至17顯示形成一微電子電晶體之非對稱摻雜區域的一方法。請由參閱圖2開始，可相對於該電晶體閘極120以一適當角度實施一斜角蝕刻270，其中該斜角蝕刻270被導向該電晶體閘極第一側壁122，如圖15所示。如圖16所示，該斜角蝕刻270(請參閱圖15)可產生非對稱閘極分隔件，例如抵靠該電晶體閘極第一側壁122之一第一非對稱閘極分隔件272及抵靠該電晶體閘極第二側壁124之一第二非對稱閘極分隔件274，其中該第一非對稱閘極分隔件272之一厚度T1比該第二非對稱閘極分隔件274之一厚度T2小。此外，該斜角蝕刻270可暴露靠近該第一非對稱閘極分隔件272的該微電子基材110之一第一部份282且可暴露靠近該第二非對稱閘極分隔件274的該微電子基材110之一第二部份284。
如圖17所示，該第一摻雜區域150(例如一源極區域)可接著在該暴露第一部份282形成在該微電子基材110中且該第二摻雜區域152(例如汲極區域)可在該暴露第二部份284形成在該微電子基材110中。在一實施例中，該第一摻雜區域150及該第二摻雜區域152可都用一p型摻雜物形成(形成p型摻雜區域)以便形成pMOS微電子電晶體。在另一實施例中，該第一摻雜區域150及該第二摻雜區域152可都用一n型摻雜物形成(形成n型摻雜 區域)以便形成一nMOS微電子電晶體。在又一實施例中，藉由(如所屬技術領域中具有通常知識者可了解之)另外的微影步驟，該第一摻雜區域150可為與該第二摻雜區域152之p型摻雜或n型摻雜相對的一p型摻雜區域或一n型摻雜區域以便形成一穿隧式場效電晶體(TFET)。
此外，如圖17所示，由於該第一非對稱閘極分隔件272之厚度T1比該第二非對稱閘極分隔件274之厚度T2小，該第一摻雜區域150可比該第二摻雜區域152(顯示為第二欠疊Xud2)更靠近或更位在該電晶體閘極120下方(顯示為第一欠疊Xud1)，且這可在沒有任何另外遮蔽及微影製程之情形下達成。因此，如所屬技術領域中具有通常知識者可了解地，在該第一摻雜區域150與該第二摻雜區域152之間相對於該電晶體閘極120之非對稱性可產生在該汲極側上(例如該第二摻雜區域152)之一較低重疊電容及在該源極側上(例如該第一摻雜區域150)之一配合外電阻。
圖15至17之非對稱分隔件的觀念可延伸至圖1至14所示之製程。在圖1至7所示之製程中，形成該第一非對稱閘極分隔件272及該第二非對稱閘極分隔件274可產生圖18之微電子結構290。在圖8至11所示之製程中，形成該第一非對稱閘極分隔件272及該第二非對稱閘極分隔件274可產生圖19之微電子結構292。在圖12至14所示之製程中，形成該第一非對稱閘極分隔件272及該第二非對稱閘極分隔件274可產生圖20之微電子結構294。
圖21顯示依據本說明之一實施例的一運算裝置300。該運算裝置300收納一板302。該板可包括多數微電子組件，包括但不限於：一處理器304、至少一通信晶片306A、306B、依電性記憶體308(例如，DRAM)、非依電性記憶體310(例如，ROM)、快閃記憶體312、一圖形處理器或CPU314、一數位信號處理器(圖未示)、一密碼處理器(圖未示)、一晶片組316、一天線、一顯示器(觸控螢幕顯示器)、一觸控螢幕控制器、一電池、一音訊編碼器(圖未示)、一視訊編碼器(圖未示)、一功率放大器(AMP)、一全球定位系統(GPS)裝置、一羅盤、一加速計(圖未示)、一陀螺儀(圖未示)、一揚聲器(圖未示)、一攝影機、及一大容量儲存裝置(圖未示)(例如一硬碟、光碟(CD)、多樣化數位光碟(DVD)等)。任一微電子組件可與該板302實體地且電性地耦合。在某些實施例中，至少一微電子組件可為該處理器304之一部分。
該通信晶片306A、306B可進行無線通信以便傳送資料至該運算裝置300且由該運算裝置300傳送資料。該用語「無線」及其衍生用語可被用來說明可透過使用調變電磁輻射傳送資料通過一非實體媒介之電路、裝置、系統、方法、技術、通信通道等。該用語未暗示相關裝置未包含任何線，但在某些實施例中它們可未包含。該通信晶片306A、306B可實施任何數目之無線標準或通訊協定，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生協定，及稱為3G、4G、5G之任何其他無線通訊協定等。該運算裝置300可包括多數通信晶片306A、306B。例如，一第一通信晶片306A可專用於如Wi-Fi及藍芽等之短程無線通信且一第二通訊晶片306B可專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之長程無線通信。
該用語「處理器」可表示處理來自暫存器及/或記憶體之電子資料以便將該電子資料轉變成可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或一裝置之一部分。
在該運算裝置300內之任何微電子組件均可包括具有上述至少一微電子電晶體及/或具有以上述方式製成之至少一微電子電晶體的微電子裝置。
在各種實施例中，該運算裝置300可為一膝上型電腦、輕薄筆電、一筆電、一超輕薄筆電、一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超輕薄行動PC、一行動電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一監視器、機上盒、一娛樂控制單元、一數位相機、一可攜式音樂播放器、或一數位錄影機。在其他實施例中，該運算裝置300可為處理資料之任何其他電子裝置。
應了解的是本說明之標的物不一定限於圖1 至21所示之特定應用。所屬技術領域中具有通常知識者可了解的是該標的物可應用於其他微電子結構及總成應用，以及任何其他適當電晶體應用。
以下例子係有關於其他實施例，其中例1係一種微電子電晶體，其包含：一電晶體閘極，其設置在一微電子基材上，其中該電晶體閘極包括一第一側壁及一相對第二側壁；一第一電晶體閘極分隔件，其抵靠該電晶體閘極之該第一側壁；及一第二電晶體閘極分隔件，其抵靠該電晶體之該第二側壁；其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度。
在例2中，例1之標的物可任選地包括在該微電子基材中靠近該電晶體閘極第一側壁之一第一摻雜區域及靠近該電晶體閘極第二側壁之一第二摻雜區域，其中該第一摻雜區域比該第二摻雜區域更靠近或更位在該電晶體閘極下方。
在例3中，例2之標的物可任選地包括該第一摻雜區域，且該第一摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一摻雜區域；且其中該第二摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一摻雜區域。
以下例子係有關於其他實施例，其中例4係一種用以形成微電子電晶體之方法，其包含以下步驟：在一微電子基材上形成一電晶體閘極，其中該電晶體閘極包括一第一側壁及一相對第二側壁；在該電晶體閘極上及該微電子基材上沈積一第一分隔件材料層；及實施導向該電 晶體閘極第一側壁之一斜角蝕刻以形成抵靠該電晶體閘極之該第一側壁的一第一電晶體閘極分隔件。
在例5中，例4之標的物可任選地包括實施該斜角蝕刻之步驟形成抵靠該電晶體之該第二側壁的一第二電晶體閘極分隔件；且其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度。
在例6中，例4之標的物可任選地包括實施該斜角蝕刻之步驟暴露靠近該第一電晶體閘極分隔件的該微電子基材之一第一部份，且更包含在該微電子基材中在該微電子基材之該第一部份形成一第一摻雜區域的步驟。
在例7中，例6之標的物可任選地包括實施該斜角蝕刻之步驟暴露靠近該第二電晶體閘極分隔件的該微電子基材之一第二部份，且更包含在該微電子基材中在該微電子基材之該第二部份形成一第二摻雜區域的步驟。
在例8中，例7之標的物可任選地包括該第一摻雜區域，且該第一摻雜區域比該第二摻雜區域更靠近或更位在該電晶體閘極下方。
在例9中，例7或8之標的物可任選地包括形成該第一摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一摻雜區域，且其中形成該第二摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一摻雜區域。
在例10中，例4之標的物可任選地包括實施導向該電晶體閘極第一側壁之該斜角蝕刻的步驟包含相 對於垂直線在大約5與25度之間實施該斜角蝕刻。
以下例子係有關於其他實施例，其中例11係一種製造微電子電晶體之方法，其包含以下步驟：在一微電子基材上形成一電晶體閘極，其中該電晶體閘極包括一第一側壁及一相對第二側壁；在該電晶體閘極上及該微電子基材上沈積一第一分隔件材料層；實施導向該電晶體閘極第一側壁之一第一斜角蝕刻以便由該電晶體閘極第一側壁及由靠近該電晶體閘極第一側壁之該微電子基材移除該第一分隔件材料層的至少一部份而形成微電子基材之一第一暴露部份；在該微電子基材之該第一暴露部份中形成一第一摻雜區域；在該第一分隔件材料層、該電晶體閘極第一側壁及該第一摻雜區域上沈積一第二分隔件材料層，其中在該第一分隔件材料層上沈積該第二分隔件材料層之步驟形成一分隔件材料雙層；實施導向該電晶體閘極第二側壁之一第二斜角蝕刻以便由該電晶體閘極第二側壁及由靠近該電晶體閘極第一側壁之該微電子基材移除該分隔件材料雙層之至少一部份而形成微電子基材之一第二暴露部份；及在該微電子基材之該第二暴露部份中形成一第二摻雜區域。
在例12中，例11之標的物可任選地包括實施導向該電晶體閘極第一側壁之該第一斜角蝕刻的步驟由該電晶體閘極第一側壁移除該第一分隔件材料層，且實施導向該電晶體閘極第二側壁之該第二斜角蝕刻的步驟由該電晶體閘極第二側壁移除該分隔件材料雙層。
在例13中，例11之標的物可任選地包括實施導向該電晶體閘極第一側壁之該第一斜角蝕刻的步驟由該電晶體閘極第一側壁移除該第一分隔件材料層之一部份以形成一第一分隔件，且實施導向該電晶體閘極第二側壁之該第二斜角蝕刻的步驟由該電晶體閘極第二側壁移除該分隔件材料雙層之一部份以形成一第二分隔件。
在例14中，例11之標的物可任選地包括該第二分隔件，且該第二分隔件具有比該第一分隔件之一厚度大的一厚度。
在例15中，例11之標的物可任選地包括形成該第一摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一摻雜區域且其中形成該第二摻雜區域之步驟包含形成該p型摻雜區域及該n型摻雜區域中之另一摻雜區域。
在例16中，例11之標的物可任選地包括形成該第一摻雜區域及該第二摻雜區域中之至少一摻雜區域的步驟包含：在該微電子基材中異向性地蝕刻一凹部；及實施一重新成長製程。
在例17中，例11之標的物可任選地包括形成該第一摻雜區域及該第二摻雜區域中之至少一摻雜區域的步驟包含：在該微電子基材中同向性地蝕刻一凹部；及實施一重新成長製程。
在例18中，例11之標的物可任選地包括實施導向該電晶體閘極第一側壁之該斜角蝕刻的步驟包含 相對於垂直線在大約5與25度之間實施該斜角蝕刻。
以下例子係有關於其他實施例，其中例19係一種電子系統，其包含：一板；及一微電子裝置，其附接在該板上，其中該微電子裝置包括至少一微電子電晶體，且該至少一微電子電晶體包含：一電晶體閘極，其設置在一微電子基材上，其中該電晶體閘極包括一第一側壁及一相對第二側壁；一第一電晶體閘極分隔件，其抵靠該電晶體閘極之該第一側壁；及一第二電晶體閘極分隔件，其抵靠該電晶體之該第二側壁；其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度。
在例20中，例19之標的物可任選地包括在該微電子基材中靠近該電晶體閘極第一側壁之一第一摻雜區域及靠近該電晶體閘極第二側壁之一第二摻雜區域，其中該第一摻雜區域比該第二摻雜區域更靠近或更位在該電晶體閘極下方。
在例21中，例20之標的物可任選地包括該第一摻雜區域，且該第一摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一摻雜區域；且其中該第二摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一摻雜區域。
雖然已如此詳細說明了本說明之實施例，但應了解的是由附加申請專利範圍所界定之本說明不限於在上述說明中提出之特定細節，且在不偏離其精神或範圍之情形下可有許多顯而易見之變化。
110‧‧‧微電子基材
120‧‧‧電晶體閘極
122‧‧‧第一側壁
124‧‧‧第二側壁
150‧‧‧第一摻雜區域
152‧‧‧第二摻雜區域
272‧‧‧第一非對稱閘極分隔件
274‧‧‧第二非對稱閘極分隔件
T1,T2‧‧‧厚度
Xud1‧‧‧第一欠疊
Xud2‧‧‧第二欠疊

Claims (21)

  1. 一種微電子電晶體，其包含：一電晶體閘極，其設置在一微電子基材上，其中該電晶體閘極包括一第一側壁及一相對第二側壁；一第一電晶體閘極分隔件，其抵靠該電晶體閘極之該第一側壁；一第二電晶體閘極分隔件，其抵靠該電晶體之該第二側壁；其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度，及在該微電子基材中靠近該電晶體閘極第一側壁之一第一摻雜區域及靠近該電晶體閘極第二側壁之一第二摻雜區域，其中該第一摻雜區域比該第二摻雜區域進一步位在該電晶體閘極下方。
  2. 如請求項1之微電子電晶體，其中該第一摻雜區域比該第二摻雜區域更靠近該電晶體閘極下方。
  3. 如請求項2之微電子電晶體，其中該第一摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一者；且其中該第二摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一者。
  4. 一種用以形成微電子電晶體之方法，其包含以下步驟：在一微電子基材上形成一電晶體閘極，其中該電晶體閘極包括一第一側壁及一相對第二側壁； 在該電晶體閘極上及該微電子基材上沈積一第一分隔件材料層；實施導向該電晶體閘極第一側壁之一斜角蝕刻以形成抵靠該電晶體閘極之該第一側壁的一第一電晶體閘極分隔件，其中實施導向該電晶體閘極第一側壁之該斜角蝕刻之步驟會暴露靠近該第一電晶體閘極分隔件的該微電子基材之一第一部份；以及在該微電子基材之該第一部份形成在該微電子基材中之一第一摻雜區域。
  5. 如請求項4之方法，其中實施該斜角蝕刻之步驟形成抵靠該電晶體之該第二側壁的一第二電晶體閘極分隔件；且其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度。
  6. 如請求項5之方法，其中實施該斜角蝕刻之步驟會暴露靠近該第二電晶體閘極分隔件的該微電子基材之一第二部份，且更包含在該微電子基材之該第二部份形成在該微電子基材中之一第二摻雜區域。
  7. 如請求項6之方法，其中形成該第一摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一者，且其中形成該第二摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一者。
  8. 如請求項6之方法，其中該第一摻雜區域比該第二摻雜區域更靠近或進一步位在該電晶體閘極下方。
  9. 如請求項8之方法，其中形成該第一摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一者，且其中形成該第二摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一者。
  10. 如請求項4之方法，其中實施導向該電晶體閘極第一側壁之該斜角蝕刻的步驟包含從該微電子基材之垂直線起在大約5與25度之間實施該斜角蝕刻。
  11. 一種製造微電子電晶體之方法，其包含以下步驟：在一微電子基材上形成一電晶體閘極，其中該電晶體閘極包括一第一側壁及一相對第二側壁；在該電晶體閘極上及該微電子基材上沈積一第一分隔件材料層；實施導向該電晶體閘極第一側壁之一第一斜角蝕刻以便從該電晶體閘極第一側壁及從靠近該電晶體閘極第一側壁之該微電子基材移除該第一分隔件材料層的至少一部份而形成微電子基材之一第一暴露部份；在該微電子基材之該第一暴露部份中形成一第一摻雜區域；在該第一分隔件材料層、該電晶體閘極第一側壁及該第一摻雜區域上沈積一第二分隔件材料層，其中在該第一分隔件材料層上沈積該第二分隔件材料層之步驟形成一分隔件材料雙層；實施導向該電晶體閘極第二側壁之一第二斜角蝕刻 以便從該電晶體閘極第二側壁及從靠近該電晶體閘極第二側壁之該微電子基材移除該分隔件材料雙層之至少一部份而形成微電子基材之一第二暴露部份；及在該微電子基材之該第二暴露部份中形成一第二摻雜區域。
  12. 如請求項11之方法，其中實施導向該電晶體閘極第一側壁之該第一斜角蝕刻的步驟會從該電晶體閘極第一側壁移除該第一分隔件材料層，且實施導向該電晶體閘極第二側壁之該第二斜角蝕刻的步驟會從該電晶體閘極第二側壁移除該分隔件材料雙層。
  13. 如請求項11之方法，其中實施導向該電晶體閘極第一側壁之該第一斜角蝕刻的步驟會從該電晶體閘極第一側壁移除該第一分隔件材料層之一部份以形成一第一分隔件，且實施導向該電晶體閘極第二側壁之該第二斜角蝕刻的步驟會從該電晶體閘極第二側壁移除該分隔件材料雙層之一部份以形成一第二分隔件。
  14. 如請求項13之方法，其中該第二分隔件具有比該第一分隔件之一厚度大的一厚度。
  15. 如請求項11之方法，其中形成該第一摻雜區域之步驟包含形成一p型摻雜區域及一n型摻雜區域中之一者，且其中形成該第二摻雜區域之步驟包含形成該p型摻雜區域及該n型摻雜區域中之另一者。
  16. 如請求項11之方法，其中形成該第一摻雜區域及該第二摻雜區域之至少一者包含：在該微電子基材 中異向性地蝕刻一凹部；及實施一重新成長製程。
  17. 如請求項11之方法，其中形成該第一摻雜區域及該第二摻雜區域之至少一者包含：在該微電子基材中同向性地蝕刻一凹部；及實施一重新成長製程。
  18. 如請求項11之方法，其中實施導向該電晶體閘極第一側壁之該第一斜角蝕刻的步驟包含從該微電子基材之垂直線起在大約5與25度之間實施該第一斜角蝕刻。
  19. 一種電子系統，其包含：一板；及一微電子裝置，其附接在該板上，其中該微電子裝置包括至少一微電子電晶體，且該至少一微電子電晶體包含：一電晶體閘極，其設置在一微電子基材上，其中該電晶體閘極包括一第一側壁及一相對第二側壁；一第一電晶體閘極分隔件，其抵靠該電晶體閘極之該第一側壁；一第二電晶體閘極分隔件，其抵靠該電晶體之該第二側壁；其中該第二電晶體閘極分隔件具有比該第一電晶體閘極分隔件之一厚度大的一厚度，在該微電子基材中靠近該電晶體閘極第一側壁之一第一摻雜區域；以及靠近該電晶體閘極第二側壁之一第二摻雜區域， 其中該第一摻雜區域比該第二摻雜區域進一步位在該電晶體閘極下方。
  20. 如請求項19之電子系統，其中該第一摻雜區域比該第二摻雜區域更靠近該電晶體閘極下方。
  21. 如請求項20之電子系統，其中該第一摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一者；且其中該第二摻雜區域包含一p型摻雜區域及一n型摻雜區域中之一者。
TW106104099A 2016-03-30 2017-02-08 使用斜角蝕刻之微電子電晶體源極/汲極形成之技術 TWI743083B (zh)

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