TWI742138B - 半導體互連中的通孔及間隙 - Google Patents

半導體互連中的通孔及間隙 Download PDF

Info

Publication number
TWI742138B
TWI742138B TW106127812A TW106127812A TWI742138B TW I742138 B TWI742138 B TW I742138B TW 106127812 A TW106127812 A TW 106127812A TW 106127812 A TW106127812 A TW 106127812A TW I742138 B TWI742138 B TW I742138B
Authority
TW
Taiwan
Prior art keywords
layer
interconnection
subset
lines
metal
Prior art date
Application number
TW106127812A
Other languages
English (en)
Other versions
TW201814801A (zh
Inventor
啟文 林
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201814801A publication Critical patent/TW201814801A/zh
Application granted granted Critical
Publication of TWI742138B publication Critical patent/TWI742138B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭示係用於在互連中的無遮罩間隙集成的系統和方法，互連具有在一或多條互連線(例如，金屬互連線)之上的一或多個通孔。在各種實施例中，本揭示所描述的系統和方法可用於減少在互連中相鄰通孔之間的電性短路。在一個實施例中，可提供間隔層來遮蔽互連中的層間介電質(ILD)的部分。於互連的製造順序中，ILD的這些被遮蔽的部分可保護相鄰互連線之間的區域在後續金屬層沉積期間免於電性短路。此外，在各種實施例中，通孔可包圍間隙(例如，氣隙)，而不需要額外的遮蔽步驟，舉例來說，不需要額外的微影步驟。

Description

半導體互連中的通孔及間隙
本揭示一般關於互連，並且更具體的關於半導體互連中的通孔及間隙。
積體電路以及其他的電子裝置可被集成到一電子系統上，諸如消費性電子系統。積體電路以及電子裝置可包括任意數量的互連，包括可用來路由信號的金屬信號走線(signal traces)。
100‧‧‧互連
101‧‧‧互連
104‧‧‧第一互連互連線
106‧‧‧第二互連互連線
108‧‧‧通孔
109‧‧‧通孔組
110‧‧‧通孔組
111‧‧‧電性短路
114‧‧‧遮罩
116‧‧‧遮罩
200‧‧‧互連
202‧‧‧第一ILD層
204‧‧‧互連線
206‧‧‧第一金屬部分
207‧‧‧第二ILD層
208‧‧‧通孔
210‧‧‧間隙
201‧‧‧互連
211‧‧‧電性短路
214‧‧‧第二金屬層
205‧‧‧互連
219‧‧‧第一部分
209‧‧‧互連
300‧‧‧互連
302‧‧‧第一ILD層
304‧‧‧互連線
308‧‧‧通孔
311‧‧‧硬遮罩層
301‧‧‧互連
303‧‧‧互連
313‧‧‧間隔層
305‧‧‧互連
307‧‧‧互連
306‧‧‧第一金屬部分
310‧‧‧間隙
319‧‧‧部分被填充的間隙
309‧‧‧互連
315‧‧‧第二ILD層
317‧‧‧互連
324‧‧‧第二金屬層
327‧‧‧第三ILD
312‧‧‧第一ILD層的部分
現在參考附圖，該些附圖不一定按比例繪製，並且其中：
圖1A-1B示出依據本揭示之示例性實施例的具有通孔的示例性互連的示例性俯視圖。
圖2A-2D示出依據本揭示之一或多個示例性實施例的示例性處理流程或互連的製造。
圖3A-3G示出依據本揭示之示例性實施例的用於製造互連的另一示例性處理流程。
圖4示出依據本揭示之示例性實施例的繪示用於製造互連的示例性方法的流程圖。
【發明內容】及【實施方式】
下面將參考附圖更全面地描述本揭示的實施例，在附圖中示出本揭示的示例性實施例。然而，本揭示可以以許多不同的形式體現，並且不應被解釋為限於本文闡述的示例性實施例；而是，提供這些實施例而使得本揭示更全面且完整，並可向本領域之技術人士充份地傳達本揭示之範圍。全文中相同的數字指稱相似但不一定相同或相等的元件。
下面的實施例被充分詳細地描述，以使本領域之技術人士能理解和使用本揭示。應理解的是，基於本揭示，其他實施例將會是顯而易見的，並且製程、機械、材料、尺寸、製程設備和參數變化可在不脫離本揭示的範圍的情況下進行。
在以下敘述中，給出了許多具體的細節，以提供對本揭示之各種實施例的完整理解。然而，很明顯的，可以在沒有這些具體細節的情況下實施本揭示。為了避免模糊本揭示，將不會完整詳細地揭示一些公知的系統配置和處理步驟。同樣地，示出本揭示之實施例的圖式是半圖解的並且不按比例，特別是，一些尺寸是為了清楚的 呈現且可能在圖式中被誇大了。此外，其中多個實施例被公開和描述為具有一些共同的特徵，為了清楚和便於描繪、說明、及理解，類似和相同的特徵通常以相同的參考標號來說明，即便該些特徵不完全相同。
本文所使用的術語「水平」可被定義為平行於平面或表面(例如，基板的表面)的方向，與其定向(orientation)無關。本文所使用的術語「垂直」可指與如剛才描述的水平方向正交的方向。諸如「上」、「上方」、「下方」、「底部」、「頂部」、「側」(如在「側壁」中)、「較高」、「較低」、「上部」、「之上」、和「之下」等術語可相對於水平面而被參考，其中該水平面可包括x-y平面、x-z平面、或y-z平面，視情況而定。本文所使用的術語「處理」包括在形成所述結構中所需要的材料或光阻的沉積、圖案化、曝光、顯影、蝕刻、清洗、燒蝕、拋光、及/或該材料或光阻的去除。
在此揭示的各種實施例中，所述系統和方法係針對無遮罩(maskless)間隙(例如，氣隙)集成至具有一或多個通孔的多層互連，該(些)通孔位在相對於由互連製造於其上的晶圓界定的平面之一或多條互連互連線(例如，金屬互連互連線)的一部分之上。在各種實施例中，如本文所述，通孔(亦稱為垂直互連接取)可以是在互連中的層之間的電連接，該互連穿過一或多個相鄰層的平面(例如，x-y平面)。在各種實施例中，本揭示中描述的系統和方法可用於減少在互連中相鄰通孔之間的電性 短路。在一個實施例中，可提供間隔層來遮蔽互連中的層間介電質(ILD)的部分。在互連的製造順序期間，ILD的這些被遮蔽的部分可保護相鄰互連互連線(例如，金屬互連互連線)之間的區域在後續金屬層沉積期間免於電性短路。此外，如下面將更詳細描述的，通孔可包圍間隙(例如，氣隙)而不需要額外的遮蔽步驟。這種間隙可本質上自對準通孔及/或間隔層(例如，間隙可在間隙和一或多個通孔及/或間隔層之間具有預定的偏移)。此外，間隙可作用於降低電容，從而增加互連的性能(電路時序、功耗等等)。
在一個實施例中，互連可形成後端互連的一部分，其可以是晶圓(例如，矽(Si))、一或多個電晶體及/或後端互連結構)的一部分。在一個實施例中，本文所述之互連可包括多層，舉例來說，大約2層至大約100層。然而，應理解的是，本文揭示的關於互連的系統和方法可不限於任何預定數量的層。在一個實施例中，互連的層可包括金屬層、介電層、層間介電層及/或通孔。
在本揭示之系統和方法的各種實施例中，通孔可包含互連的金屬互連互連線的總面積的大約5%至大約20%。本文揭示的各種實施例可應用於大約14奈米的製程技術。然而，可以理解和明白的是，本揭示可與任何其他製程技術，例如，大約1奈米至大約1,000奈米的製程技術，結合使用。
圖1A-1B示出依據本揭示之示例性實施例的具 有通孔的示例性互連的俯視圖。雖然圖1A中示出兩層互連100，但可以理解和明白的是，本文揭示的系統和方法可應用多層互連，例如，N層互連，其中N是任意正整數。互連100可包括第一互連互連線(例如，金屬互連互連線)104和第二互連互連線(例如，金屬互連互連線)106。在一個實施例中，以Z軸而言，第一互連互連線104可位在第二互連互連線之上，雖然在其他替代實施例中，以Z軸而言，第二互連互連線可位在第一互連互連線之上。
在一個實施例中，互連100可包括一或多個通孔108。這些通孔108的一部分可在水平(或垂直)方向上彼此相鄰，例如，如相鄰的通孔組109所示。在另一範例中，這些通孔108的一部分可在對角線方向上彼此相鄰，如相鄰的通孔組110所示。互連100的通孔108可能出現的一個問題是在相鄰的通孔組，例如相鄰的通孔組109及/或110中，形成電性短路111。由於形成互連100所使用的一或多個處理步驟或者在形成互連100所使用的一或多個處理步驟的期間，彼此進行物理接觸的至少兩條互連互連線(例如，第一互連互連線104和第二互連互連線106)的結果可能造成電性短路。也就是說，在處理步驟的期間，各種因素，包括但不限於遮蔽的不準確、及/或金屬的擴散，可能導致在互連100上的相鄰通孔組位置處的相鄰互連互連線之間發生金屬短路。
此外，如下面將更詳細描述的，通孔，諸如 通孔108，可進一步包圍間隙(例如，繪示於圖2A-2D和圖3A-3G中)，例如氣隙。這種間隙可作用於降低電容，從而增加互連的性能(例如，電路時序、功耗等等)。在各種實施例中，間隙可包括氣隙，但還可包括任何其他的氣體(例如，氮氣、氦氣、氫氣、氙氣、惰性氣體等等)、液體、及/或介電質(例如，低K介電質)。在一個實施例中，此種低K介電質相對於底下的層間介電質層(IDLs)可能更低K。
圖1B依據本揭示之一或多個示例性實施例示出示例性互連101的另一俯視圖，進一步示出在製造互連101中可用的一或多個遮罩。除了複數個通孔108之外，圖1B示出第一互連互連線104和第二互連互連線106。在一個實施例中，可透過使用一或多個遮罩，諸如遮罩114和遮罩116來保護相鄰通孔(諸如圖1A中所示的通孔組109及/或通孔組110)免於潛在的短路(舉例來說，諸如結合圖1A所描述的短路)。因此，使用遮罩114及/或116可代表另一種減少金屬短路發生的可能技術。
圖2A-2D依據本揭示之一或多個示例性實施例，示出互連的示例性橫截面圖，並且繪示用於製造互連的示例性處理步驟。與圖1B的互連100的俯視圖對比，圖2A-2D示出互連的簡化橫截面圖。在各種實施例中，圖2A-2D中示出的互連的簡化橫截面圖可形成晶圓(例如，矽(Si)晶圓)的一部分、一或多個電晶體、及/或後端互連結構，並且圖2A-2D中示出的結構可僅代表互連的一 部分。可以理解的是，可以在x及/或y方向上(就示出的軸而言)重複該結構以產生週期性(或半週期性結構)。
圖2A示出在製造圖1B之互連100及/或101的一部分的說明性處理順序中的中間結構的示例性簡化橫截面圖。在一個實施例中，互連200可包括第一層間介電質(ILD)202。第一ILD層202可以是永久的及/或非保形的介電質層。可透過任何合適的機制，包括但不限於，化學氣相沉積(CVD)、物理蒸發化學氣相沉積(PECVD)及/或透過旋塗來沉積第一ILD層202。
互連200可進一步包括複數條互連互連線(例如，金屬互連互連線)204。在一個實施例中，複數條互連互連線204可以與圖1B之第一互連互連線104及/或第二互連互連線106的一部分相似但不完全相同。互連200可進一步包括第一金屬部分206。第一金屬部分206可包括以Z軸而言在第一ILD層202之上且在第二ILD層207之下的互連互連線(例如，金屬互連互連線)204的一部分。此外，金屬互連互連線204可包括各種部分：金屬互連互連線204的一部分可嵌入第一ILD層202；金屬互連互連線的一部分可至少部分嵌入第二ILD層207中；以及金屬互連互連線204的一部分(例如，第一金屬部分206)可用來連接嵌入在第一ILD層202及第二ILD層207中的兩個部分。在各種實施例中，第二ILD層207可以是回填的，如下文將結合其他實施例而示出及討論的。
互連200可進一步包括複數個通孔208。在各 種實施例中，通孔208可包括在第一金屬部分206之上的互連互連線(例如，金屬互連互連線)204的一部分。此外，通孔可位於第二ILD層207中。在各種實施例中，通孔208可包含與互連互連線(例如，金屬互連互連線)204相同的材料。互連200可進一步包括設置在相鄰第一金屬部分206之間的一或多個間隙210。間隙210可包括，例如，氣隙，但也可包括填充有任何其他合適的氣體、介電質、及/或液體的間隙。如上所述，在各種實施例中，間隙210的存在可降低電容，從而增加互連200的性能。
圖2B示出在製造圖1B中所示的示例性互連的一部分的說明性處理順序中、在互連上沉積第二金屬層214之後的中間結構的另一示例性簡化橫截面圖。依據各種實施例，此互連201可以是晶圓(例如，Si)的一部分/一或多個電晶體/後端互連結構。
互連201可包括第一ILD層202。互連201可進一步包括複數條互連線(例如，金屬互連線)204。複數條互連線204可相似但不完全相同於圖1A及/或圖1B之第一互連線104及/或第二互連線106的一部分。互連線204可進一步包括互連線204的第一金屬部分206。第一金屬部分206可位在，例如，以Z軸方向而言，第一ILD層202之上且在第二ILD層207之下。在一個實施例中，互連201可包括一或多個間隙210。特別是，在互連線204的一部分上形成第二ILD層207可用來在相鄰互連線204之間形成一或多個間隙210的空間關係。間隙210可包括氣體(例如，空 氣)、液體、介電材料或任何其他合適的材料。
在各種實施例中，第二ILD層207可包括回填的ILD。互連201可進一步包括複數個通孔208。在各種實施例中，通孔可包括在第一金屬部分206之上的互連線(例如，金屬互連線)204的一部分。互連201可進一步包括第二金屬層214。可透過任何合適的方法，包括化學氣相沉積(CVD)及/或電漿輔助化學氣相沉積(PECVD)、及/或物理氣相沉積(PVD)、及/或電鍍來形成第二金屬層214。
第二金屬層214的形成可能導致形成一或多個電性短路211，這是不希望的。短路211可以是由複數條互連線204的兩條相鄰互連線之間的連接所引起的。短路的形成不利於互連的性能，例如，透過在利用互連的晶片及/或晶粒的一或多個電晶體之間阻止各種電子信號的傳輸。因此，本文所述的系統和方法是示例性實施例，其旨在防止形成這種短路，例如，透過使用間隔層或部分層(將於下面討論)在相鄰的互連線之間提供額外的ILD材料，從而物理上阻礙短路的形成。
圖2C-2D依據本揭示之各種實施例示出使用遮罩來降低在互連之間形成電性短路的風險的示例性方法，如結合圖1A-2B所示出及討論的。
圖2C示出製造圖1B中所示之示例性互連的一部分的處理順序的中間結構的示例性簡化橫截面圖。在各種實施例中，互連205可形成晶圓(矽)的一部分/一或多 個電晶體/後端互連結構。在一個實施例中，互連205可進一步包括第一ILD層202。互連205可進一步包括第二ILD層207。在一個實施例中，第二ILD層207可包括回填的ILD。互連205可進一步包括複數條互連線(例如，金屬互連線)204。在一個實施例中，複數條互連線204可與圖1B之第一互連線104及/或第二互連線106的一部分相似但不完全相同。
在一個實施例中，互連205可進一步包括第一金屬部分206。特別是，金屬互連線204可包括各種部分：金屬互連線204的一部分可嵌入第一ILD層202；金屬互連線的一部分可至少部分嵌入第二ILD層207中；以及金屬互連線204的一部分(例如，第一金屬部分206)可用來連接嵌入第一ILD層202及第二ILD層207中的兩個部分。因此，第一金屬部分206可包括以Z軸而言在第一ILD層202之上且在第二ILD層207之下的互連線(例如，金屬互連線)204的一部分。互連可進一步包括一或多個通孔208。在各種實施例中，通孔208可包括在第一金屬部分206之上的互連線(例如，金屬互連線)204的一部分。此外，通孔208可位在第二ILD層207之中。在各種實施例中，通孔208可包含與形成自其的互連線(例如，金屬互連線)204的材料相同的材料。
更進一步的，在各種實施例中，可透過一或多個遮罩(未示出)和一或多個蝕刻步驟來形成第一ILD層202的第一部分219，該(些)蝕刻步驟可蝕刻第一ILD 層202的一部分以產生間隙210，但留下第一部分219(將於下文結合圖3進一步討論)。第一ILD層202的第一部分219可被用來降低在形成金屬層(例如，圖2B的第二金屬層214)的期間造成的電性短路的風險，如下面結合圖2D進一步說明的。特別是，第一ILD層202的第一部分219可充當在互連的相鄰互連線204之間的緩衝材料，並且在未來的處理步驟中於沉積金屬層(例如，下面結合圖2D所示出及討論的金屬層214)時，物理上阻礙互連線彼此電接觸。第一部分219可完全地填充相鄰互連線204之間的空間，或者可部分地填充相鄰互連線204之間的空間。
圖2D示出製造圖1B中所示之示例性互連的一部分的處理順序的中間結構的示例性簡化橫截面圖。特別是，圖2D示出在第二ILD層207上額外形成第二金屬層214，從而與可以嵌入在第二ILD層207中的一或多個通孔208電接觸。在一個實施例中，可形成互連209作為晶圓(例如，Si)的一部分/一或多個電晶體/後端互連。在一個實施例中，互連209可包括第一ILD層202。互連209可進一步包括複數條互連線204(例如，金屬互連線)。複數條互連線204可與圖1B之第一互連線104及/或第二互連線106的一部分相似但不一定完全相同。
在一個實施例中，互連209可進一步包括第一金屬部分206。特別是，金屬互連線204可包括各種部分：金屬互連線204的一部分可嵌入第一ILD層202；金屬互連線的一部分可至少部分嵌入第二ILD層207中；以及金屬互 連線204的一部分(例如，第一金屬部分206)可用來連接嵌入第一ILD層202及第二ILD層207中的兩個部分。第一金屬部分206可包括以Z軸而言在第一ILD層202之上且在第二ILD層之下的互連線(例如，金屬互連線)的一部分。在一個實施例中，第二ILD層207可包括回填的ILD。互連209可進一步包括一或多個通孔208。在各種實施例中，通孔208可包括在第一金屬部分206之上的互連線(例如，金屬互連線)204的一部分。
互連209進一步包括在第二ILD層207上的第二金屬層214，從而與可以嵌入在第二ILD層207中的一或多個通孔208電接觸。可以使用任何合適的方法(例如電漿輔助化學氣相沉積(PECVD)、化學氣相沉積(CVD)、旋塗處理、噴塗處理、物理氣相沉積(PVD)、其之組合等等)來沉積第二金屬層214。
在一個實施例中，互連209可進一步包括由施用遮罩(未示出)所產生的第一ILD層202的第一部分219。第一ILD層202的第一部分可藉此降低電性短路(例如，圖2B的短路211)的風險，同時允許存在一或多個間隙210。相較於沒有第一ILD層202的第一部分219的互連(例如圖2B中所示)，其中在相鄰互連線204之間只會有空氣(或類似的介質)，減少了在具有通孔208的相鄰互連線之間的短路的形成，若在具有第一ILD層202的第一部分219的互連中未被去除的話。這可能導致在沉積第二金屬層214的期間，第二金屬層214的一部分可電連接(亦 即，短路)相鄰互連線204的情況。這甚至可能在沉積第二金屬層214之後發生，例如，經由可使相鄰互連線204電連接的擴散機制和金屬遷移。在一個實施例中，相鄰互連線204之間的間隙210可仍然存在於互連中，例如，在不那麼容易形成短路的區域中(例如，因為它們被第二ILD層207遮蔽和保護)。此外，間隙210可包括，例如，氣隙，但也可包括填充有任何其他合適的氣體、介電質、及/或液體的間隙。如上所述，在各種實施例中，間隙210的存在可降低電容，從而增加互連209的性能。在一些實施例中，第一ILD層202的第一部分219可部分延伸穿過兩條相鄰的互連線，並且進入間隙中，產生部分間隙(將於下文進一步討論)。這可能僅僅是在一或多個處理步驟中的固有未對準的結果，其可以是或可以不是故意產生的。
圖3A-3G示出依據本揭示之示例性實施例的用於製造互連的示例性處理流程。在結合圖3A-3G所示的示例性處理順序中，回填的ILD(諸如圖2A-2D的回填的ILD)可以用沉積非保形的ILD來代替，產生間隙，例如，氣隙。間隙可包括，例如，氣隙，但也可包括填充有任何其他合適的氣體、介電質、及/或液體的間隙。如上所述，在各種實施例中，間隙的存在可降低電容，從而增加互連的性能。圖3A-3G中示出的結構可代表互連的一部分。可以理解的是，可以在x及/或y方向上(就示出的軸而言)重複該結構以產生週期性(或半週期性結構)。
圖3A示出互連結構的一部分的示例圖，該互 連的該部分代表在上游製造期間製造的結構。在一個實施例中，互連300的一部分可包括第一ILD層302。第一ILD層302可以是永久的及/或非保形的介電質層。可透過任何合適的機制，包括但不限於，化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)及/或透過旋塗來沉積第一ILD層302。第一ILD層302可以是任何合適的厚度。例如，第一ILD層302可以是大約5奈米至大約1,000奈米厚，較佳範圍為大約30奈米至大約60奈米厚。
在一個實施例中，互連300可進一步包括複數條互連線(例如，金屬互連線)304。在一個實施例中，互連300可進一步包括硬遮罩層311，其可為犧牲層。一或多個通孔308可被設置在硬遮罩層311中，並且位在金屬互連線304之上。在一個實施例中，硬遮罩層311可以是導電或非導電層。在另一實施例中，硬遮罩層311可包括任何合適的材料，例如，非晶矽、任何金屬氧化物、氮化矽(SiN)、氮化鈦(TiN)、及/或鈦(Ti)。
在一個實施例中，可透過任何合適的機制，包括但不限於CVD、PVD、電鍍、及/或PECVD來沉積硬遮罩層311。硬遮罩層311可具有大約5奈米至大約1,000奈米的厚度，較佳範圍為大約10奈米至大約30奈米厚。
圖3B依據本揭示之一或多個示例性實施例，示出在形成互連的一部分的處理順序步驟中，中間結構的示例性簡化橫截面圖。
特別是，在一個實施例中，互連301可包括第 一ILD層302、複數條互連線304、及複數個通孔308。複數條互連線304可包括，例如複數條金屬互連線。在一個實施例中，第一ILD層302可包括永久的及/或非保形的層。可使用CVD、PECVD、及/或旋塗或任何合適的技術來沉積第一ILD層302。第一ILD層302可具有大約5奈米至大約1,000奈米的厚度，較佳範圍為大約30奈米至大約60奈米厚。
更進一步，圖3B中示出的互連301已經去除了圖3A的硬遮罩層311。在一個實施例中，可透過蝕刻處理去除硬遮罩層311。在一個實施例中，蝕刻處理可包括，例如，乾蝕刻。在一個實施例中，乾蝕刻可包括，例如，基於電漿及/或基於機械的蝕刻。在另一實施例中，可透過濕蝕刻去除硬遮罩層311。濕蝕刻處理可包括，例如，用於去除硬遮罩層311的任何合適的化學品。例如，針對包含二氧化矽SiO2的硬遮罩層311，可使用基於氫氟酸的濕蝕刻。在另一實施例中，針對包含氮化鈦TiN的硬遮罩層311，可使用基於氫氧化物的濕蝕刻。
圖3C依據本揭示之一或多個示例性實施例，示出在形成互連的處理順序步驟中，中間結構的示例性簡化橫截面圖。特別是，互連303可包括第一ILD層302、複數條互連線304、及複數個通孔308。複數條互連線304可包括，例如，複數條金屬互連線。複數條互連線304可以與圖1A及/或圖1B之第一互連線104及/或第二互連線106的一部分相似但不完全相同。
在一個實施例中，第一ILD層302可包括永久的及/或非保形的層。可使用CVD、PECVD、及/或旋塗或任何合適的技術來沉積第一ILD層302。第一ILD層302可具有大約5奈米至大約1,000奈米的厚度，較佳範圍為大約30奈米至大約60奈米厚。
更進一步，在一個實施例中，互連303可類似於圖3A，但額外具有設置在第一ILD層302、通孔308、及互連線304的一部分上的間隔層313。在一個實施例中，間隔層313可以是非導電的。在另一實施例中，間隔層313可以是永久的(亦即，非犧牲的)。在一個實施例中，間隔層313對於ILD 302可以是有蝕刻選擇性的。在一實施例中，可透過CVD、PECVD、原子層沉積(ALD)、及/或任何其他需要保形沉積的合適技術來沉積間隔層313。
在一個實施例中，間隔層313可具有大於或等於複數條互連線304的相鄰互連線之間的間隔的厚度的大約一半的厚度。在一實施例中，間隔層313可包括金屬氧化物，諸如二氧化矽SiO2。另一實施例中，間隔層313可以是保形的，以便於圍繞下面的層的緊密間距構形(topography)沉積。
圖3D依據本揭示之一或多個示例性實施例，示出在形成互連的一部分的處理順序步驟中，中間結構的示例性簡化橫截面圖。
特別是，圖3D的互連305可相似於但不一定完全相同於圖3C的互連303，不同之處在於間隔層313已被部 分蝕刻，以去除例如在間隔層313之未被遮蔽的區域中的間隔層313的部分。間隔層313允許遮蔽第一ILD層302的區域(例如，包括圖3D-3G之第一ILD層302的第一部分312的區域)，其在未來處理步驟中可充當包括通孔308之互連的相鄰互連線304之間的緩衝材料，並且當沉積金屬層(例如，下面結合圖2D所示出和討論的金屬層214)時，物理上阻礙互連線彼此電接觸。此外，間隔層313不額外覆蓋一或多個通孔308，從而允許一或多個通孔308電接觸第二金屬層(例如，如結合圖3G所示出和描述的第二金屬層324)。在一個實施例中，間隔層313的尺寸被設計成允許一或多個間隙(例如，結合圖3E所示出和描述的一或多個間隙310)形成在互連中，例如，在不那麼容易形成短路的區域中(例如，因為它們由第二ILD層，例如，結合圖3F所示出和描述的第二ILD層315遮蔽和保護)。在一個實施例中，被蝕刻的間隔層313的水平尺寸可不延伸超過一或多個通孔308的最外邊緣，與圖3D中示出的不同。替代地或另外地，被蝕刻的間隔層313的水平尺寸可延伸超過一或多個通孔308的最外邊緣，如圖3D中所示。這些差異可以是或者可以不是故意的，並且可能是在一或多個處理步驟的過程中，固有未對準的結果。此外，可以理解的是，在本文所示的此圖或者任何其他圖中，間隔層313或任何其他層的尺寸不一定按比例繪製。
在一個實施例中，互連305可包括第一ILD層302。在一個實施例中，第一ILD層302可包括永久的及/或 非保形的層。可使用CVD、PECVD、及/或旋塗或任何合適的技術來沉積第一ILD層302。第一ILD層302可具有大約5奈米至大約1,000奈米的厚度，較佳範圍為大約30奈米至大約60奈米厚。
在一個實施例中，互連305可進一步包括複數條互連線304，其可與圖1A及/或圖1B之第一互連線104及/或第二互連線106的一部分相似但不完全相同。
在一個實施例中，間隔層313可包括金屬氧化物，諸如二氧化矽SiO2。可使用任何合適的技術，包括但不限於，CVD、PECVD、及/或ALD來沉積間隔層313。在一個實施例中，可使用乾蝕刻及/或濕蝕刻來執行間隔層313的蝕刻。在一個實施例中，間隔層313的蝕刻可以是對間隔層313的定向蝕刻。舉例來說，可在關於Z軸的向下方向執行間隔層313的定向蝕刻。
在隨後的處理步驟中，例如在下面結合圖3E-3G所示出及描述的後續步驟中，間隔層313可充當或用作硬遮罩層，其可在互連305上阻擋具有緊密間距特徵的區域。這可允許在下游處理步驟中蝕刻互連305的其他區域，同時減輕電性短路形成的可能性。如上所述，在不具有物理屏障(例如，如結合圖3E所示及討論的第一ILD層302的第一部分312)的互連中，短路有更高的形成風險，至少因為相鄰互連線304之間只會有空氣(或類似的介質)。這會導致在沉積第二金屬層(例如，第二金屬層324，如結合圖3G進一步示出及說明的)的期間，第二金 屬層324的一部分可電連接(亦即，短路)相鄰互連線304的情況。這甚至可能在沉積第二金屬層324之後發生，例如，經由可使相鄰互連線304電連接的擴散機制和金屬遷移。
圖3E依據本揭示之一或多個示例性實施例，示出在形成互連的處理順序步驟中，中間結構的示例性簡化橫截面圖。在一個實施例中，互連307可進一步包括第一ILD層302的第一部分312，其在間隔層蝕刻之後會被留下，如結合圖3D以及相關說明所示出和描述的。
在一個實施例中，互連307可進一步包括第一金屬部分306，其可包括在第一ILD層302之上且在蝕刻間隔層313之下的複數條互連線(例如，金屬互連線)304的一部分。特別是，金屬互連線304可包括各種部分：金屬互連線304的一部分可嵌入第一ILD層302；金屬互連線的一部分可至少部分嵌入間隔層313中；以及金屬互連線304的一部分(例如，第一金屬部分306)可用來連接嵌入第一ILD層302及間隔層313中的兩個部分。互連307可進一步包括一或多個通孔308。
此外，在一個實施例中，可對第一ILD層302執行第二蝕刻步驟，留下第一ILD層302的第一部分312。互連307可包括第一ILD層302，其可被部分蝕刻。在一個實施例中，第一ILD層302的蝕刻可進一步包括乾蝕刻。在另一實施例中，乾蝕刻具有不同的化學成份及/或機械組件。在一個實施例中，第一ILD層302的蝕刻可以是相對於 間隔層313有選擇性的。也就是說，第一ILD層302的蝕刻可能不會進一步蝕刻間隔層313。在各種實施例中，第一ILD層302的蝕刻可能導致初始形成一或多個間隙310，例如，一或多個氣隙。間隙310的尺寸(深度及/或寬度)可取決於第二蝕刻步驟。例如，第二蝕刻步驟可具有一持續時間，使得第二蝕刻步驟可留下填充有ILD材料(未示出)的間隙310的一部分。這可能是或者可能不是故意的，取決於具體的處理程序和容差。
圖3F依據本揭示之一或多個示例性實施例，示出在形成互連的一部分的處理順序中，中間結構的示例性簡化橫截面圖。在一個實施例中，互連309可包括部分被蝕刻的第一ILD層302，類似於上述圖式的第一ILD層302。互連309可進一步包括複數條互連線304。複數條互連線304可包括金屬互連線且可與圖1B之第一互連線104及/或第二互連線106的一部分相似但不一定完全相同。
在一個實施例中，互連309可進一步包括第一ILD層302的第一部分312，其可在間隔件蝕刻步驟之後被留下，如結合圖3以及相關說明所示出和描述的。
在一實施例中，互連309可包括第二ILD層315，其在各種實施例中可以是回填的。在另一實施例中，第二ILD層315可以是非保形的。在一實施例中，可透過填充步驟和拋光步驟(未示出)來設置或沉積第二ILD層315。
在一實施例中，第二ILD層315的形成可導致 形成一或多個間隙310及/或一或多個部分被填充的間隙319。在各種實施例中，間隙310及/或部分被填充的間隙319的尺寸(深度及/或寬度)可取決於第二蝕刻步驟及/或間隔層313的尺寸和其他處理因素。例如，第二蝕刻步驟可具有一持續時間，使得第二蝕刻步驟可留下填充有ILD材料(未示出)的間隙310的一部分及/或部分被填充的間隙319。這可能是或者可能不是故意的，取決於具體的處理程序和容差。在一個實施例中，間隙310及/或部分被填充的間隙319可包括空氣或任何其他合適的氣體、液體、或介電材料。在一實施例中，間隙310及/或部分被填充的間隙319可包括相對於鄰近的ILD層(例如，第一ILD層302及/或第二ILD層315)較低K的介電質。
在各種實施例中，互連309的間隙(例如，間隙310及/或部分被填充的間隙319)可以是自對準的，以具有從一或多個通孔308的預定偏移，例如，不需要額外的遮蔽步驟。在一實施例中，部分被填充的間隙319的尺寸可依據間隔層313尺寸(如結合圖3D所示及討論的)，如在形成間隙310的期間，在間隔層313下方的區域可被間隔層313部分地遮擋，防止去除第一ILD層302的部分312，其可包括，例如，與通孔308對準的互連線304之間的部分，以及與所述互連線相鄰的ILD 302的部分。
圖3G依據本揭示的一或多個示例性實施例，示出在形成互連的處理順序中，中間結構的示例性簡化橫截面圖。
在一個實施例中，互連317可包括第一ILD層302。互連317可進一步包括複數條互連線304。在一實施例中，複數條互連線304可包含金屬互連線，其可相似於圖1B之第一互連線104及/或第二互連線106的一部分。
在一個實施例中，互連317可進一步包括第一金屬部分306，其可包括在ILD 302之上且在蝕刻的間隔層313之下的互連線(例如，金屬互連線)304的一部分。互連317可進一步包括第二ILD層315。在一實施例中，可在互連317上回填第二ILD層315。互連317可進一步包括一或多個通孔308。
在一實施例中，第二ILD層315的形成可導致形成間隙310及/或部分被填充的間隙319。在一個實施例中，間隙310及/或部分被填充的間隙319可包括空氣或任何其他合適的氣體、液體、或介電材料。在一實施例中，間隙310及/或部分被填充的間隙319可包括相對於鄰近的ILD層(例如，第一ILD層302及/或第二ILD層315)較低K的介電質。
在各種實施例中，互連317的間隙(例如，間隙310及/或部分被填充的間隙319)可與一或多個通孔308自對準。在一實施例中，部分被填充的間隙319的尺寸可依據間隔件尺寸，如在形成間隙310的期間，在間隔層313下方的區域可部分地被間隔層313遮擋。
互連317可進一步包括第二金屬層324，其可與一或多個通孔308電耦合。第二金屬層324可被沉積在第 二ILD層315及/或被蝕刻的間隔層313的頂部上。在一個實施例中，第二金屬層324的形成之前可以是第二ILD層315的圖案化，其之後可以將金屬填充到被圖案化的第二ILD層315中。圖3G中還示出第三ILD 327。可透過任何合適的機制，包括但不限於，化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)及/或透過旋塗來沉積第三ILD 327。第三ILD 327可以是任何合適的厚度。例如，第三ILD 327可以是大約5奈米至大約1,000奈米厚，較佳範圍為大約30奈米至大約60奈米厚。在各種實施例中，第三ILD 327也可防止第二金屬層324的相鄰部分之間的短路。
在一個實施例中，可透過任何合適的方法，包括CVD、PVD、電鍍、及/或PECVD來沉積第二金屬層324。第二金屬層324的沉積可進一步包括沉積黏合層的額外步驟。黏合層可以是任何合適的材料，包括，例如，鈦、鉭、鎢、鉬、氮化鈦、氮化鉭、鈷、鈷-鎢-硼、上述材料的合金、其之組合等等。第二金屬層324的沉積可進一步包括沉積金屬(例如，銅層)的額外步驟，該金屬可作為黏合促進劑，加強層之間的濕潤、及/或作為金屬種子層。可透過任何合適的技術，包括但不限於電鍍，來沉積金屬種子層。在示例性實施例中，可將金屬種子層沉積在黏合層之上。可透過任何合適的機制，例如濺鍍處理，來沉積金屬種子層。在一些示例性實施例中，可透過PVD、CVD、蒸發、ALD、其之組合等等來沉積金屬種子。金屬種子層可以是銅、鈷、鋁、其之組合等等。
如本文所述，本揭示可具有許多優點，例如，包括但不限於：減少質量計數(mass count)、氣隙遮罩對通孔的自對準、以及增強遮罩層蝕刻的穩固性。在一個實施例中，至少部份地可實現質量計數的減少，因為可使用現有的通孔構形來形成間隙(例如，氣隙)，並且可能不需要額外的遮蔽步驟。在一個實施例中，間隙可以是圍繞通孔構形而形成的，並且可以固有地與通孔自對準，這可在互連的緊密間距特徵中留有間隙。此外，可以使用不容易被蝕刻的間隔層來形成遮罩，這可以使得該程序對於下一層處理是具有穩固性的。
圖4示出依據本揭示之示例性實施例的表示用於製造互連的方法及/或處理400的示例性流程圖。此方法400可被用來製造具有鈍化的(passivated)互連的任何半導體封裝，如前面圖式中所示。將可理解的是，可以以與本文所述之順序不同的順序來執行一些處理。將可進一步明白的是，一些處理可具有在不偏離本揭示之實施例的情況下實施的合適替代方案。
在方塊402中，可提供第一層，其具有互連線形成在該第一層中，其中互連線的一部分延伸到第一層的水平之上並且形成通孔。在一個實施例中，第一層包括層間介電質(ILD)。在一個實施例中，第一ILD層可包括永久的及/或非保形的層。可使用CVD、PECVD、及/或旋塗或任何合適的技術來沉積第一ILD層。第一ILD層可具有大約5奈米至大約1,000奈米的厚度，示例性範圍為大約 30奈米至大約60奈米厚。
在另一實施例中，該一或多條互連線包括一或多條金屬互連線。在各種實施例中，該一或多條互連線可包括金屬、半金屬、或金屬間化合物(intermetallic)材料。在各種實施例中，該一或多條互連線可包括金屬材料。非限制性範例包括金、銅、銀、鋁、鋅、錫、鉑、及任何類似物。金屬材料也可以是這些材料的任意合金。在各種實施例中，該一或多條互連線可包括半金屬材料。非限制性範例包括砷、銻、鉍、α-錫(灰錫)和石墨、以及碲化汞(HgTe)。半金屬材料也可以是這些材料的任意混合。在各種實施例中，該一或多條互連線可包括金屬間化合物材料。非限制性範例包括金和鋁的金屬間化合物、銅和錫的金屬間化合物、錫和鎳的金屬間化合物、錫和銀的金屬間化合物、錫和鋅的金屬間化合物、以及任何類似物。金屬間化合物材料也可以是這些材料的任意合金。
在方塊404中，可提供在該第一層和該些互連線上的保形的間隔層。在一個實施例中，間隔層可以是非導電的。在另一實施例中，間隔層可以是永久的(亦即，非犧牲的)。在一個實施例中，間隔層對於第一層，也就是第一ILD層，可以是有蝕刻選擇性的。在一實施例中，可透過CVD、PECVD、原子層沉積(ALD)、及/或任何其他合適的技術來沉積間隔層。在一個實施例中，間隔層可具有大於或等於一或多條互連線(例如，一或多條金屬互連線)之相鄰互連線之間的間隔的厚度的大約一半的厚 度。在一實施例中，間隔層可包括金屬氧化物，例如二氧化矽SiO2。在另一實施例中，間隔層可以是保形的，以促進圍繞底下層的緊密間距構形的沉積。
在方塊406中，可去除該間隔層的一部分以產生間隔部件。在一個實施例中，去除該間隔層的一部分還包括使用遮罩之第一蝕刻該間隔層的該部分。在一個實施例中，可使用乾蝕刻及/或濕蝕刻來執行該間隔層的蝕刻。在一個實施例中，該間隔層的蝕刻可以是對該間隔層的定向蝕刻。例如，可在關於Z軸的向下方向執行該間隔層的定向蝕刻。
在方塊408中，可以去除該第一層不被該間隔部件遮蔽的部分。在一個實施例中，去除該第一層不被該間隔部件遮蔽的部分還包括無遮罩(maskless)蝕刻該第一層的該部分，其中無遮罩蝕刻相對於該第一蝕刻是有蝕刻選擇性的。此外，可對第一層(例如，第一ILD層)執行無遮罩蝕刻步驟，留下該第一層的第一部分。在一個實施例中，第一層的蝕刻可進一步包括乾蝕刻。在另一實施例中，乾蝕刻具有不同的化學成份及/或機械組件。在一個實施例中，第一層的蝕刻相對於間隔層可以是選擇性的。也就是說，第一層的蝕刻不會進一步蝕刻間隔層。
在方塊410，可以提供在該些互連線的一部分上的非保形的第二層，以形成界定間隙之相鄰互連線之間的空間關係。在一個實施例中，至少一個間隙包括氣隙。在一實施例中，第二層可包括第二ILD層，其可以是回填 的。在另一實施例中，第二層(例如，第二ILD層)可以是非保形的。在一實施例中，可透過填充步驟和拋光步驟來設置或沉積第二層(例如，第二ILD層)。在一個實施例中，間隙可包括空氣或任何其他合適的氣體、液體、或介電材料。在一實施例中，間隙可包括相對於鄰近的第一及/或第二層(例如，第一ILD層及/或第二ILD層)較低K的介電質。各種實施例中，該互連的該部分的該間隙可以是與一或多個通孔自對準。
在各種實施例中，本揭示中所述之互連可以與互連線的後端(BEOL)處理結合使用。BEOL可參考IC製造的一部分，其中個別裝置(電晶體、電容器、電阻等等)與佈線互連。BEOL可包括接點、絕緣層(介電質)、金屬水平、以及晶片到封裝(chip-to-package)連接的接合部位(bonding sites)。在製造階段的BEOL部分中，可以形成接點(墊片)、互連佈線、通孔及介電結構。對於一些IC製程來說，在BEOL中可加入多於10層的金屬層。
在各種實施例中，所揭示的互連可以與電子元件結合使用。電子元件可以是任何合適的電子元件，包括但不限於，積體電路、表面黏著(surface mount)裝置、主動裝置、被動裝置、二極體、電晶體、連接器、電阻器、電感器、電容器、微機電系統(MEMSs)、其之組合等等。
在一個實施例中，互連可為電子元件(例 如，積體電路、被動裝置等等)之間、半導體封裝上的輸入/輸出(I/O)連接、信號扇出(fan out)自/至電子元件、兩個或多個電子元件之間的信號連接、功率輸送至(多個)電子元件、接地連接至(多個)電子元件、時脈信號輸送至(多個)電子元件、其之組合等等，提供信號的電氣途徑。
在一個實施例中，本文所提及的基板可指固體的(通常是平面的)物質，其上施加有另一物質的層，並且第二物質黏附於該另一物質的層。基板可以是諸如矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽和鍺的合金、或磷化銦(InP)之材料的薄片。這些作為諸如電晶體、二極體、以及特別是積體電路(ICs)的電子裝置沉積於其上的基礎。
在各種實施例中，該複數條互連線及/或第二金屬層可包含金屬、半金屬、金屬間化合物材料。在各種實施例中，該複數條互連線及/或第二金屬層可包含金屬材料。非限制性範例包括金、銅、銀、鋁、鋅、錫、鉑、及任何類似物。金屬材料也可以是這些材料的任意合金。
在各種實施例中，該複數條互連線及/或第二金屬層可包含半金屬材料。非限制性範例包括砷、銻、鉍、α-錫(灰錫)和石墨、以及碲化汞(HgTe)。半金屬材料也可以是這些材料的任意混合。
在各種實施例中，該複數條互連線及/或第二金屬層可包含金屬間化合物材料。非限制性範例包括金和 鋁的金屬間化合物、銅和錫的金屬間化合物、錫和鎳的金屬間化合物、錫和銀的金屬間化合物、錫和鋅的金屬間化合物、以及任何類似物。金屬間化合物材料也可以是這些材料的任意合金。
在各種實施例中，可透過任何合適的機制，包括但不限於，金屬箔層壓、物理氣相沉積、化學氣相沉積、濺鍍、金屬膏(metal paste)沉積、其之組合等等來沉積複數條互連線及/或第二金屬層。
在一實施例中，接著可用金屬填充通孔，例如透過無電(electroless)金屬電鍍、電解(electrolytic)金屬電鍍、物理氣相沉積、其之組合等等。可透過任何合適的機制，例如蝕刻、清潔、拋光、及/或化學機械拋光(CMP)、其之組合等等來去除多餘的金屬。
在一些示例性實施例中，本文所述之硬遮罩層可包括任何合適的材料，例如氮化矽、二氧化矽、氮氧化矽、碳氮化矽、碳化矽、氧碳氮化矽、旋塗式矽酸鹽玻璃膜、聚合物介電質膜、前述膜的非化學計量的(non-stoichiometric)變化、其之組合等等。可透過任何合適的機制，包括電漿輔助化學氣相沉積(PECVD)、化學氣相沉積(CVD)、旋塗處理、噴塗處理、物理氣相沉積(PVD)、其之組合等等來沉積硬遮罩層。在一些示例性實施例中，硬遮罩層可以是氮化矽膜，具有大約20奈米至大約1微米範圍內的厚度，例如，200nm的厚度。可透過 PECVD系統來沉積氮化矽硬遮罩層，諸如使用在例如下游電漿系統之微波電漿中的基於矽烷/氨(SiH4/NH3)的進料氣體。替代的，可在任何合適的電漿CVD系統，例如電容耦合式電漿、電感耦合式電漿、高密度電漿、磁性增強型電漿等等中形成氮化矽硬遮罩層。在一些示例性實施例中，可使用過錳酸鹽蝕刻溶液、磷酸溶液、或實際上用於去除硬遮罩層的任何合適的蝕刻來蝕刻硬遮罩層。
ILD層可具有任何合適的材料性質(例如，k值、洩漏性質等等)及厚度。例如，可使用相對低k預浸體(pre-preg)ILD層來允許高頻、低信號衰減的發訊。在示例性實施例中，ILD層可包括厚度在大約25微米(μm)至大約100μm範圍內的層壓ILD層，以及厚度在大約10μm至大約40μm範圍內的金屬層。
在一些示例性實施例中，可透過電漿蝕刻處理，例如電磁式加強反應離子蝕刻(MERIE)、高密度電漿(HDP)、或實際上任何合適的電漿蝕刻處理來去除間隔層及/或ILDs。在一些示例性實施例中，間隔層及/或ILDs可具有填充材料、樹脂、及/或其他元素，使間隔層及/或ILDs對電漿蝕刻更有抗蝕性。可使用任何合適類型的電漿系統，包括但不限於，電容耦合式、電感耦合式、微波電漿、上游電漿、其之組合等等。可使用任何合適的蝕刻氣體，舉例來說，氟化氣體，諸如四氟甲烷、六氟乙烷、八氟丙烷、八氟環丁烷、六氟-1,3-丁二烯、其之組合等等。此外，可使用用於促進聚合及/或蝕刻的其他氣 體，以及載流氣體(carrier gases)，諸如氧氣、氫氣、二氧化碳、氮氣、氬氣、氦氣、其之組合等等。
為了製造本文所述之各種堆積(例如，ILD)、間隔件、及/或金屬層，可執行各種製造步驟，包括用以沉積/層壓該些層、將該些沉積的/層壓的層暴露至幅射、顯影該些層、固化該些層以及圖案化該些層的步驟。在一個實施例中，處理堆積(例如，ILD)、間隔件、及/或金屬層可進一步包括使用遮罩來曝光該些層。遮罩可包括，例如，光罩，其可以指具有允許光以限定圖案照射的孔或透明度的不透明板。在一個實施例中，光罩可包括用以鉻金屬吸收膜限定的圖案覆蓋的透明的熔融矽(fused silica)空白板。在另一實施例中，光罩可被用在預定的波長，包括但不限於大約436nm、大約365nm、大約248nm、以及大約193nm。在一個實施例中，在遮罩圖案和層圖案之間可以存在一對一的對應關係，例如，使用一對一的遮罩對準器。在其他實施例中，可以使用具有減縮光學器件(reduction optics)的步進機和掃描器來將圖案投影和縮減四或五倍至層的表面上。為了實現完全的覆蓋，在光學柱下方將光可成像介電層重複地從一個位置「步進」到另一個位置，直到達到完全曝光。
在一個實施例中，處理堆積(例如，ILD)、間隔件、及/或金屬層可進一步包括使用紫外光源顯影該些層。在一個實施例中，可被用來成像該些層的光的類型可包括，但不限於，汞蒸氣燈的UV和DUV(深UV)，其 中g和I互連線分別具有大約436nm和大約365nm的波長。在各種實施例中，該些層的顯影可包括透過遮罩暴露於紫外光源幾秒鐘。該些層的被暴露的區域留下，並且將該些層的其餘部分顯影。
在一個實施例中，顯影光波長參數可以與層的厚度相關，較薄的層對應於較短的波長。這可以允許縮小的長寬比和縮小的最小特徵尺寸。
在一個實施例中，可以使用各種化學品來永久地給予堆積(例如，ILD)、間隔件、及/或金屬層所欲的性質變化。化學品可包括但不限於聚(甲基丙烯酸甲酯)(PMMA)、聚(甲基戊二醯亞胺)(PMGI)、酚醛樹脂(DNQ/Novolac)、及SU-8。在一個實施例中，化學品可以作為液體被施用，並且通常被旋塗以確保厚度的均勻性。
在一個實施例中，處理堆積(例如，ILD)、間隔件、及/或金屬層可進一步包括使用熱源來固化該些層。熱源可在大約45分鐘內產生大約120℃到大約140℃之預定溫度的熱。在一個實施例中，熱源可包含烤箱。烤箱可具有大約±0.5%的預定溫度的溫度均勻性。此外，烤箱可包括低微粒環境控制以防護汙染，例如，使用HEPA過濾烤箱內的空氣。在一個實施例中，HEPA過濾器使用可產生10級(Class 10)(ISO 4級)的空氣品質。此外，烤箱可被配置為具有低氧氣水平以防止任何層的氧化。
在各種實施例中，如本文所述，互連可以與 一或多個處理器結合使用。一或多個處理器可包括，但不限於，中央處理單元(CPU)、數位信號處理氣(DSP)、精簡指令集電腦(RISC)、複雜指令集電腦(CISC)、微處理器、微控制器、現場可程式閘陣列(FPGA)、或任何其之組合。處理器還可包括用於處理特定資料處理功能或任務的一或多個特殊應用積體電路(ASICs)或應用特定標準產品(ASSPs)。在某些實施例中，處理器可以基於Intel®架構系統，並且電子裝置中包含的一或多個處理器和任意晶片組可來自Intel®處理器和晶片組的系列，例如Intel® Atom®處理器系列或Intel-64處理器(例如，Sandy Bridge®、Ivy Bridge®、Haswell®、Broadwell®、Skylake®等等)。
額外地或替代地，如本文所述，互連可以與一或多個記憶體晶片結合使用。記憶體可包括一或多個揮發性及/或非揮發性記憶體裝置，包括但不限於，磁性儲存裝置、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、動態RAM(DRAM)、靜態RAM(SRAM)、同步動態RAM(SDRAM)、雙倍資料速率(DDR)SDRAM(DDR-SDRAM)、RAM-BUS DRAM(RDRAM)、快閃記憶體裝置、電子可抹除可程式化唯讀記憶體(EEPROM)、非揮發性RAM(NVRAM)、通用匯流排(USB)可移除記憶體、或其組合。
在示例性實施例中，其中使用及/或提供互連的電子裝置可以是計算裝置。這種計算裝置可容納互連設 置於其上的一或多個板。板可包括數個元件，包括但不限於，處理器及/或至少一個通訊晶片。可透過，例如，互連的電連接，將處理器物理地及電性地連接到板。計算裝置可進一步包括複數個通訊晶片。舉例來說，第一通訊晶片可專用於諸如Wi-Fi和藍牙的較短範圍無線通訊，而第二通訊晶片可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO以及其他的較長範圍的無線通訊。在各種示例性實施例中，計算裝置可以是膝上型電腦、輕省筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板、個人數位助理(PDA)、超級移動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機、其之組合等等。在進一步的示例性實施例中，計算裝置可以是處理資料的任何其他電子裝置。
依據本揭示之示例性實施例，有一種組件。該組件可包含：具有第一表面和第二表面的第一層；具有各自的近端、各自的遠端、各自的第一側表面、和各自的第二側表面的互連線，其中該些互連線的第一子集的各自的第一部分在該第一層的該第一表面上方延伸，該些各自的第一部分包括該些互連線的該第一子集的各自的遠端，以及其中該些互連線的第二子集的各自的第二部分在該第一層的該第二表面上方延伸，該些各自的第二部分包括該些互連線的該第一子集的各自的遠端；設置在該第一層的第二部分上的間隔層，該間隔層在該第一互連線的第一側 表面處鄰接該些互連線的該第二子集的第一互連線，該間隔層還在第一表面處鄰接該些互連線的該第二子集的第二互連線，其中該間隔層遮蔽該第一層的該第二部分；設置在該第一層的該第一表面上方延伸的互連線的該第一子集的該第一部分的該些遠端上的非保形的第二層，其中該非保形的第二層的第一部分、該第一層的第三部分、該些互連線的該第一子集的第一互連線的第一側表面和該些互連線的該第一子集的第二互連線的第一側表面界定一間隙。
實施方式可包括下面特徵的一或多個。該組件的該第一層可包括層間介電質。該些互連線可包括一或多條金屬互連線，其可進一步包括銅或鋁。該間隙可包括氣隙或介電質材料的任何一者。該非保形的第二層可包括ILD。第二金屬層可被設置在非保形的第二層和該間隔層上，並且該第二金屬層電性及機械連接至在該第一層的該第二表面上方延伸的該些互連線的該第二子集的該些各自的第二部分。該組件的該間隔層可包括金屬氧化物，並且該間隔層可具有該些互連線的該第一子集的該第一互連線與該些互連線的該第一子集的該第二互連線之間的間隔的大約一半的厚度。該非保形的第二層可具有大約30nm至大約60nm的厚度。該非保形的第二層的第二部分、該第一層的第四部分、該些互連線的該第一子集的第一互連線的第二側表面和該第一層的該第二部分的第一側表面界定一局部間隙(partial gap)。
依據本揭示之示例性實施例，有一種方法。 該方法可包含：提供具有第一表面和第二表面的第一層；提供具有各自的近端、各自的遠端、各自的第一側表面、和各自的第二側表面的互連線，其中該些互連線的第一子集的各自的第一部分在該第一層的該第一表面上方延伸，該些各自的第一部分包括各自的遠端，以及其中該些互連線的第二子集的各自的第二部分在該第一層的該第二表面上方延伸，該些各自的第二部分包括該些各自的遠端；提供設置在該第一層和該些互連線上的間隔層；去除該間隔層的一部分以產生間隔部件，該間隔部件在該第一互連線的第一側表面處鄰接該些互連線的該第二子集的第一互連線，該間隔部件進一步在第一表面處鄰接該些互連線的該第二子集的第二互連線，其中該間隔層遮蔽該第一層的第一部分；去除未被該間隔部件遮蔽的該第一層的第二部分；提供設置在該第一層的該第一表面上方延伸的互連線的該第一子集的該第一部分的該些遠端上的非保形的第二層，其中該非保形的第二層的第一部分、該第一層的第三部分、該些互連線的該第一子集的第一互連線的第一側表面和該些互連線的該第一子集的第二互連線的第一側表面界定一間隙。
實施方式可包括下面特徵的一或多個。提供該第一層的該方法可包括提供層間介電質。提供該些互連線可包括提供金屬互連線，該提供包括在該第一層中的預定位置中沉積各自數量的金屬。去除該間隔層的一部分的該方法可進一步包括蝕刻該間隔層的該部分，該蝕刻包括 使該間隔層受到乾蝕刻處理或濕蝕刻處理之其中一者。去除未被該間隔部件遮蔽的該第一層的第二部分可進一步包括無遮罩蝕刻該第一層的該第二部分，其中該無遮罩蝕刻相對於該第一蝕刻是有蝕刻選擇性的。用於提供間隔層的該方法可進一步包括透過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、或旋塗來沉積該間隔層。該方法可進一步包括提供設置在該第一層和該些互連線的該第一子集上的硬遮罩層，其在該第一互連線的第一側表面處鄰接該些互連線的該第二子集的第一互連線，並且在第一表面處鄰接該些互連線的該第二子集的第二互連線。該方法可進一步包括提供設置在該非保形的第二層和該間隔層上的第二金屬層，該第二金屬層電性及機械連接至在該第一層的該第二表面上方延伸的該些互連線的該第二子集的該些各自的第二部分。
依據本揭示之示例性實施例，可能有一電子裝置。該電子裝置可包含一組件，其可包括：具有第一表面和第二表面的第一層；具有各自的近端、各自的遠端、各自的第一側表面、和各自的第二側表面的互連線，其中該些互連線的第一子集的各自的第一部分在該第一層的該第一表面上方延伸，該些各自的第一部分包括該些互連線的該第一子集的各自的遠端，以及其中該些互連線的第二子集的各自的第二部分在該第一層的該第二表面上方延伸，該些各自的第二部分包括該些互連線的該第一子集的各自的遠端；設置在該第一層的第二部分上的間隔層，該 間隔層在該第一互連線的第一側表面處鄰接該些互連線的該第二子集的第一互連線，該間隔層還在第一表面處鄰接該些互連線的該第二子集的第二互連線，其中該間隔層遮蔽該第一層的該第二部分；設置在該第一層的該第一表面上方延伸的互連線的該第一子集的該第一部分的該些遠端上的非保形的第二層，其中該非保形的第二層的第一部分、該第一層的第三部分、該些互連線的該第一子集的第一互連線的第一側表面和該些互連線的該第一子集的第二互連線的第一側表面界定一間隙。
實現方式可包括一或多個以下特徵。可包含一組件的該電子裝置的該第一層可包括層間介電質。該些互連線可包括一或多條金屬互連線，其可進一步包括銅或鋁。該間隙可包括氣隙或介電質材料的任何一者。該非保形的第二層可包括ILD。第二金屬層可被設置在非保形的第二層和該間隔層上，並且該第二金屬層電性及機械連接至在該第一層的該第二表面上方延伸的該些互連線的該第二子集的該些各自的第二部分。該組件的該間隔層可包括金屬氧化物，並且該間隔層可具有該些互連線的該第一子集的該第一互連線與該些互連線的該第一子集的該第二互連線之間的間隔的大約一半的厚度。該非保形的第二層具有大約30nm至大約60nm的厚度。該非保形的第二層的第二部分、該第一層的第四部分、該些互連線的該第一子集的第一互連線的第二側表面和該第一層的該第二部分的第一側表面界定一局部間隙。
本文已描述了各種特徵、態樣、和實施例。如本領域之技術人士將可理解的，可允許將該些特徵、態樣、和實施例彼此組合以及變化和修改。因此，本揭示應被認為包含此種組合、變化、和修改。
本文所採用的術語和表達方式係用作說明而非限制，並且在使用這些術語和表達方式時，不意圖排除所示和所描述的特徵(或其部分)的任何等效物，並且認知道在申請專利範圍的範圍內可進行各種修改。也可能進行其他的修改、變化、和替代。因此，申請專利範圍旨在涵蓋所有這樣的等效物。
僅管本揭示包括各種實施例，其至少包括最佳模式，然而應當理解的是，根據前面的描述，許多的替代、修改、和變型對於本領域之技術人士而言將是顯而易見的。因此，本揭示旨在包括落在所附的申請專利範圍之範圍內的所有這些替代、修改、和變型。將以說明性和非限制性的意義來解釋本文揭示的或於附圖中示出的所有事項。
此書面描述使用範例來公開本揭示的某些實施例，包括最佳模式，並且還使本領域之任何技術人士可實踐本揭示的某些實施例，包括製造和使用任何設備、裝置或系統，以及執行任何併入的方法和過程。本發明之某些實施例的可專利範圍係在申請專利範圍中界定，並可包括本領域之技術人士想到的其他範例。若這些其他範例與申請專利範圍的文字語言沒有不同的結構要素，或者若這 些其他範例包括與申請專利範圍的文字語言無實質差異的等效結構，則這些其他範例將落在申請專利範圍的範圍內。
302‧‧‧第一ILD層
304‧‧‧互連線
306‧‧‧第一金屬部分
308‧‧‧通孔
310‧‧‧間隙
312‧‧‧第一ILD層的部分
313‧‧‧間隔層
315‧‧‧第二ILD層
317‧‧‧互連
319‧‧‧部分被填充的間隙
324‧‧‧第二金屬層
327‧‧‧第三ILD

Claims (18)

  1. 一種用於在互連中的無遮罩間隙集成的組件，包括：具有第一表面和第二表面的第一層；具有各自的近端、各自的遠端、各自的第一側表面、和各自的第二側表面的互連線，其中該些互連線的第一子集的各自的第一部分在該第一層的該第一表面上方延伸，該些各自的第一部分包括該些互連線的該第一子集的各自的遠端，以及其中該些互連線的第二子集的各自的第二部分在該第一層的該第二表面上方延伸，該些各自的第二部分包括該些互連線的該第一子集的各自的遠端；設置在該第一層的第二部分上的間隔層，該間隔層在該第一互連線的第一側表面處鄰接該些互連線的該第二子集的第一互連線，該間隔層還在第一表面處鄰接該些互連線的該第二子集的第二互連線，其中該間隔層遮蔽該第一層的該第二部分；設置在該第一層的該第一表面上方延伸的互連線的該第一子集的該第一部分的該些遠端上的非保形的第二層，其中該非保形的第二層的第一部分、該第一層的第三部分、該些互連線的該第一子集的第一互連線的第一側表面和該些互連線的該第一子集的第二互連線的第一側表面界定一間隙，及其中該間隔層具有該些互連線的該第一子集的該第一互連線與該些互連線的該第一子集的該第二互連線之間的 間隔的大約一半的厚度。
  2. 如請求項1的組件，其中該第一層包括層間介電質。
  3. 如請求項1的組件，其中該些互連線包括一或多條金屬互連線。
  4. 如請求項3的組件，其中該些互連線包括銅或鋁。
  5. 如請求項1的組件，其中該間隙包括氣隙(air gap)。
  6. 如請求項1的組件，其中該間隙包括介電質材料。
  7. 如請求項1的組件，其中該非保形的第二層包括ILD。
  8. 如請求項1的組件，還包括設置在該非保形的第二層和該間隔層上的第二金屬層，並且該第二金屬層電性及機械連接至在該第一層的該第二表面上方延伸的該些互連線的該第二子集的該些各自的第二部分。
  9. 如請求項1的組件，其中該間隔層包括金屬氧化物。
  10. 如請求項1的組件，其中該非保形的第二層具有大約 30nm至大約60nm的厚度。
  11. 如請求項1的組件，其中該非保形的第二層的第二部分、該第一層的第四部分、該些互連線的該第一子集的第一互連線的第二側表面和該第一層的該第二部分的第一側表面界定一局部間隙(partial gap)。
  12. 一種用於製造互連的方法，該方法包含：提供具有第一表面和第二表面的第一層；提供具有各自的近端、各自的遠端、各自的第一側表面、和各自的第二側表面的互連線，其中該些互連線的第一子集的各自的第一部分在該第一層的該第一表面上方延伸，該些各自的第一部分包括各自的遠端，以及其中該些互連線的第二子集的各自的第二部分在該第一層的該第二表面上方延伸，該些各自的第二部分包括該些各自的遠端；提供設置在該第一層和該些互連線上的間隔層；去除該間隔層的一部分以產生間隔部件，該間隔部件在該第一互連線的第一側表面處鄰接該些互連線的該第二子集的第一互連線，該間隔層進一步在第一表面處鄰接該些互連線的該第二子集的第二互連線，其中該間隔層遮蔽該第一層的第一部分；去除未被該間隔部件遮蔽的該第一層的第二部分；提供設置在該第一層的該第一表面上方延伸的互連線 的該第一子集的該第一部分的該些遠端上的非保形的第二層；提供設置在該非保形的第二層和該間隔層上的第二金屬層，該第二金屬層電性及機械連接至在該第一層的該第二表面上方延伸的該些互連線的該第二子集的該些各自的第二部分，其中該非保形的第二層的第一部分、該第一層的第三部分、該些互連線的該第一子集的第一互連線的第一側表面和該些互連線的該第一子集的第二互連線的第一側表面界定一間隙。
  13. 如請求項12的方法，其中提供該第一層包括提供層間介電質。
  14. 如請求項12的方法，其中提供該些互連線包括提供金屬互連線，該提供包括在該第一層中的預定位置中沉積各自數量的金屬。
  15. 如請求項12的方法，其中去除該間隔層的一部分進一步包括第一蝕刻該間隔層的該部分，該蝕刻包括使該間隔層受到乾蝕刻處理或濕蝕刻處理之其中一者。
  16. 如請求項15的方法，其中去除未被該間隔部件遮蔽的該第一層的第二部分可進一步包括無遮罩蝕刻該第一層的 該第二部分，其中該無遮罩蝕刻相對於該第一蝕刻是有蝕刻選擇性的。
  17. 如請求項12的方法，其中該提供間隔層進一步包括透過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、或旋塗來沉積該間隔層。
  18. 如請求項12的方法，還包括提供設置在該第一層和該些互連線的該第一子集上的硬遮罩層，其在該第一互連線的第一側表面處鄰接該些互連線的該第二子集的第一互連線，並且在第一表面處鄰接該些互連線的該第二子集的第二互連線。
TW106127812A 2016-09-30 2017-08-16 半導體互連中的通孔及間隙 TWI742138B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
WOPCT/US16/54815 2016-09-30
??PCT/US16/54815 2016-09-30
PCT/US2016/054815 WO2018063336A1 (en) 2016-09-30 2016-09-30 Vias and gaps in semiconductor interconnects

Publications (2)

Publication Number Publication Date
TW201814801A TW201814801A (zh) 2018-04-16
TWI742138B true TWI742138B (zh) 2021-10-11

Family

ID=61760858

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106127812A TWI742138B (zh) 2016-09-30 2017-08-16 半導體互連中的通孔及間隙

Country Status (3)

Country Link
US (1) US11367682B2 (zh)
TW (1) TWI742138B (zh)
WO (1) WO2018063336A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796949B2 (en) 2018-10-19 2020-10-06 International Business Machines Corporation Airgap vias in electrical interconnects
US11610810B2 (en) * 2018-12-21 2023-03-21 Intel Corporation Maskless air gap enabled by a single damascene process

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166881A1 (en) * 2007-12-27 2009-07-02 Sridhar Balakrishnan Air-gap ild with unlanded vias
US20150179499A1 (en) * 2013-12-20 2015-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Air-Gap Forming Techniques for Interconnect Structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524948B2 (en) * 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
TW200721379A (en) * 2005-07-08 2007-06-01 St Microelectronics Crolles 2 Controlling lateral distribution of air gaps in interconnects
US20090072409A1 (en) 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US9601367B2 (en) * 2013-03-25 2017-03-21 International Business Machines Corporation Interconnect level structures for confining stitch-induced via structures
US9159671B2 (en) 2013-11-19 2015-10-13 International Business Machines Corporation Copper wire and dielectric with air gaps
US9230911B2 (en) * 2013-12-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
KR102247918B1 (ko) * 2014-04-07 2021-05-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9431294B2 (en) 2014-10-28 2016-08-30 GlobalFoundries, Inc. Methods of producing integrated circuits with an air gap
US9349687B1 (en) * 2015-12-19 2016-05-24 International Business Machines Corporation Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166881A1 (en) * 2007-12-27 2009-07-02 Sridhar Balakrishnan Air-gap ild with unlanded vias
US20150179499A1 (en) * 2013-12-20 2015-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Air-Gap Forming Techniques for Interconnect Structures

Also Published As

Publication number Publication date
WO2018063336A1 (en) 2018-04-05
TW201814801A (zh) 2018-04-16
US11367682B2 (en) 2022-06-21
US20190214342A1 (en) 2019-07-11

Similar Documents

Publication Publication Date Title
TWI770051B (zh) 在半導體中的積體電路（ｉｃ）結構、使用於半導體的方法及製造互連件的方法
US11502402B2 (en) Integrated patch antenna having insulating substrate with antenna cavity and high-K dielectric
US11984355B2 (en) Method for manufacturing an interconnection structure having a bottom via spacer
US9349595B2 (en) Methods of manufacturing semiconductor devices
TWI718268B (zh) 半導體結構的製造方法
CN105529321A (zh) 集成电路中的蚀刻停止层
JP2006352124A (ja) 半導体デバイスおよびその構造体の製造方法
US20220051896A1 (en) Selective metal removal for conductive interconnects in integrated circuitry
TW201533870A (zh) 形成積體電路結構的方法及其結構
TW201721803A (zh) 防止通路擊穿的無遮罩氣隙
US9076796B2 (en) Interconnection structure for package and fabrication method thereof
TWI742138B (zh) 半導體互連中的通孔及間隙
EP3132469B1 (en) Pattern between pattern for low profile substrate
CN106328603A (zh) 封装件结构及其形成方法
US20050250280A1 (en) Capacitance process by using passivation film scheme
US20220368012A1 (en) Integrated patch antenna having an insulating substrate with an antenna cavity and a high-k dielectric
US10998192B2 (en) Sequential infiltration synthesis extreme ultraviolet single expose patterning
CN104112701B (zh) 半导体结构及其制造方法
US20070049005A1 (en) Method for forming dual damascene pattern in semiconductor manufacturing process
US9159661B2 (en) Integrated circuits with close electrical contacts and methods for fabricating the same
KR20030038521A (ko) 반도체 장치의 제조 방법
CN117133524A (zh) 片上电感器结构及其制作方法
JP2014143267A (ja) 配線構造及びその形成方法
KR100588899B1 (ko) 반도체 소자의 엠아이엠 캡 형성 방법
KR19980027600A (ko) 반도체장치의 제조방법