TWI734420B - 具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法 - Google Patents
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Abstract
本發明係關於一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法，所述架構包括兩掃描鍊組與一個二維邏輯單元矩陣，其中二維邏輯單元矩陣具複數邏輯單元塊，各邏輯單元塊之輸入端與輸出端分別電性連接至測試晶片之組合輸入端、組合輸出端或掃描暫存器之掃描輸出端與資料輸入端；每一掃描鍊組具複數掃描鍊電性連接至邏輯單元塊之輸入端與輸出端以區隔各邏輯單元塊，且掃描鍊組傳送各邏輯單元塊所需的輸入向量至邏輯單元塊，並傳送各邏輯單元塊相應之輸出響應至掃描輸出端；藉此提升診斷解析度與降低測試時間，並有效診斷橋接錯誤。
Description
本發明係有關於一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法，藉此達到高診斷解析度(diagnostic resolution)與低測試時間之目的，並能有效診斷橋接錯誤(bridging fault)。
由於半導體製程技術的提升，積體電路上所能容納的電晶體數目也不斷增加；然而，未成熟之先進製程的良率通常都相當低，為了快速找出製程缺陷的根本原因以改善製程技術並提升良率，具高可測性與高診斷能力之測試晶片與高效率之診斷流程是非常必要的。
測試晶片主要分為記憶體測試晶片與邏輯電路測試晶片；記憶體測試晶片之架構較為簡單，其測試流程較為簡易，並能達到相當高的可測性(testability)與可診斷性(diagnosability)；然而，因其架構較為簡單，難以呈現實際商用晶片較為複雜之物理特性。邏輯電路測試晶片之架構則較接近實際商用晶片，因此能呈現較為複雜之物理特性，並找出更多實際的製程缺陷，但由於架構較為複雜，其測試相較記憶體測試晶片更為困難。
為了使良率提升的過程更有效率，現今之測試晶片多屬於具有較高可測性與診斷能力，且與記憶體測試晶片同樣容易測試之邏輯電路測試晶片。此種邏輯電路測試晶片之架構仍然貼近商用晶片，呈現出實際商用晶片之物理特性；另外，在設計時即考量了測試晶片之可控性與可觀測性，使測試晶片之測試流程較為簡易，也能達到高度的可測性與診斷能力。
又，在改善未成熟的先進製程時，由於製程良率較低，常面臨測試晶片有複數製程缺陷，導致複數錯誤(multiple faults)的情況。對此，目前也開發出許多針對複數錯誤的診斷流程。然而，其診斷能力容易受到測試晶片之架構限制，或無法完善利用測試晶片之易測架構，而無法對於複數錯誤情況達到較高的診斷能力，亦無法在複數錯誤存在的情況下對於橋接錯誤有較高的診斷能力。
今，發明人即是鑑於上述現有之測試晶片架構及其診斷方法於實際實施使用時仍具有多處缺失，於是藉由其豐富專業知識及多年之實務經驗所輔佐，而加以改善，並據此研創出本發明。
本發明主要目的為提供一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法，其提升掃描暫存器與各邏輯單元塊(logic blocks)的可控性(controllability)與可觀測性(observability)，並藉由輸入所設計之測試向量，達到高度診斷解析度(diagnostic resolution)與低測試時間。
為了達到上述實施目的，本發明提供一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構，其包括有：兩組掃描鍊組，每一掃描鍊組具有複數個掃描鍊，每一掃描鍊具有複數個掃描暫存器(scan registers)、一掃描輸入端與相對掃描輸入端之一掃描輸出端，掃描輸入端接收一原始測試向量之輸入，掃描輸出端輸出掃描鍊之輸出響應；以及一個二維邏輯單元矩陣，具有複數個邏輯單元塊，每一邏輯單元塊皆有二組輸入端組與輸出端組，每一輸入端組包含複數輸入端，每一輸出端組包含複數輸出端，其輸入端係電性連接至一測試晶片之組合輸入端或電性連接至掃描暫存器之掃描輸出端，每一邏輯單元塊之輸出端係電性連接至測試晶片組合輸出端或電性連接至掃描暫存器之資料輸入端，其中邏輯單元塊其輸入端係分為橫向輸入端與縱向輸入端，其輸出端係分為橫向輸出端與縱向輸出端。
另，本發明又提供一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構的診斷方法，係包括有步驟一：將複數個邏輯單元塊分組、使相鄰之邏輯單元塊存在於不同組別之中，且使一測試向量組(test set)中包括有不同組別之邏輯單元塊間的所有測試向量(test patterns)之組合，以測試橋接錯誤，其中測試向量組包含複數個測試向量；步驟二：將測試向量組中之一測試向量輸入至二組掃描鍊組之複數個掃描鍊中；步驟三：待測試向量輸入至複數掃描鍊中完畢後，紀錄一測試晶片組合輸出端之輸出響應；步驟四：將複數個邏輯單元塊在此測試向量下之輸出響應輸入至二組掃描鍊組之複數個掃描鍊中；步驟五：藉由複數個掃描鍊將所有接受之複數個邏輯單元塊之輸出響應傳遞至測試晶片掃描輸出並記錄；步驟六：反覆進行步驟二~五，直到不同組別之複數個邏輯單元塊間的所有測試向量之組合皆已輸入並測試完畢；以及步驟七：將紀錄之測試晶片輸出響應與預期之正確輸出響應比對，以診斷具錯誤之邏輯單元塊或掃描暫存器。
於本發明之一實施例中，複數個邏輯單元塊之輸入端數目與輸出端數目相同，且每一邏輯單元塊之輸入向量與輸出響應為對射(Bijective)關係，其每一輸入向量皆有一個相對應的唯一輸出響應，且每一輸出響應皆有一個相對應的唯一輸入向量；藉此當邏輯單元塊接收到所有可能之輸入向量，便會產生所有可能之輸出響應，使二維邏輯單元矩陣具有常數可測(C-Testable)特性，以達到高診斷能力與低測試時間。
於本發明之一實施例中，其中一組掃描鍊組之掃描暫存器係電性連接至邏輯單元塊之橫向輸入端與橫向輸出端，且另一組掃描鍊組之掃描暫存器係電性連接至邏輯單元塊之縱向輸入端與縱向輸出端。
於本發明之一實施例中，另可進一步於步驟一之前或步驟六之後輸入一掃描測試向量(flush pattern)至掃描鍊組後直接輸出，並紀錄其輸出響應，以診斷掃描鍊組；且其中輸入掃描測試向量之相鄰資料位元包含邏輯單元塊其單一輸入端之所有可能之測試向量，且電性連接至邏輯單元塊輸入端之二條掃描鍊之測試向量包含邏輯單元塊之所有可能之測試向量，以測試橋接錯誤。
藉此，本發明在複數錯誤存在時也能達到高可測性與診斷能力，亦可有效地診斷橋接錯誤。
本發明之目的及其結構功能上的優點，將依據以下圖面所示之結構，配合具體實施例予以說明，俾使審查委員能對本發明有更深入且具體之瞭解。
請參閱第一圖至第五圖，本發明提供一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構，其包括有：兩組掃描鍊組(1)以及一個二維邏輯單元矩陣(3)。每一掃描鍊組(1)具有複數個掃描鍊(11)，每一掃描鍊(11)其一端為測試晶片(2)一掃描輸入(21)，每一掃描鍊(11)其另一端為測試晶片(2)一掃描輸出(22)，每一掃描鍊(11)具有複數個掃描暫存器(Scan Registers，SR)(111)、一掃描輸入端(Scan Input，SI)(1111)與相對掃描輸入端(1111)之一掃描輸出端(Output，代號Q)(1112)(如第三圖)，掃描輸入端(1111)接收一原始測試向量之輸入，掃描輸出端(1112)輸出掃描鍊(11)之輸出響應。二維邏輯單元矩陣(3)具有複數個邏輯單元塊(31)，這些邏輯單元塊(31)又稱為常數可測單元塊(C-testable blocks，CTB) (如第二圖)，每一邏輯單元塊(31)皆有二組輸入端組(311)與輸出端組(312)，每一輸入端組(311)包含複數輸入端(3111)，每一輸出端組(312)包含複數輸出端(3121)，其輸入端(3111)係電性連接至一測試晶片(2)之組合輸入端(23)或電性連接至掃描暫存器(111)之掃描輸出端(1112)，每一邏輯單元塊(31)之輸出端(3121)係電性連接至測試晶片(2)組合輸出端(24)或電性連接至掃描暫存器(111)之資料輸入端(Data Input，D)(1113)(如第三圖)，其中邏輯單元塊(31)其輸入端(3111)係分為橫向輸入端(31111)與縱向輸入端(31112)，其輸出端(3121)係分為橫向輸出端(31211)與縱向輸出端(31212)；較佳而言，複數個邏輯單元塊(31)之輸入端(3111)數目與輸出端(3121)數目相同，且每一邏輯單元塊(31)之輸入向量與輸出響應為對射(Bijective)關係，其每一輸入向量皆有一個相對應的唯一輸出響應，且每一輸出響應皆有一個相對應的唯一輸入向量；藉此當邏輯單元塊接收到所有可能之輸入向量，便會產生所有可能之輸出響應，使二維邏輯單元矩陣(3)具有常數可測(C-Testable)特性，以達到高診斷能力與低測試時間；又，其中一組掃描鍊組(1)之掃描暫存器(111)可電性連接至邏輯單元塊(31)之橫向輸入端(31111)與橫向輸出端(31211)，且另一組掃描鍊組(1)之掃描暫存器(111)可電性連接至邏輯單元塊(31)之縱向輸入端(31112)與縱向輸出端(31212)。
再者，本發明亦提供一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構的診斷方法，係包括有步驟一：將複數個邏輯單元塊(31)分組、使相鄰之邏輯單元塊(31)存在於不同組別之中，且使一測試向量組(test set)中包括有不同組別之邏輯單元塊(31)間的所有測試向量(test pattern)之組合，以測試橋接錯誤(bridging faults)，其中測試向量組包含複數個測試向量；步驟二：將測試向量組中之一測試向量輸入至二組掃描鍊組(1)之複數個掃描鍊(11)中；步驟三：待測試向量輸入至複數掃描鍊中完畢後，紀錄一測試晶片(2)組合輸出端(24)之輸出響應；步驟四：將複數個邏輯單元塊(31)在此測試向量下之輸出響應輸入至二組掃描鍊組(1)之複數個掃描鍊(11)中；步驟五：藉由複數個掃描鍊(11)將所有接受之複數個邏輯單元塊(31)之輸出響應傳遞至測試晶片(2)掃描輸出(22)並記錄；步驟六：反覆進行步驟二~五，直到不同組別之複數個邏輯單元塊(31)間的所有測試向量組合皆已輸入並測試完畢；以及步驟七：將紀錄之測試晶片(2)輸出響應與預期之正確輸出響應比對，以診斷具錯誤之邏輯單元塊(31)或掃描暫存器(111)。較佳而言，複數個邏輯單元塊(31)之輸入端(3111)數目與輸出端(3121)數目相同，且每一邏輯單元塊(31)之輸入向量與輸出響應為對射(Bijective)關係，其每一輸入向量皆有一個相對應的唯一輸出響應，且每一輸出響應皆有一個相對應的唯一輸入向量；藉此當邏輯單元塊接收到所有可能之輸入向量，便會產生所有可能之輸出響應，使二維邏輯單元矩陣(3)具有常數可測(C-Testable)特性；又，其中一組掃描鍊組(1)之掃描暫存器(111)可電性連接至邏輯單元塊(31)之橫向輸入端(31111)與橫向輸出端(31211)，且另一組掃描鍊組(1)之掃描暫存器(111)可電性連接至邏輯單元塊(31)之縱向輸入端(31112)與縱向輸出端(31212)。
又，於步驟一之前或步驟六之後，另可輸入一掃描測試向量(flush pattern)至掃描鍊組(1)後直接輸出，並紀錄其輸出響應，以診斷掃描鍊組(1)；且其中輸入掃描測試向量之相鄰資料位元包含邏輯單元塊(31)其單一輸入端(3111)之所有可能之測試向量，且電性連接至邏輯單元塊(31)輸入端(3111)之二條掃描鍊(11)之測試向量包含邏輯單元塊(31)之所有可能之測試向量，以測試橋接錯誤。
此外，藉由下述具體實施例，可進一步證明本發明可實際應用之範圍，但不意欲以任何形式限制本發明之範圍。
請繼續參閱第一圖~第四圖，本發明實際實施時，可先將測試向量傳入並傳出掃描鍊組(1)，並診斷其之複數個掃描鍊(11)，比較傳出之輸出響應與輸入之測試向量，判斷各個掃描鍊(11)是否含有錯誤。如第四圖所示，掃描暫存器(111)係以掃描輸入端(1111)電性連接至測試晶片(2)掃描輸入(21)(如第一圖)或另一掃描暫存器(111)之掃描輸出端(1112)，資料輸入端(1113)電性連接至二維邏輯單元矩陣(3)之邏輯單元塊(31)之一輸出端組(312)之一輸出端(3121)，掃描輸出端(1112)電性連接至測試晶片(2)掃描輸出(22)(如第一圖)或另一掃描暫存器(111)之掃描輸入端(1111)及邏輯單元塊(31)之一輸入端組(311)之一輸入端(3111)。
再請詳閱第六圖，接續地，將邏輯單元塊(31)分為五組，使各個邏輯單元塊(31)與其相鄰之邏輯單元塊(31)皆在不同分組。根據這五組邏輯單元塊(31)所需之測試向量之所有組合可能性，能得到測試此測試晶片(2)所需之測試向量組。藉由輸入此測試向量組中之各測試向量，能測試不同組別之邏輯單元塊(31)間的各個測試向量之組合之情況，以測試各邏輯單元塊(31)和掃描暫存器(111)與其相鄰之邏輯單元塊(31)和掃描暫存器(111)間的橋接錯誤。
又如第一圖所示，將一測試向量傳入掃描鍊組(1)的複數掃描鍊(11)內；待傳入完畢後，這些測試向量傳入後將會是邏輯單元塊(31)之測試向量，並記錄測試晶片(2)組合輸出端(24)之輸出響應。待記錄完畢後，將各邏輯單元塊(31)之輸出響應傳入複數掃描鍊(11)中，再傳至測試晶片(2)之掃描輸出(22)並記錄，如此即可獲得測試晶片(2)在測試向量下之輸出響應；反覆進行上述步驟，直到測試向量組中之所有測試向量皆被測試過，即可獲得測試晶片(2)在此測試向量組下之所有輸出響應，最後將紀錄之輸出響應與預期之輸出響應比對，並藉由比對結果診斷出可能具錯誤之邏輯單元塊(31)或掃描暫存器(111)。
由上述之實施說明可知，本發明與現有技術相較之下，本發明具有以下優點：
1.本發明利用邏輯單元矩陣之常數可測特性與掃描鍊架構提供高可控性與可觀測性，相較於現有測試晶片，本發明在複數錯誤存在時，能以簡易的測試流程在維持低測試時間的同時達到較高的可測性與診斷能力。
2.本發明將邏輯單元塊分組並輸入相鄰邏輯單元塊間測試向量之所需組合測試橋接錯誤，能在單一錯誤或複數錯誤存在時，對於橋接錯誤達到較高的診斷能力。
綜上所述，本發明之具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法，的確能藉由上述所揭露之實施例，達到所預期之使用功效，且本發明亦未曾公開於申請前，誠已完全符合專利法之規定與要求。爰依法提出發明專利之申請，懇請惠予審查，並賜准專利，則實感德便。
惟，上述所揭之圖示及說明，僅為本發明之較佳實施例，非為限定本發明之保護範圍；大凡熟悉該項技藝之人士，其所依本發明之特徵範疇，所作之其它等效變化或修飾，皆應視為不脫離本發明之設計範疇。
1:掃描鍊組
11:掃描鍊
111:掃描暫存器
1111:掃描輸入端
1112:掃描輸出端
1113:資料輸入端
2:測試晶片
21:掃描輸入
22:掃描輸出
23:組合輸入端
24:組合輸出端
3:二維邏輯單元矩陣
31:邏輯單元塊
311:輸入端組
3111:輸入端
31111:橫向輸入端
31112:縱向輸入端
312:輸出端組
3121:輸出端
31211:橫向輸出端
31212:縱向輸出端
第一圖：本發明其較佳實施例之架構示意圖。
第二圖：本發明其較佳實施例之邏輯單元塊示意圖。
第三圖：本發明其較佳實施例之掃描暫存器示意圖。
第四圖：本發明其較佳實施例之掃描鍊與邏輯單元塊連接示意圖。
第五圖：本發明其較佳實施例之診斷流程步驟圖。
第六圖：本發明其較佳實施例之邏輯單元塊分組示意圖。
1:掃描鍊組
11:掃描鍊
111:掃描暫存器
2:測試晶片
21:掃描輸入
22:掃描輸出
23:組合輸入端
24:組合輸出端
3:二維邏輯單元矩陣
31:邏輯單元塊
311:輸入端組
312:輸出端組
Claims (6)
- 一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構，其包括有：兩組掃描鍊組，每一該掃描鍊組具有複數個掃描鍊，每一該掃描鍊具有複數個掃描暫存器、一掃描輸入端與相對該掃描輸入端之一掃描輸出端，該掃描輸入端接收一原始測試向量之輸入，該掃描輸出端輸出該掃描鍊之輸出響應；以及一個二維邏輯單元矩陣，具有複數個邏輯單元塊，每一該邏輯單元塊皆有二組輸入端組與輸出端組，每一該輸入端組包含複數輸入端，每一該輸出端組包含複數輸出端，其輸入端係電性連接至一測試晶片之組合輸入端或電性連接至該掃描暫存器之掃描輸出端，每一該邏輯單元塊之輸出端係電性連接至該測試晶片之組合輸出端或電性連接至該掃描暫存器之資料輸入端，其中該邏輯單元塊其輸入端係分為橫向輸入端與縱向輸入端，其輸出端係分為橫向輸出端與縱向輸出端。
- 如請求項1所述具掃描鍊架構與邏輯單元矩陣之測試晶片架構，其中該複數個邏輯單元塊之輸入端數目與輸出端數目相同，且每一該邏輯單元塊之輸入向量與輸出響應為對射 (Bijective)關係，其每一輸入向量皆有一個相對應的唯一輸出響應，且每一輸出響應皆有一個相對應的唯一輸入向量。
- 如請求項1所述具掃描鍊架構與邏輯單元矩陣之測試晶片架構，其中一組掃描鍊組之該掃描暫存器係電性連接至該邏輯單元塊之該橫向輸入端與該橫向輸出端，且另一組掃描鍊組之該掃描暫存器係電性連接至該邏輯單元塊之該縱向輸入端與該縱向輸出端。
- 一種具掃描鍊架構與邏輯單元矩陣之測試晶片架構的診斷方法，係包括有：步驟一：將複數個邏輯單元塊分組、使相鄰之該邏輯單元塊存在於不同組別之中，且使一測試向量組中包括有不同組別之該邏輯單元塊間的所有測試向量之組合，以測試橋接錯誤，其中該測試向量組包含複數個測試向量，其中該複數個邏輯單元塊之輸入端數目與輸出端數目相同，且每一該邏輯單元塊之輸入向量與輸出響應為對射(Bijective)關係，其每一輸入向量皆有一個相對應的唯一輸出響應，且每一輸出響應皆有一個相對應的唯一輸入向量；步驟二：將該測試向量組中之一測試向量輸入至二組掃描鍊組之複數個掃描鍊中； 步驟三：待測試向量輸入至複數掃描鍊中完畢後，紀錄一測試晶片組合輸出端之輸出響應；步驟四：將該複數個邏輯單元塊在此測試向量下之輸出響應輸入至該二組掃描鍊組之複數個掃描鍊中；步驟五：藉由該複數個掃描鍊將所有接受之該複數個邏輯單元塊之輸出響應傳遞至測試晶片掃描輸出並記錄；步驟六：反覆進行步驟二~五，直到不同組別之該複數個邏輯單元塊間的所有測試向量組合皆已輸入並測試完畢；以及步驟七：將紀錄之該測試晶片輸出響應與預期之正確輸出響應比對，以診斷具錯誤之邏輯單元塊或掃描暫存器。
- 如請求項4所述具掃描鍊架構與邏輯單元矩陣之測試晶片架構的診斷方法，其中一組掃描鍊組之該掃描暫存器係電性連接至該邏輯單元塊之該橫向輸入端與該橫向輸出端，且另一組掃描鍊組之該掃描暫存器係電性連接至該邏輯單元塊之該縱向輸入端與該縱向輸出端。
- 如請求項4所述具掃描鍊架構與邏輯單元矩陣之測試晶片架構的診斷方法，進一步於該步驟一之前或該步驟六之後輸入一掃描測試向量至該掃描鍊組後直接輸出，並紀錄其輸出響應，以診斷掃描鍊組；且其中輸入該掃描測試向量之相鄰資料位元包含該邏輯單元塊其單一輸入端之所有可能之測試向量， 且電性連接至該邏輯單元塊輸入端之二條掃描鍊之測試向量包含該邏輯單元塊之所有可能之測試向量，以測試橋接錯誤。
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| Application Number | Priority Date | Filing Date | Title |
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| TW109109020A TWI734420B (zh) | 2020-03-18 | 2020-03-18 | 具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法 |
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| TW109109020A TWI734420B (zh) | 2020-03-18 | 2020-03-18 | 具掃描鍊架構與邏輯單元矩陣之測試晶片架構及其診斷方法 |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TW201028711A (en) * | 2009-01-17 | 2010-08-01 | Univ Nat Taiwan | Asynchronous scan chain circuit |
| US9142553B2 (en) * | 2013-03-12 | 2015-09-22 | Monolithic 3D Inc. | Semiconductor device and structure |
| TW201729542A (zh) * | 2015-10-15 | 2017-08-16 | 曼塔公司 | 測試及配置ｆｐｇａ的系統與方法 |
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2020
- 2020-03-18 TW TW109109020A patent/TWI734420B/zh active
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| TW202136805A (zh) | 2021-10-01 |
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