TWI727518B - 晶片上突波保護電路 - Google Patents

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Abstract

本發明提出一種晶片上突波保護電路，包括低壓軌、差分負發送端、差分正發送端、及突波保護元件。突波保護元件包括第一端、第二端、及控制端。第一端是連接至差分負發送端。第二端是連接至差分正發送端。控制端是連接至低壓軌。

Description

晶片上突波保護電路
本發明是關於突波保護電路，特別是整合在晶片上的突波保護電路。
突波(surge)，又稱為湧浪，是指出現在電路中的瞬間過載的電流或電壓，它可能造成電路的損壞。
圖1顯示幾種突波事件的肇因。
突波事件可能來自：(1A)直接雷擊(direct lightning stroke)，落在位於室外的外部電路(例如，配電箱11)者；(1B)非直接雷擊(indirect lightning stroke)，衝擊到雲端網路或產生干擾電磁場12者；或(1C)放電耦合能量(discharge coupling energy)，鄰近於直接接地(direct ground)13者。
圖2顯示電子裝置2的等效電路圖，其使用「電路板上」(on-board)的突波保護單元26。
典型地，電子裝置2包括一次側(primary side)變壓器21、二次側(secondary side)變壓器22、及晶片23。晶片23例如是前端積體電路(front-end integrated circuit，FEIC)晶片。晶片23的發送端(TX)包括負端(-)及正端(+)。 在圖2中，突波24經由一次側變壓器21與二次側變壓器22的耦合效應，會在二次側變壓器22處感應出過載電流25，流經晶片23的發送端。
對此，習知的解決方案是使用「電路板上」的突波保護單元26來泄放過載電流至大地(ground)。突波保護單元26可包括外部電阻261及/或突波保護器262，例如，瞬態電壓抑制器(transient voltage suppressor，TVS)、齊納二極體(Zener diode)、閘流體(thyristor)、突波抑制器(surge suppressor)等。無論如何，這種突波保護單元26只是位於「電路板上」，但位於晶片23的外部，需要引進額外元件，投入額外設計，並占用電路板的額外面積。
因此，亟須提出一種全新的突波保護電路，以改進上述問題。
有鑑於此，本發明旨在提出一種晶片上(on-chip)突波保護電路，以達成下列第一目的的任何一者或其結合：(1-1)泄放突波所引起的過載電流；(1-2)免除晶片外部的突波保護單元，例如，免除圖2的外部電阻(亦即，外部電阻261等於0歐姆(Ω))及/或圖2的免除外部突波保護器；(1-3)將突波保護電路整合於晶片內部；及/或(1-4)達成晶片對付突波的自動自我保護機制(auto self-protection)。
較佳地，本發明的晶片上突波保護電路亦旨在達成下列第二目的的任何一者或其結合：(2-1)免除突波偵測器；(2-2)免除用於控制突波保護器的額外觸發電路；(2-3)減少突波保護電路所占用的面積；及/或(2-4)降低突波保護電路的複雜度。它們屬於片級(chip-level)的課題。
更佳地，本發明的晶片上突波保護電路亦旨在達成的下列第三目的：滿足突波通過規格(surge pass specification)，晶片的運作必須足以承受1kV的(差分)突波通過其發送端的接腳(pin)。
根據本發明的一種觀點，提出一種晶片上突波保護電路，包括低壓軌、差分負發送端、差分正發送端、及突波保護元件。突波保護元件包括第一端、第二端、及控制端。第一端是連接至差分負發送端。第二端是連接至差分正發送端。控制端是連接至低壓軌。
可選地，或較佳地，突波保護元件是整合於晶片內部。
可選地，或較佳地，突波在差分負發送端引起差分負突波電壓，而在差分正發送端引起差分正突波電壓。突波保護元件是組態成：根據差分負突波電壓、差分正突波電壓、及低壓軌的電壓來開啟。
可選地，或較佳地，突波保護元件是組態成：若沒有突波或突波消失，則關閉。
可選地，或較佳地，低壓軌的電壓是作為突波保護元件的突波控制訊號。
可選地，或較佳地，突波保護元件在差分負發送端與差分正發送端之間形成分流路徑來泄放突波電流。
可選地，或較佳地，分流路徑是雙向路徑，根據差分負突波電壓與差分正突波電壓來決定自差分負發送端流向差分正發送端，或自差分正發送端流向差分負發送端。
可選地，或較佳地，突波保護元件是雙極性接面型電晶體(BJT)、矽控整流器(SCR)、場氧化層電晶體(FOD)、金屬氧化物半導體(MOS)場效電晶體。
可選地，或較佳地，突波保護元件是寄生元件。
可選地，或較佳地，突波保護元件是由氧化物擴散二極體結構或井二極體結構所形成。
可選地，或較佳地，晶片上突波保護電路更包括第一上拉元件、第二上拉元件、第一下拉元件、及第二下拉元件。第一上拉元件是設置在高壓軌與差分正發送端之間。第二上拉元件是設置在高壓軌與差分負發送端之間。第一下拉元件是設置在差分正發送端與低壓軌之間。第二下拉元件是設置在差分負發送端與低壓軌之間。
可選地，或較佳地，第一上拉元件、第二上拉元件、第一下拉元件、及/或第二下拉元件是二極體、矽控整流器、雙極性接面型電晶體、或金屬氧化物半導體場效電晶體。
可選地，或較佳地，第一上拉元件、第二上拉元件、第一下拉元件、及/或第二下拉元件是由在位在深N型井中形成P型井與N型井來製成。
可選地，或較佳地，突波保護元件是因第一上拉元件、第二上拉元件、第一下拉元件、及第二下拉元件所生的寄生元件。
可選地，或較佳地，晶片上突波保護電路是組態成：在開路電壓波為1.2μs/50μs，而短路電流波為8μs/20μs的規格下，足以承受0至4kV的突波電壓。
可選地，或較佳地，晶片上突波保護電路是組態成：在開路電壓波為10μs/700μs，而短路電流波為5μs/320μs的規格下，足以承受0至4kV的突波電壓。
根據本發明的另一種觀點，提出一種電子裝置，包括一次側變壓器、二次側變壓器、及晶片。二次側變壓器是耦合至一次側變壓器。晶片是連接至二次側變壓器，並包括上述突波保護電路。
可選地，或較佳地，電子裝置不存在外部電阻，亦不存在外部突波保護器。
可選地，或較佳地，電子裝置是電路板或數位用戶迴路。
下文將配合圖式並詳細說明，使本發明的其他目的、優點、及新穎特徵更明顯。
2、2’:電子裝置
21:一次側變壓器
22:二次側變壓器
23:(習知)晶片
24:突波
25:過載電流
261:外部電阻
262:突波保護器
3、3’:突波保護電路
31:偏壓單元
32:突波偵測單元
33:突波保護單元
4:(自動自我保護)晶片
5、5’:突波保護電路
51:高壓軌
52:低壓軌
53:第一節點
54:第二節點
551:第一二極體
552:第二二極體
553:第三二極體
554:第四二極體
56:雙極性接面型電晶體(BJT)
571:靜電放電保護元件
572:靜電放電偵測器
6、6’:突波保護電路
61:突波保護元件
601:高壓軌
602:低壓軌
611:第一端
612:第二端
613:控制端
614:第一矽控整流器
615:第二矽控整流器
621:第一上拉元件
622:第二上拉元件
623:第一下拉元件
624:第二下拉元件
7:BJT結構
AVDD:高壓軌的電壓
AVDD33:接腳
AVSS:低壓軌的電壓
AVSS33:接腳
EN:特別控制訊號
iB:基極電流
iC:集極電流
iE:射極電流
LD:第一邏輯元件
LNA:第二邏輯元件
OX1、OX2:氧化物
N1、N2、N3:摻雜區
NW1、NW2:N井
P1:主流路徑
P2:分流路徑
PSUB:P型基板
RXN:差分負接收端
RXP:差分正接收端
S:突波
T、T1、T2:時間區間
Td:持續時間
Tf:前緣時間
TXN:差分負發送端
TXN_PCB:電路板的正埠
TXP:差分正發送端
TXP_PCB:電路板的負埠
VB:基極電壓
VBE:基極-射極電壓
VC:集極電壓
VCE:集極-射極電壓
VE:射極電壓
VDD:電壓
VGND:接地電壓
VTXN:差分負突波電壓
VTXP:差分正突波電壓
圖1顯示幾種突波事件的肇因。
圖2顯示電子裝置的等效電路圖。
圖3顯示參考例1的突波保護電路。
圖4顯示本發明的一實施例的自動自我保護晶片的示意圖。
圖5顯示一種突波的波形。
圖6顯示突波測試網路的等效電路圖。
圖7顯示突波、差分負突波電壓、及差分正突波電壓的波形圖。
圖8顯示本發明的實施例1的晶片上突波保護電路的電路圖。
圖9A顯示一種NPN型的BJT。
圖9B顯示圖9A的BJT的等效電路圖。
圖10顯示本發明的實施例2的晶片上突波保護電路的電路圖。
圖11顯示本發明的實施例3的晶片上突波保護電路的電路圖。
圖12顯示本發明的實施例4的晶片上突波保護電路的電路圖。
圖13A、圖13B、圖13C、及圖13D分別顯示本發明的實施例4的晶片上突波保護元件在使用雙極性接面型電晶體、矽控整流器、場氧化層電晶體、或金屬氧化物半導體場效電晶體時的具體接法。
圖14顯示本發明的另一實施例的BJT結構。
圖15顯示本發明的一實施例的電子裝置的等效電路圖。
圖16顯示本發明的一實施例的晶片上突波保護電路的電路圖。
以下提供本發明的不同實施例。這些實施例是用於說明本發明的技術內容，而非用於限制本發明的權利範圍。一實施例的一特徵可透過合適的修飾、置換、組合、分離，以應用於其他實施例。
應注意的是，在本文中，除了特別指明者之外，具備「一」元件不限於具備單一的該元件，而可具備一或更多的該元件。
此外，在本文中，除了特別指明者之外，「第一」、「第二」等序數，只是用於區別具有相同名稱的多個元件，並不表示它們之間存在位階、層級、執行順序、或製程順序。一「第一」元件與一「第二」元件可能一起出 現在同一構件中，或分別出現在不同構件中。序數較大的一元件的存在不必然表示序數較小的另一元件的存在。
此外，在本文中，所謂的「上」、「下」、「左」、「右」、「前」、「後」、或「之間」等用語，只是用於描述多個元件之間的相對位置，並在解釋上可推廣成包括平移、旋轉、或鏡射的情形。
此外，在本文中，除了特別指明者之外，「一元件在另一元件上」或類似敘述不必然表示該元件接觸該另一元件。
此外，在本文中，「較佳」或「更佳」是用於描述可選的或附加的元件或特徵，亦即，這些元件或特徵並不是必要的，而可能加以省略。
此外，各元件可以適合的方式來包括一或多個主動元件，例如，電晶體或邏輯閘，或一或多個被動元件，例如，電阻、電容、或電感，但不限於此。各元件可以適合的方式來彼此連接，例如，分別配合輸入信號及輸出信號，使用一或多條線路來形成串聯或並聯。此外，各元件可允許輸入信號及輸出信號依序或並列進出。上述組態皆是依照實際應用而定。
此外，在本文中，「系統」、「設備」、「裝置」、「模組」、或「單元」等用語，是指一電子元件或由多個電子元件所組成的一數位電路、一類比電路、或其他更廣義電路，且除了特別指明者之外，它們不必然有位階或層級關係。
此外，在本文中，除了特別指明者之外，二元件的電性連接可包括直接連接或間接連接。在間接連接中，該二元件之間可能存在一或多個其他元件，例如，電阻、電容、或電感。電性連接是用於傳遞一或多個訊號，例如，直流或交流的電流或電壓，依照實際應用而定。
(參考例1)
圖3顯示參考例1的突波保護電路3。
在圖3中，突波保護電路3是設置在差分(differential)負發送端TXN與差分正發送端TXP之間。突波保護電路3包括偏壓(bias)單元31、突波偵測單元32、及突波保護單元33。偏壓單元31是連接至突波偵測單元32以施加預定偏壓給突波偵測單元32。突波偵測單元32是連接至突波保護單元33，在突波偵測單元32偵測到TXN與TXP之間出現突波時，它就會產生特別控制訊號EN，以啟動突波保護單元33。
在其他實施例中，較佳地，偏壓單元31及突波偵測單元32可加以省略，而突波保護單元33可不必由特別控制訊號EN來控制，藉此減少突波保護電路所占用的面積，及/或降低突波保護電路的複雜度。
(本發明宗旨)
圖4顯示本發明的一實施例的自動自我保護晶片4的示意圖。
在圖4中，突波24經由一次側變壓器21與二次側變壓器22的耦合效應，會在二次側變壓器22處感應出過載電流25，流經自動自我保護晶片4的發送端。本發明旨在將晶片上突波保護電路實現在自動自我保護晶片4內部，因此，在圖4中，已免除晶片外部的突波保護單元。
自動自我保護晶片4包括下列接腳：
差分負接收端RXN(可參考例如圖13A)，又稱為接收器差分輸入負端(receiver differential input N)；差分正接收端RXP(可參考例如圖13A)， 又稱為接收器差分輸入正端(receiver differential input P)；差分負發送端TXN，又稱為發送器差分輸出負端(transmitter differential output N)；及差分正發送端TXP，又稱為發送器差分輸出正端(transmitter differential output P)。差分負接收端RXN與差分正接收端RXP構成自動自我保護晶片4的接收端RX，而差分負發送端TXN與差分正發送端TXP構成自動自我保護晶片4的發送端TX。
圖5顯示一種突波的波形。
為了測試各裝置對付突波的效能，可使用突波結合波產生器(combination wave generator，CWG)來產生突波。本發明亟欲滿足下列規格1及規格2。
規格1：開路電壓波(open voltage wave)為1.2μs/50μs，而短路電流波(short current wave)為8μs/20μs。μs是指微秒(microsecond)，其定義詳見表1。
Figure 108143075-A0305-02-0011-1
規格2：開路電壓波為10μs/700μs，而短路電流波為5μs/320μs，其定義詳見表2。
Figure 108143075-A0305-02-0011-2
圖6顯示突波測試網路的等效電路圖。在圖6中，突波24經由一次側變壓器21與二次側變壓器22的耦合效應，會在二次側變壓器22處感應出過載電流25，自電路板的正埠TXN_PCB，流向電路板的負埠TXP_PCB，途經若干電阻(未標示元件符號)，各電阻例如是10歐姆。
圖7顯示突波S、差分負突波電壓VTXN、及差分正突波電壓VTXP的波形圖。在遭遇突波事件時，突波S會在TXN引起差分負突波電壓VTXN，而在TXP引起差分正突波電壓VTXP。
(實施例1)
圖8顯示本發明的實施例1的晶片上突波保護電路5的電路圖。
如圖8所示，本發明的晶片上突波保護電路5包括高壓軌51、低壓軌52、第一節點53、及第二節點54。高壓軌51是連接至接腳AVDD33，低壓軌52是連接至接腳AVSS33，第一節點53是連接至差分負發送端TXN，而第二節點54是連接至差分正發送端TXP。
晶片上突波保護電路5更包括第一二極體551、第二二極體552、第三二極體553、第四二極體554、及雙極性接面型電晶體(bipolar junction transistor，BJT)56。第一二極體551的陰極(-)是連接至高壓軌51，其陽極(+)是連接至第一節點53。第二二極體552的陰極(-)是連接至高壓軌51，其陽極(+)是連接至第二節點54。第三二極體553的陰極(-)是連接至第一節點53，其陽極(+)是連接至低壓軌52。第四二極體554的陰極(-)是連接至第二節點54，其陽極(+)是連接至低壓軌52。BJT 56的集極(C)是連接至TXN，其射極(E)是連接至TXP，其基極(B)是連接至低壓軌52。
上述各二極體可由在位在深N型井(deep n-well，DNW)中形成P型井(p-well，PW)與N型井(n-well，NW)來製成。
在晶片上突波保護電路5中，BJT 56即是作為晶片內部的突波保護元件，它是設置在TXN、TXP、及接地GND(即低壓軌52)之間。在其他實施例中，可將BJT 56置換成矽控整流器(silicon controlled rectifier，SCR)、場氧化層電晶體(field oxide device，FOD)、或金屬氧化物半導體(metal-oxide-silicon，MOS)場效電晶體，而不限於此。各實施例將在下文中加以說明。
圖9A顯示一種NPN型的BJT，並標示其集極電流iC、基極電流iB、及射極電流iE。圖9B顯示圖9A的BJT的等效電路圖，並標示其集極-射極電壓VCE(VCE=VC-VE)及基極-射極電壓VBE(VBE=VB-VE)。若小於基極電壓VB，且基極電壓VB又小於集極電壓VC(亦即，VE<VB<VC)，則BJT即可開啟，提供分流(by-pass)路徑P2來泄放突波電流。突波電流就不至於全部流經主流路徑P1而造成整體或局部電路的損壞。
在沒有遭遇突波事件或突波事件已消失的正常運作下，TXN的電壓大於0，而TXP的電壓亦大於0，因此，BJT 56不開啟，而呈現關閉。發送訊號(TX signal)可正常地自晶片的發送端TX發出，經由變壓器，前往預定的接收器。例如，發送訊號可傳送至他處的接收器；或在驗證(verification)時，則可回傳至本處的接收器。
如前所述，請參考圖7，在遭遇突波事件時，突波S會在TXN引起差分負突波電壓VTXN，而在TXP引起差分正突波電壓VTXP。
此時，BJT的三個極TXN、TXP、及接地GND(即低壓軌52)各自的電壓VTXN、TXP、及VGND之間的關係，可能產生下列情形的任何一種：(情 形1)VTXN小於VGND，且VGND又小於VTXP(亦即，VTXN<VGND<VTXP)；或(情形2)VTXP小於VGND，且VGND又小於VTXN(亦即，VTXP<VGND<VTXN)。由上述BJT開啟的條件(VE<VB<VC)可知，突波S所造成的上述情形1或情形2，可使BJT 56開啟，而觸發對付突波的自動自我保護機制。
應該注意的是，上述觸發機制，是歸功於本發明已理解到，突波S在TXN及TXP分別引起差分負突波電壓VTXN及差分正突波電壓VTXP，恰可滿足例如BJT等的突波保護元件的開啟條件。本發明將其稱為「自動觸發機制」：在突波耦合至二次側變壓器乃至於自發送端TX進入晶片時，突波保護元件會自動開啟。
據此，可達成突波保護電路的化簡。具體而言，根據本發明的自動觸發機制，圖3的參考例1的突波保護電路3的偏壓單元31及突波偵測單元32可加以省略，而突波保護單元33可不必由特別控制訊號EN來控制，藉此減少突波保護電路所占用的面積，及/或降低突波保護電路的複雜度。
回到圖8，可選地或較佳地，本發明的晶片上突波保護電路5更可包括靜電放電(electrostatic discharge，ESD)保護元件571及靜電放電偵測器572。靜電放電保護元件571例如是電晶體，其源極與汲極分別連接至高壓軌51與低壓軌52，而其閘極是連接至靜電放電偵測器572。靜電放電偵測器572是組態成：若偵測到靜電放電事件，則開啟靜電放電保護元件571，以便泄放靜電放電所產生的電流。
(實施例2)
圖10顯示本發明的實施例2的晶片上突波保護電路6的電路圖。
本發明的晶片上突波保護電路6是存在於晶片4內部。突波保護電路6包括高壓軌601(電壓為AVDD)、低壓軌602(電壓為AVSS)、差分負發送端TXN、差分正發送端TXP、及突波保護元件61。
突波保護元件61包括第一端611、第二端612、及控制端613，分別連接至TXN、TXP、及602。較佳地，第一端611與第二端612具有對稱性。若第二端612的電壓小於AVSS，且AVSS又小於第一端611的電壓，則突波保護元件61將開啟，使電流自第一端611流至第二端612。若第一端611的電壓小於AVSS，且AVSS又小於第二端612的電壓，則突波保護元件61亦將開啟，使電流自第二端612流至第一端611。應該注意的是，電壓的比較不只必須考慮到絕對值，還必須考慮到正負號。
就此而言，突波保護元件61例如是雙極性接面型電晶體、矽控整流器、場氧化層電晶體、或金屬氧化物半導體場效電晶體，而不限於此。
本發明已理解到，突波S在TXN及TXP會分別引起差分負突波電壓VTXN及差分正突波電壓VTXP，而發生下列情形的任何一種：(情形1)VTXN小於AVSS，且AVSS又小於VTXP(亦即，VTXN<AVSS<VTXP)；或(情形2)VTXP小於AVSS，且AVSS又小於VTXN(亦即，VTXP<AVSS<VTXN)，恰可滿足突波保護元件61的開啟條件，而達成突波保護元件61的自動觸發機制。
就更深層的理解而言，突波保護元件61的控制端613所連接的AVSS(即接地GND)儼然成為固有的突波控制訊號。也就是說，本發明在理解到差分突波電壓的特性的基礎下，直接使用AVSS(即接地GND)作為突波控制訊號，不需要如圖3所示的突波偵測單元32(及其附帶的偏壓單元31)來特地產生特別控制訊號EN。據此，可達成突波保護電路的化簡。
(實施例3)
圖11顯示本發明的實施例3的晶片上突波保護電路6’的電路圖。
圖11的實施例3的晶片上突波保護電路6’是以圖10的實施例2的晶片上突波保護電路6為基礎來改良而成，除了原有的高壓軌601(電壓為AVDD)、低壓軌602(電壓為AVSS)、差分負發送端TXN、及差分正發送端TXP之外，更包括第一上拉(pull-up)元件621、第二上拉元件622、第一下拉(pull-down)元件623、及第二下拉元件624。
第一上拉元件621是設置在高壓軌601與TXN之間，第二上拉元件622是設置在高壓軌601與TXP之間，第一下拉元件623是設置在TXN與低壓軌602之間，而第二下拉元件624是設置在TXP與低壓軌602之間。第一上拉元件621、第二上拉元件622、第一下拉元件623、及第二下拉元件624例如是二極體、矽控整流器、雙極性接面型電晶體、或金屬氧化物半導體場效電晶體，而不限於此。
在實施例3中，突波保護元件61可以寄生元件的形式來存在，而包括寄生路徑。關於突波保護元件61的自動自我保護機制，特別是自動觸發機制，請參考實施例2的說明。
(實施例4)
圖12顯示本發明的實施例4的晶片上突波保護電路5’的電路圖。
圖12的晶片上突波保護電路5’的電路圖是以圖8的晶片上突波保護電路5為基礎來改良而成，圖8的BJT 56在圖12中已置換成廣義的突波保護元件 61，它例如是雙極性接面型電晶體、矽控整流器、場氧化層電晶體、或金屬氧化物半導體場效電晶體。針對圖12的元件已出現在圖8者，則省略其說明。
圖13A、圖13B、圖13C、及圖13D分別顯示本發明的實施例4的晶片上突波保護元件61在使用雙極性接面型電晶體、矽控整流器、場氧化層電晶體、或金屬氧化物半導體場效電晶體時的具體接法。同時，亦顯示突波保護元件61在電子裝置上的相對位置。電子裝置例如是電路板或數位用戶迴路。
電子裝置包括一次側變壓器21、二次側變壓器22、迴路元件27、及第一邏輯元件LD、及第二邏輯元件LNA。TXN、TXP、RXP、及RXN都是晶片的接腳，前已敘及。本發明的突波保護元件61即是存在於TXN與TXP之間且整合於晶片內部。
歸功於本發明關於差分突波的特性的考察，不需要設置額外突波偵測器，直接使用變壓器21及22作為固有的突波偵測器，即可觸發晶片4的自動自我保護機制。
圖13A的突波保護元件61是使用雙極性接面型電晶體，可參考圖8的BJT 56。
圖13B的突波保護元件61是使用兩個矽控整流器614及615，第一矽控整流器611的陽極是連接至TXP，其陰極是連接至TXN，其閘極是連接至低壓軌52。第二矽控整流器612的陽極是連接至TXN，其陰極是連接至TXP，其閘極是連接至低壓軌52。
圖13C的突波保護元件61是使用場氧化層電晶體，其汲極是連接至TXN，其源極是連接至TXP，其基體(body)極是連接至低壓軌52。當然，根據金屬氧化物半導體場效電晶體的對稱性，汲極與源極可互換。
圖13D的突波保護元件61是使用金屬氧化物半導體場效電晶體，其汲極是連接至TXN，其源極是連接至TXP，其閘極與基體極都是連接至低壓軌52。當然，根據金屬氧化物半導體場效電晶體的對稱性，汲極與源極可互換。
(測試結果)
在外部電阻261為0歐姆的情況下，將沒有使用本發明的晶片上突波保護電路的晶片、及使用本發明的晶片上突波保護電路5的自動自我保護晶片4的效能進行比較。測試條件是設定成使用突波結合波產生器來產生開路電壓波及短路電流波，並滿足上述表1的規格1及表2的規格2。
實際測試結果(稱為「silicon result」)顯示，在外部電阻261為0歐姆的情況下，沒有使用本發明的晶片上突波保護電路的晶片面對規格1的條件，只可承受電壓為750V的突波；面對規格2的條件，只可承受電壓為250V的突波。
優勢地，使用本發明的晶片上突波保護電路5的自動自我保護晶片4面對規格1的條件，可承受甚高的電壓，例如高達4kV的突波；面對規格2的條件，可承受甚高的電壓，例如高達3.5kV~4kV的突波，其效能提升甚為明顯，充分滿足本發明所追求的足以承受1kV的突波的目的。
在本發明的一實施例中，BJT結構的形成，是在P型基板PSUB上形成P井PW；透過兩個氧化物OX1及OX2來形成三個島部；進而在三個島部上形成三個N+摻雜區N1、N2、及N3。N1是連接至差分負發送端TXN，N2是連接至差分正發送端TXP，而PSUB則可作為接地。BJT可視為存在於TXN、TXP、及PSUB之間，它是由氧化物擴散(oxide diffusion，OD)二極體所形成。
圖14顯示本發明的一實施例的BJT結構7。
圖14的BJT結構7的形成，是在P型基板PSUB上形成P井PW；在P井PW的兩側分別形成兩個N井NW1及NW2，它們較佳是更包括深N井；在PW、NW1、及NW2上分別形成三個N+摻雜區N1、N2、及N3。N1是連接至差分負發送端TXN，N2是連接至差分正發送端TXP，而PSUB則可作為接地。BJT可視為存在於TXN、TXP、及PSUB之間，它是由井二極體所形成。
可依照實際應用，來決定使用上述何種實施例的BJT結構。關於氧化物擴散二極體與(深)N型井二極體的電性特徵，在二極體的擊穿電壓耐壓方面，前者較弱，後者較強；在對付突波的效能評估方面，前者不佳，後者較佳。
(本發明的優點)
本發明的突波保護元件是「晶片上」(on-chip)元件，其設置在TXN、TXP、及GND之間。突波保護元件可透過TXN、TXP、及GND之間的差分電壓差來泄放突波電流。較佳地，突波保護元件可為寄生(parasitic)元件，其存在於TXN與TXP之間的電路布局(layout)。
本發明的一項優點是，降低成本，包括：節省板級(board-level)突波保護單元的費用及/或節省在供應板級突波保護單元上所需的束縛成本(bonding cost)。圖15顯示本發明的一實施例的電子裝置2’的等效電路圖，其中，外部電阻261及突波保護器262已免除(打叉表示省略)。
本發明的另一項優點是，免除突波偵測器及/或免除用於控制突波保護器的額外觸發電路，而減少突波保護電路所占用的面積及/或降低突波保護 電路的複雜度。這是歸功於，本發明是由在系統(晶片)中固有的訊號作為突波控制訊號。圖16顯示本發明的一實施例的晶片上突波保護電路3’的電路圖，其中，偏壓單元31、突波偵測單元32、及特別控制訊號EN已省略(打叉表示省略)。
最後，本發明的又一項優點是，達成晶片對付突波的自動自我保護機制，足以泄放高壓能量。
儘管本發明已透過多個實施例來說明，應理解的是，只要不背離本發明的精神及申請專利範圍所主張者，可作出許多其他可能的修飾及變化。
4:晶片
6:突波保護電路
61:突波保護元件
601:高壓軌
602:低壓軌
611:第一端
612:第二端
613:控制端
TXN:差分負發送端
TXP:差分正發送端
AVDD:高壓軌的電壓
AVSS:低壓軌的電壓

Claims (18)

  1. 一種晶片上突波保護電路(6)，包括：一低壓軌(602)；一差分負發送端(TXN)；一差分正發送端(TXP)；及一突波保護元件(61)，該突波保護元件(61)包括：一第一端(611)，連接至該差分負發送端(TXN)；一第二端(612)，連接至該差分正發送端(TXP)；及一控制端(613)，連接至該低壓軌(602)；該突波保護元件(61)是一雙極性接面型電晶體(BJT)、一矽控整流器(SCR)、一場氧化層電晶體(FOD)、或一金屬氧化物半導體(MOS)場效電晶體。
  2. 如請求項1所述的晶片上突波保護電路(6)，該突波保護元件(61)是整合於一晶片內部。
  3. 如請求項1所述的晶片上突波保護電路(6)，其中，突波在該差分負發送端(TXN)引起差分負突波電壓，而在該差分正發送端(TXP)引起差分正突波電壓；該突波保護元件(61)是組態成：根據該差分負突波電壓、該差分正突波電壓、及該低壓軌(602)的電壓來開啟。
  4. 如請求項3所述的晶片上突波保護電路(6)，其中，該突波保護元件(61)是組態成：若沒有突波或突波消失，則關閉。
  5. 如請求項1所述的晶片上突波保護電路(6)，其中，該低壓軌(602)的電壓是作為該突波保護元件(61)的一突波控制訊號。
  6. 如請求項1所述的晶片上突波保護電路(6)，其中，該突波保護元件(61)在該差分負發送端(TXN)與該差分正發送端(TXP)之間形成一分流路徑(P2)來泄放突波電流。
  7. 如請求項6所述的晶片上突波保護電路(6)，其中，該分流路徑(P2)是一雙向路徑，根據一差分負突波電壓與一差分正突波電壓來決定自該差分負發送端(TXN)流向該差分正發送端(TXP)，或自該差分正發送端(TXP)流向該差分負發送端(TXN)。
  8. 如請求項1所述的晶片上突波保護電路(6)，其中，該突波保護元件(61)是一寄生元件，該寄生元件存在於該差分負發送端(TXN)與該差分正發送端(TXP)之間的電路布局(layout)。
  9. 如請求項1所述的晶片上突波保護電路(6)，其中，該突波保護元件(61)是由氧化物擴散二極體或井二極體結構所形成。
  10. 如請求項1所述的晶片上突波保護電路(6)，更包括：一第一上拉元件(621)，設置在一高壓軌(601)與該差分負發送端(TXN)之間；一第二上拉元件(622)，設置在該高壓軌(601)與該差分正發送端(TXP)之間；一第一下拉元件(623)，設置在該差分負發送端(TXN)與該低壓軌(602)之間；及一第二下拉元件(624)，設置在該差分正發送端(TXP)與該低壓軌(602)之間。
  11. 如請求項10所述的晶片上突波保護電路(6)，其中，該第一上拉元件(621)、該第二上拉元件(622)、該第一下拉元件(623)、及/或該第二下拉元件(624)是一二極體、一矽控整流器、一雙極性接面型電晶體、或一金屬氧化物半導體場效電晶體。
  12. 如請求項10所述的晶片上突波保護電路(6)，其中，該第一上拉元件(621)、該第二上拉元件(622)、該第一下拉元件(623)、及/或該第二下拉元件(624)是由在位在深N型井中形成P型井與N型井來製成。
  13. 如請求項10所述的晶片上突波保護電路(6)，其中，該突波保護元件(61)是因該第一上拉元件(621)、該第二上拉元件(622)、該第一下拉元件(623)、及該第二下拉元件(624)所生的一寄生元件，該寄生元件存在於該差分負發送端(TXN)與該差分正發送端(TXP)之間的電路布局(layout)。
  14. 如請求項1所述的晶片上突波保護電路(6)，其中，該晶片上突波保護電路(6)是組態成：在開路電壓波為1.2μs/50μs，而短路電流波為8μs/20μs的規格下，足以承受0至4kV的突波電壓。
  15. 如請求項1所述的晶片上突波保護電路(6)，其中，該晶片上突波保護電路(6)是組態成：在開路電壓波為10μs/700μs，而短路電流波為5μs/320μs的規格下，足以承受0至4kV的突波電壓。
  16. 一種電子裝置，包括：一一次側變壓器(21)；一二次側變壓器(22)，耦合至該一次側變壓器(21)；及一晶片(4)，連接至該二次側變壓器(22)，並包括如請求項1所述的突波保護電路(6)。
  17. 如請求項16所述的電子裝置，其中，該電子裝置不存在外部電阻(261)，亦不存在外部突波保護器(262)。
  18. 如請求項16所述的電子裝置，其中，該電子裝置是一電路板或一數位用戶迴路。
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