TWI713906B - 一種極化編碼方法、裝置、電子設備及存儲介質 - Google Patents

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Abstract

一種極化編碼方法、裝置、電子設備及存儲介質，該方法包括：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼；由於在本發明實施例中，可以根據待編碼的序列的長度及傳輸碼率，確定待編碼的序列對應的分段策略，針對不同長度的待編碼的序列和不同的傳輸碼率，確定對應的分段策略，保證了上行控制通道的性能。

Description

一種極化編碼方法、裝置、電子設備及存儲介質
本發明屬於通信技術領域，尤其是關於一種極化編碼方法、裝置、電子設備及存儲介質。
第五代移動通信技術(5th-Generation，5G)的增強移動寬頻(Enhanced Mobile Broadband，eMBB)場景控制通道編碼方案的極化(polar)碼，是一種可以達到二進位對稱通道容量的編碼，具有優異的解碼性能；然而極化碼在母碼長度較大的時候，具有較大的存儲量與時延(latency)，所以5G規定極化碼的母碼長度下行最大為512位元，上行最大為1024位元；然而由於大規模多入多出技術(MassiveMultiple-Input Multiple-Output，Massive MIMO)的影響，導致上行控制資訊(Uplink Control Information，UCI)的資訊序列的長度激增，進而導致在對UCI進行極化編碼時，對應的待編碼的序列的長度也在激增，其中待編碼的序列為UCI的資訊序列之後附加了循環冗餘校驗(Cyclic Redundancy Check，CRC)序列得到的上行控制資訊有效載荷(UCI payload)。
通信時為了保證覆蓋率，有時需要採用低碼率傳輸，然而在低碼率傳輸時，對應的待編碼的序列的長度較大時，直接對待編碼的序列 進行極化編碼，會明顯降低上行控制通道的性能；為了解決較大的待編碼的序列在低碼率時，影響上行控制通道性能的問題，現有技術是將較大的待編碼的序列進行分段，即將待編碼的序列分為兩段後，進行極化編碼，以保證上行控制通道的性能。
然而，現有技術在進行極化編碼時只採用固定的一種分段策略，即對待編碼的序列都進行分段，或對待編碼的序列都不進行分段，然而只採用一種分段策略的極化編碼方式會降低上行控制通道的性能，因此急需一種可以靈活確定待編碼的序列對應的分段策略，以保證上行控制通道的性能的極化編碼方案。
本發明實施例中提供一種極化編碼方法、裝置、電子設備及存儲介質，用以提供一種極化編碼方案，用以靈活的確定待編碼的序列對應的分段策略，以保證上行控制通道的性能。
本發明實施例中公開了一種極化編碼方法，該方法包括：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值； 如果是，確定不對該待編碼的序列分段。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
進一步地，該預設的第一碼率閾值為0.4。
進一步地，所述判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值之前，該方法還包括：根據該傳輸碼率及預設的函數，確定第一長度閾值。
進一步地，該預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率。
進一步地，該c不大於1200，且不小於800，該b不大於161，且不小於119。
進一步地，該c為1000，b為140。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值； 如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
進一步地，該預設的第二長度閾值不小於290，且不大於390。
進一步地，該預設的第二長度閾值為340。
進一步地，該預設的第二碼率閾值為0.2。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
進一步地，該第三碼率閾值為6/25。
進一步地，該預設的第三長度閾值不小於348，且不大於472。
進一步地，該預設的第三長度閾值為410。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序 列分段。
進一步地，所述判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第二函數，確定第四長度閾值。
進一步地，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率。
進一步地，該a不大於1200，且不小於800，該e不大於196，且不小於144。
進一步地，該a為1000，e為170。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
進一步地，該確定對該待編碼的序列分段之前，該方法還包括：判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段。
進一步地，該預設的第五碼率閾值不小於0.2，且不大於0.9。
進一步地，該預設的第五碼率閾值為0.75，或2/3，或1/2， 或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5。
進一步地，該預設的第五長度閾值不小於300，且不大於450。
進一步地，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數。
進一步地，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值。
進一步地，該f為832，g為200。
進一步地，該確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段包括：確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值。
進一步地，該預設的第六碼率閾值為0.2。
進一步地，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數。
進一步地，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
進一步地，確定對該待編碼序列進行分段之前，該方法還包括：判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
進一步地，該第五碼率閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值。
進一步地，該x為大於等於0.3，小於2的數值，N為2。
進一步地，當該分段策略為對該待編碼的序列進行分段時，所述根據該分段策略，對該待編碼的序列進行相應處理包括：對該待編碼的序列中的資訊序列進行分段；或，對包含資訊序列及CRC序列的該待編碼的序列進行分段。
本發明實施例中公開了一種極化編碼裝置，該裝置包括：確定模組，用於根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略； 編碼模組，用於根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼。
本發明實施例中公開了一種電子設備，包括：記憶體和處理器；該處理器，用於讀取記憶體中的程式，執行下列過程：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼。
進一步地，該處理器，具體用於判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段。
進一步地，該處理器，具體用於如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
進一步地，該預設的第一碼率閾值為0.4。
進一步地，該處理器，還用於根據該傳輸碼率及預設的第一函數，確定第一長度閾值。
進一步地，該預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率。
進一步地，該c不大於1200，且不小於800，該b不大於161， 且不小於119。
進一步地，該c為1000，b為140。
進一步地，該處理器，具體用於如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
進一步地，該預設的第二長度閾值不小於290，且不大於390。
進一步地，該預設的第二長度閾值為340。
進一步地，該預設的第二碼率閾值為0.2。
進一步地，該處理器，具體用於如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
進一步地，該第三碼率閾值為6/25。
進一步地，該預設的第三長度閾值不小於348，且不大於472。
進一步地，該預設的第三長度閾值為410。
進一步地，該處理器，具體用於如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段， 否則，確定不對該待編碼的序列分段。
進一步地，該處理器，還用於判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，根據該傳輸碼率及預設的第二函數，確定第四長度閾值。
進一步地，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率。
進一步地，該a不大於1200，且不小於800，該e不大於196，且不小於144。
進一步地，該a為1000，e為170。
進一步地，該處理器，具體用於判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段。
進一步地，該預設的第四碼率閾值為9/25。
進一步地，該處理器，具體用於判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
進一步地，該處理器，具體用於判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段。
進一步地，該預設的第五碼率閾值不小於0.2，且不大於0.9。
進一步地，該預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4， 或1/5。
進一步地，該預設的第五長度閾值不小於300，且不大於450。
進一步地，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
進一步地，該處理器，具體用於判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數。
進一步地，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值。
進一步地，該f為832，g為200。
進一步地，該處理器，具體用於確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值。
進一步地，該預設的第六碼率閾值為0.2。
進一步地，該處理器，具體用於確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸 碼率、int為取整函數。
進一步地，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
進一步地，該處理器，還用於判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，進行確定對該待編碼序列進行分段的步驟。
進一步地，該第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值。
進一步地，該x為大於等於0.3，小於2的數值，N為2。
進一步地，該處理器，具體用於當該分段策略為對該待編碼的序列進行分段時，對該待編碼的序列中的資訊序列進行分段；或對包含資訊序列及CRC序列的該待編碼的序列進行分段。
本發明實施例中公開了一種電腦可讀存儲介質，其存儲有可由電子設備執行的電腦程式，當該程式在該電子設備上運行時，使得該電子設備執行上述任一該方法的步驟。
本發明實施例中公開了一種極化編碼方法、裝置、電子設備及存儲介質，方案包括：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼；由於在本發明實施例中，可以根據待編碼的序列的長度及傳輸碼率，確定待編碼的序列對應的分段策略，針對不同長度的待編碼的序列和不同的傳輸碼率，確定對應的分段策略，保證了上行控制通道的性能。
S101~S102‧‧‧步驟
51‧‧‧確定模組
52‧‧‧編碼模組
61‧‧‧處理器
62‧‧‧記憶體
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出進步性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例1提供的一種極化編碼過程示意圖；圖2為本發明實施例1提供的一種極化編碼流程示意圖；圖3為本發明實施例3提供的一種上行控制通道性能對比示意圖；圖4為本發明實施例4提供的一種上行控制通道性能對比示意圖；圖5為本發明實施例5提供的一種模擬結果圖；圖6為本發明實施例7提供的一種模擬結果圖；圖7為本發明實施例7提供的一種模擬結果圖；圖8為本發明實施例8提供的一種模擬結果圖；圖9為本發明實施例13提供的一種極化編碼裝置結構示意圖；圖10為本發明實施例14提供的一種電子設備結構示意圖。
為了使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明作進一步地詳細描述，顯然，所描述的實施例僅僅是本發 明的一部分實施例，而不是全部的實施例；基於本發明中的實施例，本領域普通技術人員在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明實施例中，為了方便閱讀，對實施例進行了編號，例如實施例1、2、3……15等，但這不代表每個實施例都是完全獨立不可結合的，事實上每個編號的實施例都是用以說明某一方案如何實施，各個實施例之間是可以根據需要進行結合使用以獲得期望的效果。
實施例1：
圖1為本發明實施例提供的一種極化編碼過程示意圖，該方法包括：
S101：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略。
本發明實施例提供的極化編碼方法應用於發送端，具體的該發送端可以是基地台或用戶終端設備(User Equipment，UE)；在長期演進(Long Term Evolution，LTE)系統中，物理上行控制通道(Physical Uplink Control Channel，PUCCH)用於傳輸同步以後的UCI，PUCCH上傳輸的UCI包括上行調度請求(scheduling request，SR)、下行混合自動重傳請求確認(Hybrid Automatic Repeat Request Acknowledgment，HARQ-ACK)資訊、以及UE的週期通道品質指示(Channel Quality Indicator，CQI)資訊；為了保證接收端能對接收到的UCI進行準確性的校驗，發送端在對UCI編碼之前，在UCI的資訊序列之後會附加用於校驗的CRC序列，在本發明實施例中，待編碼的序列包括UCI的資訊序列和用於校驗的CRC序列，即該待編碼的序列為得到的UCI payload；傳輸碼率(R)為待編碼的序列的長度 (K)與對待編碼的序列進行極化編碼和速率匹配(rate matching)後得到得序列的長度(M)的比值，即R=K/M。
此外，在本發明實施例中，針對待編碼的序列的長度及傳輸碼率，分別設置有至少一個長度閾值和/或至少一個碼率閾值，並且針對該至少一個長度閾值和/或至少一個碼率閾值，設置有對應的分段策略，其中分段策略為對待編碼的序列分段或不對待編碼的序列分段；根據待編碼的序列的長度及傳輸碼率，及至少一個長度閾值和/或至少一個碼率閾值，可以確定該待編碼的序列對應的分段策略。
S102：根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼。
具體的，如果確定對待編碼的序列進行分段處理，進行分段，例如分為兩段，並將分段處理後的待編碼的序列進行極化編碼；如果確定不對待編碼的序列進行分段處理，直接對待編碼的序列進行極化編碼；在本發明實施例中，如果確定對待編碼的序列進行分段處理，可以對待編碼的序列中的資訊序列進行分段，分段後的每段資訊序列都添加CRC，或者部分分段資訊序列添加CRC。
圖2為本發明實施例提供的一種極化編碼過程示意圖，具體的，UCI的資訊序列(Information bits)，首先進行CRC編碼，在UCI的資訊序列之後附加CRC序列(CRC attachment)得到待編碼的序列，即UCI payload；對待編碼的序列進行碼塊分割(Code block segmentation)，將待編碼的序列進行分段，實施中，將待編碼的序列均分為兩段，被分為兩段的待編碼的序列分別進行極化編碼(Polar coding)，並將編碼後的兩段待編碼 的序列進行速率匹配(Rate matching)，最後將速率匹配完成編碼後的兩段待編碼的序列進行碼塊級聯(Code block concatenation)輸出；此外，在上述對待編碼的序列進行極化編碼的過程中，也可以先將UCI的資訊序列進行碼塊分割，在對碼塊分割後的UCI的資訊序列分別添加設定長度的位元序列，在進行後續極化編碼的過程；這種方式相比直接在UCI的資訊序列添加CRC序列的方式，CRC序列的長度增加了，會明顯降低系統的性能，但是因每個分段的UCI都包含CRC序列，在解碼時較簡單，容易操作。
由於在本發明實施例中，可以根據待編碼的序列的長度及傳輸碼率，確定待編碼的序列對應的分段策略，針對不同長度的待編碼的序列和不同的傳輸碼率，確定對應的分段策略，保證了上行控制通道的性能。
實施例2：
當傳輸碼率屬於高碼率時，不對待編碼的序列分段，會對信噪比(Signal-to-Noise Ratio，SNR)產生影響，為了保證上行控制通道的性能，在上述實施例的基礎上，在本發明實施例中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段。
具體的，發送端可以判斷傳輸碼率是否大於預設的第一碼率閾值，如果是，確定不對待編碼的序列進行分段；或者判斷該傳輸碼率是否大於等於預設的第一碼率閾值，如果是，確定不對待編碼的序列進行分段。
實施中，在本發明實施例中，預設的第一碼率閾值為0.4； 當然了，也不排除一個比0.4更大的傳輸碼率作為第一碼率閾值，高於該第一碼率閾值時不採用分段極化編碼；或者，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段。
實施中，在本發明實施例中，其中，該預設的第四碼率閾值為9/25，當然了，也不排除一個比9/25更大的傳輸碼率作為第四碼率閾值，高於該第四碼率閾值時不採用分段極化編碼。
實施例3：
當傳輸碼率屬於中碼率時，待編碼的序列的長度不同，對待編碼的序列是否進行分段，會對SNR產生影響，為了保證上行控制通道的性能，在上述各實施例的基礎上，在本發明實施例中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
具體的，如果傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，其中該第一碼率閾值大於該第二碼率閾值，發送端判斷待編碼的序列的長度是否大於或者大於等於預設的第 一長度閾值，如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
實施中，在本發明實施例中，預設的第一碼率閾值為0.4，預設的第二碼率閾值為0.2；或者，在本發明實施例中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
實施中，在本發明實施例中，預設的第三碼率閾值為6/25，預設的第四碼率閾值為9/25；在UCI的資訊序列後添加的CRC序列為11位元，即待編碼的序列中包含的CRC序列為11位元，極化編碼時採用的清單大小(list size L)=8的極化解碼(SCL decoding)情形下對應nFAR=8時，不同傳輸碼率，不同待編碼的序列的長度，採用對待編碼的序列分段和不分段極化編碼，在塊差錯率(BLock Error Rate，BLER)為0.01時對應的SNR值曲線，如圖3所示；其中，當採用11位CRC序列時，若採用list size L=8解碼，nFAR=11-log2(8)=8，此時對映的虛警概率(false alarm probability，FAR)=1/(2^nFAR)；即當採用N位CRC序列時，若採用list size L=t解碼，nFAR=N-log2(t)，對映的FAR=1/(2^nFAR)。
在圖3中，Non-seg表示不分段、seg表示分段、R表示傳輸碼率、坐標系的橫軸表示待編碼的序列的長度(K)、縱軸表示SNR值(S)；當待編碼的序列的長度為550時，圖中曲線由下到上依次對應Seg，R=0.2；Seg，R=0.22；Non-seg，R=0.2；Seg，R=0.24；Non-seg，R=0.22；Seg，R=0.26；Non-seg，R=0.24；Seg，R=0.28；Non-seg，R=0.26；Seg，R=0.3；Non-seg，R=0.28；Seg，R=0.32；Non-seg，R=0.3；Seg，R=0.34；Non-seg，R=0.32；Seg，R=0.36；Non-seg，R=0.34；Non-seg，R=0.36；Seg，R=0.38；Non-seg，R=0.38；Seg，R=0.4；Non-seg，R=0.4；另外在圖3中當對待編碼的序列進行分段時，將待編碼的序列中的資訊序列進行了分段，一個分段資訊序列中添加了CRC；由圖3可知，當傳輸碼率在0.2至0.4之間，可以明顯的觀察到，在傳輸碼率大於等於0.4時，分段進行極化編碼的性能不如不採用分段極化編碼的時的性能，所以一種可行的實施方式可以是在大於等於0.4時不採用分段極化編碼；在待編碼的序列的大小K在大於某一長度閾值後，會出現分段極化編碼的性能明顯優於不分段極化編碼性能，但是該長度閾值隨著傳輸碼率在變化，如果找不到恰當的分界點，分段極化編碼技術在實際中就不存在實用價值。
上述分析的是傳輸碼率在0.2至0.4之間，分段與不分段的性能對比圖，當傳輸碼率在6/25至9/25之間，在對待編碼的序列進行分段時，每個分段資訊序列中都添加了CRC時，其分段與不分段的性能對比與圖3類似，這裡不再贅述。
實施時可以觀察到隨著傳輸碼率的增加，在以K為x軸，SNR為y軸的平面圖上該長度閾值與一條斜線很接近；這樣就啟發了在實 施中可以利用線性近似去估計該閾值；具體例子如下：假定傳輸碼率範圍為[0.2，0.4]，而該閾值在圖3中所在的線性方程為y=tx+b，其中t與b為常數值，問題是圖3中的縱坐標不是傳輸碼率，為了找到任何傳輸碼率對映的該長度閾值需要進行線性插值處理；一個可行的例子可以是：當R=[0.2，0.4]，對映K=[350，550]，由於滿足線性關係，對映縱坐標為：[y1=350t+b，y2=550t+b]；任何傳輸碼率R
Figure 107134595-A0101-12-0020-13
[0.2，0.4]，對映的縱坐標yR=y1+(y2-y1)*(R-0.2)/(0.4-0.2)=(1000R+150)*t+b，所以在傳輸碼率[0.2，0.4]範圍內該長度閾值滿足Kth1=int(1000R+150)，R
Figure 107134595-A0101-12-0020-14
[0.2，0.4]，此處int表示取整，不排除四捨五入，取上整或者取下整等各種形式。
另一個可行的實施例為：當R=[0.2，0.4]，對映K=[340，540]，由於滿足線性關係，對映縱坐標為：[y1=340t+b，y2=540t+b]，任何傳輸碼率R
Figure 107134595-A0101-12-0020-15
[0.2，0.4]，對映的縱坐標yR=y1+(y2-y1)*(R-0.2)/(0.4-0.2)=(1000R+140)*t+b，所以在碼率[0.2，0.4]範圍內該長度閾值滿足Kth1=int(1000R+140)，R
Figure 107134595-A0101-12-0020-16
[0.2，0.4]，該閾值僅僅與傳輸碼率有關，且與傳輸碼率間關係為線性關係。
因此在本發明實施例中，判斷該待編碼的序列的長度是否大於預設的第一長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第一函數，確定第一長度閾值；其中，預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率；其中取整函數例如可以是int函數，還可以是floor函數等，取整函數int的取整方式可以設置為取上整，或取下整，或四捨五入取 整等；在上述第一函數中c不大於1200，且不小於800，該b不大於161，且不小於119，實施中，c為1000，b為140。
或者，在本發明實施例中，所述判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第二函數，確定第四長度閾值；其中，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率；在上述第二函數中a不大於1200，且不小於800，該e不大於196，且不小於144；實施中，a為1000，e為170。
表1為本發明實施例提供的一種當待編碼的序列的長度為第一長度閾值時，不同傳輸碼率(R)對應的上行控制通道增益值示例；其中增益值為分段時的SNR與不分段時的SNR的差值，第一長度閾值對應的確定函數為Kth=int(1000*R)+150。
Figure 107134595-A0101-12-0021-1
如表1所示傳輸碼率0.2對應的第一長度閾值為350，對應 的增益值為0.128112；傳輸碼率0.22對應的第一長度閾值為370，對應的增益值為0.127483；傳輸碼率0.24對應的第一長度閾值為390，對應的增益值為0.10674；傳輸碼率0.26對應的第一長度閾值為410，對應的增益值為0.149014；傳輸碼率0.28對應的第一長度閾值為430，對應的增益值為0.115676；傳輸碼率0.3對應的第一長度閾值為450，對應的增益值為0.0837032；傳輸碼率0.32對應的第一長度閾值為470，對應的增益值為0.0356907；傳輸碼率0.34對應的第一長度閾值為490，對應的增益值為0.08450445；傳輸碼率0.36對應的第一長度閾值為510，對應的增益值為0.180271；傳輸碼率0.38對應的第一長度閾值為530，對應的增益值為0.2199536；傳輸碼率0.4對應的第一長度閾值為550，對應的增益值為0.1574885；因此可知，當傳輸碼率在0.2至0.4之間，根據上述第一函數確定的第一長度閾值，確定是否進行對待編碼的序列進行分段，從而進行極化碼編碼，根據上述表1可知增益值都不是很大，因此將該對應的第一長度閾值作為進行判斷的門限值非常恰當。
在本發明實施例中該待編碼的序列包括資訊序列和CRC序列，可以根據該待編碼的序列的長度，確定對應的分段策略，當然如果根據資訊序列的長度，確定對應的分段策略，因為待編碼的序列長度和資訊序列的長度之間的存在對應關係，所以如果根據資訊序列的長度，確定對應的分段策略，在確定對應的長度閾值時，可以根據待編碼的序列長度和資訊序列的長度之間的存在對應關係，確定對應的合適的長度閾值；以下方案中也相同，在此不再贅述。
實施例4：
當傳輸碼率處於低碼率時，待編碼的序列的長度不同，對待編碼的序列是否進行分段，會對SNR產生影響，為了保證上行控制通道的性能，在上述各實施例的基礎上，在本發明實施例中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
具體的，如果傳輸碼率小於或者小於等於預設的第二碼率閾值，發送端判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
實施中，在本發明實施例中，預設的第二碼率閾值為0.2；在UCI的資訊序列後添加的CRC序列為11位元，即待編碼的序列中包含的CRC序列為11位元，極化編碼時採用的list size L=8的SCL decoding情形下對應nFAR=8時，不同傳輸碼率，不同待編碼的序列的長度，採用對待編碼的序列分段和不分段極化編碼，在BLER為0.01時對應的SNR值曲線，如圖4所示；其中，當採用11位CRC序列時，若採用list size L=8解碼，nFAR=11-log2(8)=8，此時對映的FAR=1/(2^nFAR)；即當採用N位CRC序列時，若採用list size L=t解碼，nFAR=N-log2(t)，對映的FAR=1/(2^nFAR)。
在圖4中，Non-seg表示不分段、seg表示分段、R表示傳輸 碼率、坐標系的橫軸表示待編碼的序列的長度(K)、縱軸表示SNR值(S)；當待編碼的序列的長度不同時，圖中曲線由下到上的順序存在差異，其中，當待編碼的序列的長度為400時，圖中曲線由下到上依次對應Seg，R=0.12；Non-seg，R=0.12；Seg，R=0.14；Non-seg，R=0.14；Seg，R=0.16；Non-seg，R=0.16；Seg，R=0.18；Non-seg，R=0.18；另外在圖4中當對待編碼的序列進行分段時，將待編碼的序列中的資訊序列進行了分段，一個分段資訊序列中添加了CRC；由圖4可知，在傳輸碼率不大於0.2時，待編碼的序列的長度大於等於290，就可以明顯的觀察到，對待編碼的序列分段進行極化編碼具有性能增益，實施中，在R<0.2可以選擇一個固定的長度閾值Kth，當K>Kth則採用分段極化編碼，Kth可以選擇如K=340或者K=310、320、330、350等，該固定的長度閾值Kth，在R<0.2時對各個傳輸碼率(rate)都是固定的，也可以針對各個傳輸碼率採用位於290到390之間的不同的值。
因此，在本發明實施例中，預設的第二長度閾值不小於290，且不大於390，具體的，在碼率小於0.2時，預設的第二長度閾值可以在該範圍內進行確定，實施中，預設的第二長度閾值為340，即在進行判斷時，將該預設的第二長度閾值設置為340，採用該固定的數值進行判斷。
上述分析的是傳輸碼率在0.2至0.4之間，分段與不分段的性能對比圖，當傳輸碼率在6/25至9/25之間，在對待編碼的序列進行分段時，每個分段資訊序列中都添加了CRC時，其分段與不分段的性能對比與圖4類似，這裡不再贅述。
或者，在本發明實施中，該根據待編碼的序列的長度及傳輸 碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
在本發明實施例中，預設的第三碼率閾值可以為6/25；該預設的第三長度閾值不小於348，且不大於472；該預設的第三長度閾值可以為410。
表2為本發明實施例提供的一種當待編碼的序列的長度為第二長度閾值時，不同傳輸碼率(R)對應的上行控制通道增益值示例；其中增益值為分段時的SNR，與不分段時的SNR的差值。
Figure 107134595-A0101-12-0025-2
如表2所示，傳輸碼率0.12對應的第二長度閾值為340，對應的增益值為0.032309；傳輸碼率0.14對應的第二長度閾值為340，對應的增益值為0.069684；傳輸碼率0.16對應的第二長度閾值為340，對應的增益值為0.10115；傳輸碼率0.18對應的第二長度閾值為340，對應的增益值為0.071813；因此可知，當傳輸碼率不高於0.2時，根據上述第二長度閾值，確定是否進行對待編碼的序列進行分段，從而進行極化碼編碼，根據上述表2可知增益值都不是很大，因此將該對應的第二長度閾值作為進行判斷 的門限值非常恰當。
實施例5：
待編碼的序列的長度不同，對待編碼的序列是否進行分段，會對SNR產生影響，為了保證上行控制通道的性能，在上述實施例的基礎上，在本發明實施例中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段；具體的，發送端可以判斷待編碼的序列的長度是否大於或大於等於預設的第五長度閾值，如果是，確定對待編碼的序列分段。
其中，第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，x為大於0小於N的數值，N為大於0的數值；實施中，x為大於等於0.3，小於2的數值，N為2。
例如：5G polar碼的最大母碼長度規定為1024，這樣允許的待編碼的序列的長度一定小於1024，如果待編碼的序列的長度為1060，大於等於1024小於2048，這樣無論傳輸碼率為多少都直接將待編碼的序列分段進行polar編碼，比如分為兩段進行polar編碼；模擬結果如圖5所示，在待編碼的序列的長度小於最大待編碼位元長度1024時，大於某一預設值，不管傳輸碼率為多少，直接分段可以獲得比不分段更好的性能，而且處理簡單，該預設值可以位於500以上1200以下。
當然從實現角度當x>=0.3，即對應的待編碼的序列的長度 大於等於0.3*1024=307時，不管傳輸碼率為多少，直接分段，該方式雖然在待編碼的序列的長度較短時有性能損失，但該分段方式簡單，也是可行的；對待編碼的序列分段時一種可行的方案是，採用等分或者近似等分的方式，實施中可以只分兩段，然後對每段進行polar編碼。
實施例6：
在上述實施例5中，可以只考慮待編碼的序列的長度，從而確定是否分段；另外，傳輸碼率的不同也會對上行控制通道的性能產生影響，為了進一步保證上行控制通道的性能，在上述實施例5的基礎上，如果待編碼的序列的長度大於或大於等於預設的第五長度閾值，該確定對該待編碼的序列分段之前，該方法還包括：判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段。
具體的，如果待編碼的序列的長度大於或大於等於預設的第五長度閾值，發送端判斷傳輸碼率是否小於或小於等於預設的第五碼率閾值，如果是，確定對該待編碼的序列分段。
實施中，預設的第五碼率閾值不小於0.2，且不大於0.9，實施中，預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5。
實施中，預設的第五長度閾值不小於300，且不大於450，實施中，預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
其中，預設的第五碼率閾值(Rth5)與預設的第五長度閾值(Kth5)在實施中可行的取值組合{Rth5，Kth5}包括：{0.4，350}、{0.4，370}、{0.4，380}、{0.4，390}、{0.4，400}、{0.4，410}、{0.4，420}、{0.28，370}、{0.28，380}、{0.28，390}、{0.28，400}、{0.28，410}、{0.28，420}、{0.26，370}、{0.26，380}、{0.26，390}、{0.26，400}、{0.26，410}、{0.26，420}。
對待編碼的序列分段時一種可行的實施方式可以是，採用等分或者近似等分的方法，實施中可以只分兩段，然後對每段進行polar編碼。
實施例7：
由於massive MIMO等原因，導致5G上行控制資訊(UCI)的最大回饋量大大增加，單載波情況下UCI最大回饋量不包括11位元CRC就達到543位元；5G支持每個單載波回饋UCI，但也支持多載波回饋UCI，這樣就會出現待編碼的序列的長度大於543+11=554，隨著UCI長度的增加，在更高的傳輸碼率上就會滿足分段條件。
為了保證上行控制通道的性能，在上述各實施例的基礎上，在本發明實施例中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數。
實施中，f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值； 在本發明實施例中，當傳輸碼率大於預設的第六碼率閾值時，直接根據預設的線性函數對待編碼的序列分段；實施中，預設的第六碼率閾值為0.2。
圖6為對應的模擬結果示意圖，根據圖6所示，其對應的分段方法可以採用如下規則：If R<=1/5
K_th=370；Else if R>1/5
K_th=1024*R+150；End
當碼率大於0.2時，可以採用線性函數K_th1=1024*R+150進行分段。
圖7為另一模擬結果示意圖，根據圖7所示可知，其對應的分段方法可以採用如下規則：If K(i)/M(i)<=1/5
K_th=350；Else if K(i)/M(i)>1/5
K_th=832*R+200；End
當碼率大於0.2時，也可以採用線性函數K_th1=832*R+200進行分段，採用該線性函數進行分段，也可以取得比較好的性能；對待編碼的序列分段時一種可行的實施方式可以是，採用等分或者近似等分的方法，實施中可以只分兩段，然後對每段進行polar編碼。
實施例8：
根據上述圖6和圖7所示，事實上當待編碼的位元大於600位元時，線性函數分界點比前面的分段方式更靠近兩條性性能曲線的交叉點，從分段意義上此種方式更精確，當然由於分段會導致polar解碼複雜度增加，到底取那種方式需要更好，需要折中考慮；因此，在實施例7的基礎上在本發明實施中，還可以考慮其他方式；其中，該確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段包括：根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值。
具體的，發送端預先設置有至少兩個碼率區間，並保存有每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，其中碼率區間中的最小碼率值不小於預設的第六碼率閾值；例如：預設的第六碼率閾值為0.2，預設有兩個碼率區間分別為大於0.2小於0.4，及大於等於0.4；發送端在根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段時，根據傳輸碼率，確定傳輸碼率對應的目的碼率區間，根據目的碼率區間對應的目標線性函數對該待編碼的序列分段。
例如：碼率區間為大於0.2小於0.4對應的線性函數為K_th1=1024*R+140，碼率區間大於等於0.4對應的線性函數為K_th1=832*R+200； 當然也可以預先劃分為三個碼率區間或者更多個碼率區間，每個碼率區間對應不同的線性函數；實施中，預設的第六碼率閾值為0.2。
圖8為本發明實施例提供的模擬結果示意圖，根據圖8所示，其對應的分段方法採用如下規則：If R<=1/5
K_th=340；Else if R>1/5 & R<2/5
K_th=1024*R+140；Else if R>=2/5
K_th=832*R+200；End
即，在碼率大於0.2，小於0.4時，可以採用線性函數K_th=1024*R+140分段，當碼率大於等於0.4時，採用線性函數K_th=832*R+200進行分段；即當R大於等於0.4在原來分段方法基礎上再增加個線性分段函數，這樣可以保證各個區域分段的精確化。
實施例9：
在上述實施例7和實施例8中，可以只考慮傳輸碼率，從而確定是否對待編碼序列分段，另外待編碼的序列的長度不同，也會對上行控制通道的性能產生影響，為了進一步保證上行控制通道的性能，在上述實施例7和實施例8的基礎上，確定對該待編碼序列進行分段之前，該方法還包括：判斷該待編碼序列的長度是否小於等於預設的第五長度閾值； 如果是，確定對該待編碼的序列分段。
實施中，第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值，N為大於0的數值，實施中，x為大於等於0.3，小於2的數值，N為2；因為隨著碼率的增加，當UCI的長度大於待編碼序列的最大長度時，不管是什麼碼率，都可以直接分段；待編碼序列的最大長度只是一個具體的例子，當然還可以是其他長度。
實施例10：
實施中，為了簡化流程，無論傳輸碼率為多少，都可以採用線性函數進行分段，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數。
具體的，在該實施例中無論傳輸碼率為多少，發送端根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段；其中，預設的線性函數可以是一個，也可以是兩個以上，如果包含兩個以上的線性函數時，在進行分段時，可以根據實際情況靈活選擇；實施中，h為500-1200，i為60-300。
實施例11：
在上述實施例10中，可以不考慮傳輸碼率，都採用線性函數進行分段，另因待編碼的序列的長度不同，也會對上行控制通道的性能產生影響，為 了進一步保證上行控制通道的性能，在上述實施例的基礎上，確定對該待編碼序列進行分段之前，該方法還包括：判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
實施中，第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值，N為大於0的數值，實施中，x為大於等於0.3，小於2的數值，N為2。
上述實施方式也可以理解為，當碼率低於某一預設值，如該預設值為0.9時，都採用同一線性函數來進行分段，例如可以為K_th=832*R+200；當碼率高於該預設值0.9時，採用其他方式，比如直接分段的方式，因為碼率過高按照線性方式進行分段也許有性能增益，但是直接分段方式也許更簡單。
在本發明實施例中，根據待編碼的序列長度敘述分段門限(Kth)，事實上分段門限也可在碼率已知的情況下也可按照編碼後資料長度(M)敘述；其關係為M=K/R，以Kth=aR+b為例，兩邊除以R即得Mth=a+b/R；其中R為傳輸碼率，K為待編碼的序列的長度。
本發明實施例根據待編碼的資訊位元長度敘述分段門限Kth，事實上分段門限也可在碼率已知的情況下，也可按照編碼後資料長度M敘述；其關係為M=K/R，以Kth=aR+b為例，兩邊除以R即得Mth=a+b/R；因此根據編碼後的資料長度進行分段的方式，可以根據本發明實施例公開的上述各實施方式，相應的推導而出，本領域技術人員根據上述描述進行相應的變形即可。
實施例12：
另外，上述各實施例中，在本發明實施例中，當該分段策略為對該待編碼的序列進行分段時，所述根據該分段策略，對該待編碼的序列進行相應處理包括：對該待編碼的序列中的資訊序列進行分段；或，對包含資訊序列及CRC序列的該待編碼的序列進行分段。
在本發明實施例中待編碼的序列中包括資訊序列和CRC序列，在對待編碼的序列進行分段時，可以只對待編碼的序列分段，這是因為在進行極化碼編碼時，在資訊序列之後添加CRC序列得到待編碼的序列，之後對待編碼的序列進行分段，一種可行的實施方式可以是均分為兩段，被分為兩段的待編碼的序列分別利用polar碼進行編碼，因此得到的分段後的待編碼的序列中可能只有一個有CRC；或者，也可以是對待編碼的序列中的資訊序列進行分段，也就是先將資訊序列分為兩段，每段添加L位元的CRC序列，例如11位元；比如資訊序列的長度不同，或nFAR值不同，添加的CRC序列的長度不同，具體可以根據需求進行靈活設置。
實施例13：
圖9為本發明實施例提供的一種極化編碼裝置結構示意圖，該裝置包括：確定模組51，用於根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；編碼模組52，用於根據該分段策略，對該待編碼的序列進行相應處理， 並將處理後的該待編碼的序列進行極化編碼；該確定模組51，具體用於判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段。
該確定模組51，具體用於如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該預設的第一碼率閾值為0.4。
該確定模組51，還用於根據該傳輸碼率及預設的第一函數，確定第一長度閾值；實施中，該預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率；實施中，該c不大於1200，且不小於800，該b不大於161，且不小於119；實施中，該c為1000，b為140。
該確定模組51，具體用於如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該預設的第二長度閾值不小於290，且不大於390； 實施中，該預設的第二長度閾值位340；實施中，該預設的第二碼率閾值為0.2。
實施中，該確定模組51，具體用於如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該第三碼率閾值為6/25；實施中，該預設的第三長度閾值不小於348，且不大於472；實施中，該預設的第三長度閾值為410。
實施中，該確定模組51，具體用於果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
實施中，該確定模組51，具體用於判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，根據該傳輸碼率及預設的第二函數，確定第四長度閾值；實施中，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率；實施中，該a不大於1200，且不小於800，該e不大於196，且不小於144； 實施中，該a為1000，e為170。
實施中，該確定模組51，具體用於判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段；實施中，該預設的第四碼率閾值為9/25。
實施中，該確定模組51，具體用於判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
實施中，該確定模組51，具體用於判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段；實施中，該預設的第五碼率閾值不小於0.2，且不大於0.9；實施中，該預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5；實施中，該預設的第五長度閾值不小於300，且不大於450；實施中，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
實施中，該確定模組51，具體用於判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數；實施中，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的 數值；實施中，該f為832，g為200。
實施中，該確定模組51，具體用於確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值；實施中，該預設的第六碼率閾值為0.2。
實施中，該確定模組51，具體用於確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數；實施中，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
實施中，該確定模組51，還用於判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，進行確定對該待編碼序列進行分段的步驟；實施中，該第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值；實施中，該x為大於等於0.3，小於2的數值，N為2。
實施中，編碼模組52，具體用於當該分段策略為對該待編碼的序列進行分段時，對該待編碼的序列中的資訊序列進行分段；或，對 包含資訊序列及CRC序列的該待編碼的序列進行分段。
實施例14：
基於同一發明構思，本發明實施例中還提供了一種電子設備，由於上述電子設備解決的原理與極化編碼方法相似，因此上述電子設備的實施可以參見方法的實施，重複之處不再贅述。
如圖10所示，為本發明實施例提供的電子設備結構示意圖，其中在圖10中，匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器61代表的一個或多個處理器和記憶體62代表的記憶體的各種電路連結在一起；匯流排架構還可以將諸如週邊設備，穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本文不再對其進行進一步描述；匯流排介面提供介面，處理器61負責管理匯流排架構和通常的處理，記憶體62可以存儲處理器61在執行操作時所使用的資料。
在本發明實施例提供的電子設備中：處理器61，用於讀取記憶體62中的程式，執行下列過程：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼。
實施中，該處理器61，具體用於判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段。
實施中，該處理器61，具體用於如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷 該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該預設的第一碼率閾值為0.4。
實施中，該處理器61，還用於根據該傳輸碼率及預設的函數，確定第一長度閾值。
實施中，該預設的函數為Kth=int(c*R+b)或者Kth=c*R+b，其中kth為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率；實施中，該c不大於1200，且不小於800，該b不大於161，且不小於119；實施中，該c為1000，b為140。
實施中，該處理器61，具體用於如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該預設的第二長度閾值不小於290，且不大於390；實施中，該預設的第二長度閾值位340；實施中，該預設的第二碼率閾值為0.2。
實施中，該處理器61，具體用於如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否 則，確定不對該待編碼的序列分段；實施中，該第三碼率閾值為6/25；實施中，該預設的第三長度閾值不小於348，且不大於472；實施中，該預設的第三長度閾值為410。
實施中，該處理器61，具體用於如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
實施中，該處理器61，還用於判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，根據該傳輸碼率及預設的第二函數，確定第四長度閾值。
實施中，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率；實施中，該a不大於1200，且不小於800，該e不大於196，且不小於144；實施中，該a為1000，e為170。
實施中，該處理器61，具體用於判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段；實施中，該預設的第四碼率閾值為9/25。
實施中，該處理器61，具體用於判斷該待編碼的序列的長 度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
實施中，該處理器61，具體用於判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段。
實施中，該預設的第五碼率閾值不小於0.2，且不大於0.9；實施中，該預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5。
實施中，該預設的第五長度閾值不小於300，且不大於450；實施中，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
實施中，該處理器61，具體用於判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數；實施中，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值；實施中，該f為832，g為200。
實施中，該處理器61，具體用於確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中 的最小碼率值不小於該預設的第六碼率閾值；實施中，該預設的第六碼率閾值為0.2。
實施中，該處理器61，具體用於確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數；實施中，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
實施中，該處理器61，還用於判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，進行確定對該待編碼序列進行分段的步驟。
實施中，該第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值；實施中，該x為大於等於0.3，小於2的數值，N為2。
實施中，該處理器61，具體用於當該分段策略為對該待編碼的序列進行分段時，對該待編碼的序列中的資訊序列進行分段；或，對包含資訊序列及CRC序列的該待編碼的序列進行分段。
實施例15：
在上述各實施例的基礎上，本發明實施例還提供了一種電腦存儲可讀存儲介質，該電腦可讀存儲介質內存儲有可由電子設備執行的電腦程式，當該程式在該電子設備上運行時，使得該電子設備執行時實現如下步驟：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分 段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該預設的第一碼率閾值為0.4。
實施中，所述判斷該待編碼的序列的長度是否大於預設的第一長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第一函數，確定第一長度閾值。
實施中，該預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率；實施中，該c不大於1200，且不小於800，該b不大於161，且不小於 119；實施中，該c為1000，b為140。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該預設的第二長度閾值不小於290，且不大於390；實施中，該預設的第二長度閾值為340；實施中，該預設的第二碼率閾值為0.2。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；實施中，該第三碼率閾值為6/25；實施中，該預設的第三長度閾值不小於348，且不大於472；實施中，該預設的第三長度閾值為410。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括： 如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段。
實施中，所述判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第二函數，確定第四長度閾值。
實施中，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率；實施中，該a不大於1200，且不小於800，該e不大於196，且不小於144；實施中，該a為1000，e為170。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段；實施中，該預設的第四碼率閾值為9/25。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾 值；如果是，確定對該待編碼的序列分段。
實施中，該確定對該待編碼的序列分段之前，該方法還包括：判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段。
實施中，該預設的第五碼率閾值不小於0.2，且不大於0.9；實施中，該預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5。
實施中，該預設的第五長度閾值不小於300，且不大於450；實施中，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數；實施中，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值；實施中，該f為832，g為200。
實施中，該確定根據預設的線性函數K_th1=f*R+g或K_th1 =int(f*R+g)對該待編碼的序列分段包括：確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值；實施中，該預設的第六碼率閾值為0.2。
實施中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略包括：確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數；實施中，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
實施中，確定對該待編碼序列進行分段之前，該方法還包括：判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
實施中，該第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值；實施中，該x為大於等於0.3，小於2的數值，N為2。
實施中，當該分段策略為對該待編碼的序列進行分段時，該 根據該分段策略，對該待編碼的序列進行相應處理包括：對該待編碼的序列中的資訊序列進行分段；或，對包含資訊序列及CRC序列的該待編碼的序列進行分段。
對於系統/裝置實施例而言，由於其基本相似於方法實施例，所以描述的比較簡單，相關之處參見方法實施例的部分說明即可。
本領域內的技術人員應明白，本發明的實施例可提供為方法、系統、或電腦程式產品；因此，本發明可採用完全硬體實施例、完全軟體實施例、或結合軟體和硬體方面的實施例的形式；而且，本發明可採用在一個或多個其中包含有電腦可用程式碼的電腦可用存儲介質(包括但不限於磁碟記憶體、CD-ROM、光學記憶體等)上實施的電腦程式產品的形式。
本發明是參照根據本發明實施例的方法、設備(系統)、和電腦程式產品的流程圖和/或方框圖來描述的，應理解可由電腦程式指令實現流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結合；可提供這些電腦程式指令到通用電腦、專用電腦、嵌入式處理機或其他可程式設計資料處理設備的處理器以產生一個機器，使得通過電腦或其他可程式設計資料處理設備的處理器執行的指令產生用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
這些電腦程式指令也可存儲在能引導電腦或其他可程式設計資料處理設備以特定方式工作的電腦可讀記憶體中，使得存儲在該電腦可讀記憶體中的指令產生包括指令裝置的製造品，該指令裝置實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
這些電腦程式指令也可裝載到電腦或其他可程式設計資料處理設備上，使得在電腦或其他可程式設計設備上執行一系列操作步驟以產生電腦實現的處理，從而在電腦或其他可程式設計設備上執行的指令提供用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。
儘管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本進步性概念，則可對這些實施例做出另外的變更和修改；所以，所附申請專利範圍意欲解釋為包括優選實施例以及落入本發明範圍的所有變更和修改。
顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍；這樣，倘若本發明的這些修改和變型屬於本發明申請專利範圍及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
S101~S102‧‧‧步驟

Claims (63)

  1. 一種極化編碼方法，其特徵在於，該方法包括：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼；其中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略，包括下列方式中的至少一種：方式一：判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段；方式二：如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式三：如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式四：如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式五：如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或 者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式六：判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段；方式七：判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段；方式八：判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數；方式九：確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數。
  2. 如請求項1所述的極化編碼方法，其中，該預設的第一碼率閾值為0.4。
  3. 如請求項1所述的極化編碼方法，所述判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第一函數，確定第一長度閾值。
  4. 如請求項3所述的極化編碼方法，其中，該預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中Kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率。
  5. 如請求項4所述的極化編碼方法，其中，該c不大於1200，且不小於800，該b不大於161，且不小於119。
  6. 如請求項5所述的極化編碼方法，其中，該c為1000，b為140。
  7. 如請求項1所述的極化編碼方法，其中，該預設的第二長度閾值不小於290，且不大於390。
  8. 如請求項7所述的極化編碼方法，其中，該預設的第二長度閾值為340。
  9. 如請求項1所述的極化編碼方法，其特徵在於，該預設的第二碼率閾值為0.2。
  10. 如請求項1所述的極化編碼方法，其中，該方式四中，該第三碼率閾值為6/25。
  11. 如請求項10所述的極化編碼方法，其中，該預設的第三長度閾值不小於348，且不大於472。
  12. 如請求項11所述的極化編碼方法，其中，該預設的第三長度閾值為410。
  13. 如請求項1所述的極化編碼方法，其中，所述判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，該方法還包括：根據該傳輸碼率及預設的第二函數，確定第四長度閾值。
  14. 如請求項13所述的極化編碼方法，其中，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中Kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率。
  15. 如請求項14所述的極化編碼方法，其中，該a不大於1200，且不小於800，該e不大於196，且不小於144。
  16. 如請求項15所述的極化編碼方法，其中，該a為1000，e為170。
  17. 如請求項1所述的極化編碼方法，其中，該預設的第四碼率閾值為9/25。
  18. 如請求項1所述的極化編碼方法，其中，該方式七中，確定對該待編碼的序列分段之前，該方法還包括：判斷該傳輸碼率是否小於或小於等於預設的第五碼率閾值；如果是，確定對該待編碼的序列分段。
  19. 如請求項18所述的極化編碼方法，其中，該預設的第五碼率閾值不小於0.2，且不大於0.9。
  20. 如請求項19所述的極化編碼方法，其中，該預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5。
  21. 如請求項19所述的極化編碼方法，其中，該預設的第五長度閾值不小於300，且不大於450。
  22. 如請求項21所述的極化編碼方法，其中，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
  23. 如請求項1所述的極化編碼方法，其中，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值。
  24. 如請求項23所述的極化編碼方法，其中，該f為832，g為200。
  25. 如請求項1所述的極化編碼方法，其中，該確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段包括：確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值。
  26. 如請求項1或25所述的極化編碼方法，其中，該預設的第六碼率閾值為0.2。
  27. 如請求項1所述的極化編碼方法，其中，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
  28. 如請求項1所述的極化編碼方法，其中，該方式八或該方式九中，確定對該待編碼序列進行分段之前，該方法還包括：判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
  29. 如請求項1所述的極化編碼方法，其中，該第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值。
  30. 如請求項29所述的極化編碼方法，其中，該x為大於等於0.3，小於2的數值，N為2。
  31. 如請求項1或25所述的極化編碼方法，其中，當該分段策略為對該待編碼的序列進行分段時，所述根據該分段策略，對該待編碼的序列進行相應處理包括：對該待編碼的序列中的資訊序列進行分段；或，對包含資訊序列及CRC序列的該待編碼的序列進行分段。
  32. 一種電子設備，其特徵在於，包括：記憶體和處理器；該處理器，用於讀取記憶體中的程式，執行下列過程：根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略；根據該分段策略，對該待編碼的序列進行相應處理，並將處理後的該待編碼的序列進行極化編碼；其中，該根據待編碼的序列的長度及傳輸碼率，確定該待編碼的序列對應的分段策略，包括下列方式中的至少一種：方式一：判斷該傳輸碼率是否大於或大於等於預設的第一碼率閾值；如果是，確定不對該待編碼的序列分段；方式二：如果該傳輸碼率不大於或者小於預設的第一碼率閾值，且不小於或大於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第一長度閾值，其中該第一碼率閾值大於該第二碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式三：如果該傳輸碼率小於或者小於等於預設的第二碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第二長度閾值； 如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式四：如果該傳輸碼率小於或者小於等於預設的第三碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第三長度閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式五：如果該傳輸碼率不小於或大於預設的第三碼率閾值，且不大於或者小於預設的第四碼率閾值，判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值，其中該第四碼率閾值大於該第三碼率閾值；如果是，確定對該待編碼的序列分段，否則，確定不對該待編碼的序列分段；方式六：判斷該傳輸碼率是否大於或大於等於預設的第四碼率閾值；如果是，確定不對該待編碼的序列分段；方式七：判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段；方式八：判斷該傳輸碼率是否大於預設的第六碼率閾值；如果是，確定根據預設的線性函數K_th1=f*R+g或K_th1=int(f*R+g)對該待編碼的序列分段，其中K_th1為第一長度值、f為預設的第五參數值、g為預設的第六參數值、R為傳輸碼率、int為取整函數；方式九：確定根據預設的線性函數K_th2=h*R+i或K_th2=int(h*R+i)對該待編碼的序列分段，其中K_th2為第二長度值、h為預設的第七參數值、i為預設的第八參數值、R為傳輸碼率、int為取整函數。
  33. 如請求項32所述的電子設備，其中，該預設的第一碼率閾值為0.4。
  34. 如請求項32所述的電子設備，其中，該處理器，還用於根據該傳輸碼率及預設的第一函數，確定第一長度閾值。
  35. 如請求項34所述的電子設備，其中，該預設的第一函數為Kth1=int(c*R+b)或者Kth1=c*R+b，其中Kth1為第一長度閾值、int為取整函數、c為預設的第一參數、b為預設的第二參數、R為傳輸碼率。
  36. 如請求項35所述的電子設備，其中，該c不大於1200，且不小於800，該b不大於161，且不小於119。
  37. 如請求項36所述的電子設備，其中，該c為1000，b為140。
  38. 如請求項32所述的電子設備，其中，該預設的第二長度閾值不小於290，且不大於390。
  39. 如請求項38所述的電子設備，其中，該預設的第二長度閾值為340。
  40. 如請求項32所述的電子設備，該預設的第二碼率閾值為0.2。
  41. 如請求項32所述的電子設備，其中，該方式四中，該第三碼率閾值為6/25。
  42. 如請求項41所述的電子設備，其中，該預設的第三長度閾值不小於348，且不大於472。
  43. 如請求項42所述的電子設備，其中，該預設的第三長度閾值為410。
  44. 如請求項32所述的電子設備，其中，該處理器，還用於判斷該待編碼的序列的長度是否大於或者大於等於預設的第四長度閾值之前，根據該傳輸碼率及預設的第二函數，確定第四長度閾值。
  45. 如請求項44所述的電子設備，其中，該預設的第二函數為Kth2=int(a*R+e)或者Kth2=a*R+e，其中Kth2為第四長度閾值、int為取整函數、a為預設的第三參數、e為預設的第四參數、R為傳輸碼率。
  46. 如請求項45所述的電子設備，其中，該a不大於1200，且不小於800，該e不大於196，且不小於144。
  47. 如請求項46所述的電子設備，其中，該a為1000，e為170。
  48. 如請求項32所述的電子設備，其中，該預設的第四碼率閾值為9/25。
  49. 如請求項32所述的電子設備，其中，該方式七中，該處理器，具體用於判斷該待編碼的序列的長度是否大於或大於等於預設的第五長度閾值；如果是，確定對該待編碼的序列分段。
  50. 如請求項49所述的電子設備，其中，該預設的第五碼率閾值不小於0.2，且不大於0.9。
  51. 如請求項50所述的電子設備，其中，該預設的第五碼率閾值為0.75，或2/3，或1/2，或2/5，或0.38，或0.36，或1/3，或0.3，或0.28，或0.26，或0.24，或1/4，或1/5。
  52. 如請求項50所述的電子設備，其中，該預設的第五長度閾值不小於300，且不大於450。
  53. 如請求項52所述的電子設備，其中，該預設的第五長度閾值為340，或350，或360，或370，或380，或390，或400，或410，或420，或430，或440，或450。
  54. 如請求項32所述的電子設備，其中，該f為位於500-1200範圍內的數值，g為位於60-300範圍內的數值。
  55. 如請求項54所述的電子設備，其中，該f為832，g為200。
  56. 如請求項32所述的電子設備，其中，該處理器，具體用於確定根據預先設定的至少兩個碼率區間，及每個碼率區間對應的預設的線性函數K_th1=fn*R+gn或K_th1=int(fn*R+gn)，確定該傳輸碼率對應的目的碼率區間，根據該目的碼率區間對應的目標線性函數對該待編碼的序列分段，其中該碼率區間中的最小碼率值不小於該預設的第六碼率閾值。
  57. 如請求項56所述的電子設備，其中，該預設的第六碼率閾值為0.2。
  58. 如請求項32所述的電子設備，其中，該h為位於500-1200範圍內的數值，i為位於60-300範圍內的數值。
  59. 如請求項32或57所述的電子設備，其中，該方式八或方式九中，該處理器，還用於判斷該待編碼序列的長度是否小於等於預設的第五長度閾值；如果是，進行確定對該待編碼序列進行分段的步驟。
  60. 如請求項32或49所述的電子設備，其中，該第五長度閾值位於最大待編碼位元長度的x倍到最大待編碼位元長度的N倍之間，其中x為大於0小於N的數值。
  61. 如請求項60所述的電子設備，其中，該x為大於等於0.3，小於2的數值，N為2。
  62. 如請求項32或56所述的電子設備，其中，該處理器，具體用於當該分段策略為對該待編碼的序列進行分段時，對該待編碼的序列中的資訊序列進行分段；或，對包含資訊序列及CRC序列的該待編碼的序列進行分段。
  63. 一種電腦可讀存儲介質，其中，其存儲具有可由電子設備執行的電腦程式，當該程式在該電子設備上運行時，使得該電子設備執行請求項1至31中任一項所述的極化編碼方法的步驟。
TW107134595A 2017-10-01 2018-10-01 一種極化編碼方法、裝置、電子設備及存儲介質 TWI713906B (zh)

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