TWI712152B - 包含環境強化晶片及較低環境強化晶片之積體電路裝置 - Google Patents

包含環境強化晶片及較低環境強化晶片之積體電路裝置 Download PDF

Info

Publication number
TWI712152B
TWI712152B TW104139480A TW104139480A TWI712152B TW I712152 B TWI712152 B TW I712152B TW 104139480 A TW104139480 A TW 104139480A TW 104139480 A TW104139480 A TW 104139480A TW I712152 B TWI712152 B TW I712152B
Authority
TW
Taiwan
Prior art keywords
circuit
test
integrated circuit
chip
circuit device
Prior art date
Application number
TW104139480A
Other languages
English (en)
Other versions
TW201631734A (zh
Inventor
葛瑞格 穆森 耶利克
維卡斯 錢德拉
Original Assignee
英商Ａｒｍ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英商Ａｒｍ股份有限公司 filed Critical 英商Ａｒｍ股份有限公司
Publication of TW201631734A publication Critical patent/TW201631734A/zh
Application granted granted Critical
Publication of TWI712152B publication Critical patent/TWI712152B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一種積體電路裝置具有至少一環境強化晶片及至少一較低環境強化晶片。該環境強化晶片上之環境強化電路當暴露至一預定環境條件時比該較低環境強化晶片上之該較低環境強化電路更抗劣化。使用一3D或2.5D積體電路技術而組合該等晶片。此對在不良環境條件(例如，高溫)下測試電路或對提供電路以在此等條件下操作而言係非常實用的。

Description

包含環境強化晶片及較低環境強化晶片之積體電路裝置
本發明係關於積體電路之領域。
近年來，正在開發新的積體電路技術，其等允許多個積體電路層在一垂直方向上堆疊。例如，在三維(3D)積體電路中，若干積體電路晶片在一垂直方向上堆疊。在所謂2.5D積體電路中，將若干晶片安裝於一中介層上，該中介層允許該等晶片經由該中介層而彼此通信。在傳統二維積體電路中，在水平方向上用於電路元件之間的有線連接之空間通常非常珍貴。在2.5D或3D電路中，可藉由在一垂直方向上之層間通信替換此水平佈線之一些，使得可減小電路面積。本發明力圖利用此等新技術。
自一態樣觀看，一種積體電路裝置包括：至少一環境強化晶片，其包括環境強化電路；及至少一較低環境強化晶片，其包括較低環境強化電路，其中該環境強化電路當暴露至至少一預定環境條件時比該較低環境強化電路更抗劣化；其中： (i)該積體電路裝置包括包含該至少一環境強化晶片及該至少一較低環境強化晶片之複數個垂直堆疊晶片；或(ii)該至少一環境強化晶片及該至少一較低環境強化晶片安裝於一中介層上以提供該至少一環境強化晶片與該至少一較低環境強化晶片之間的通信。自另一態樣觀看，一種積體電路裝置包括：至少一環境強化晶片構件，其用於支撐環境強化電路構件；及至少一較低環境強化晶片構件，其用於支撐較低環境強化電路構件，其中該環境強化電路構件用於當暴露至該至少一預定環境條件時比該較低環境強化電路構件更抗劣化；其中：(i)該積體電路裝置包括包含該至少一環境強化晶片構件及該至少一較低環境強化晶片構件之複數個垂直堆疊晶片構件；或(ii)該至少一環境強化晶片構件及該至少一較低環境強化晶片構件安裝於中介層構件上，用於允許該至少一環境強化晶片構件與該至少一較低環境強化晶片構件之間的通信。
另一態樣提供一種當一測試受試者電路暴露至至少一預定環境條件時測試該測試受試者電路之方法；該方法包括：提供一種積體電路裝置，其包括：包括一測試電路之至少一環境強化晶片及包括該測試受試者電路之至少一較低環境強化晶片，其中該至少一環境強化晶片上之該測試電路當暴露至該至少一預定環境條件時比該至少一較低環境強化晶片上之該測試受試者電路更抗劣化，其中(I)該積體電路裝置包括包含該至少一環境強化晶片及該至少一較低環境強化晶片之複數個垂直堆疊晶片；或(ii)該至少一環境強化晶片及該至少一較低環境強化晶片安裝於一中介層上以提供該至少一環境強化晶片與該至少一較低環境強化晶片之間的通信； 使用該至少一環境強化晶片上之該測試電路而對該測試受試者電路執行一測試操作，同時使該測試受試者電路暴露至該至少一預定環境條件；及捕獲或輸出在使用該至少一環境強化晶片上之該測試電路之該測試操作期間而獲得之至少一測試量測。
將自結合附圖閱讀之闡釋性實施例之下列詳細描述而明白本發明之上文、及其他目標、特徵及優點。
2:3D積體電路裝置
4:環境強化晶片/上晶片/BIST晶片/目標晶片層/測試晶片
6:較低環境強化晶片/下晶片/測試晶片/目標晶片/BIST層/測試受試者晶片
8:基板
10:矽穿孔(TSV)
12:線接合
14:金屬佈線層
16:無線通信元件/局部傳輸器
20:矽中介層
30:感測器
32:記憶體
34:處理器
40:測試電路
42:測試受試者電路
50:受測試裝置(DUT)
70:局部加熱元件
100:步驟
102:步驟
104:步驟
106:步驟
圖1A至圖1C繪示包括至少一環境強化晶片及至少一較低環境強化晶片之一3D積體電路之實例；圖2繪示一2.5D積體電路之一實例，其中環境強化晶片及較低環境強化晶片安裝於一中介層上；圖3繪示一3D或2.5D積體電路之一第一實例，其中該環境強化晶片包含用於捕獲或儲存感測器資料之電路且該較低環境強化晶片包含用於處理或傳達該資料之電路。
圖4展示一實例，其中該環境強化晶片包含一測試電路且一較低環境強化晶片包含一測試受試者電路；圖5展示在高溫下用於測試電遷移之一實例，其中該環境強化晶片包含用於選擇在該較低環境強化晶片上之受測試裝置之一可定址陣列；圖6繪示其中該環境強化晶片包含用於應用一測試演算法至一目標電路之一內建自我測試(BIST)電路之一實例；圖7展示其中該環境強化晶片包含用於加熱較低環境強化晶片之對應區域之局部加熱元件之一實例；及圖8係繪示一測試方法之一流程圖。
一種積體電路裝置可包括：至少一環境強化晶片，其包括環境強化電路；及至少一較低環境強化晶片，其包括較低環境強化電路，其中該環境強化電路當暴露至至少一預定環境條件時比該較低環境強化電路更抗劣化。可使用3D或2.5D技術而組合該環境強化晶片及該較低環境強化晶片。例如，該積體電路裝置可具有包含該至少一環境強化晶片及該至少一較低環境強化晶片之若干垂直堆疊晶片(例如，一3D積體電路)。在另一實例中，該等晶片可安裝於一中介層上以提供該至少一環境硬體晶片與該至少一較低環境硬體晶片之間的通信(例如，使用2.5D積體電路技術)。
此方法為被期望在不良環境條件(諸如(例如)高溫)中操作之裝置或為在此等條件下測試裝置提供顯著益處。該等各自晶片可由不同半導體技術建構，使得一個晶片在該目標環境條件下比另一者更抗劣化。該環境強化晶片可提供需要在所要環境條件下操作之環境關鍵功能性而該較低環境強化晶片可包含在彼條件下無需起作用之其他功能性。
該方法可對測試積體電路之可靠性特別實用，此係因為該環境強化晶片可提供一測試電路用於測試提供於該較低環境強化晶片上之一測試受試者電路，使得在該裝置整體暴露至該預定環境條件用於測試時該測試電路可保持起作用。例如，該測試可測試該測試受試者電路歸因於電遷移、時間相依介電質崩潰、偏壓溫度不穩定性、或熱載子注入、周圍輻射、或靜電應力之一或多者之劣化，其可通常取決於該裝置之環境條件。
在一實例中，該測試受試者電路可包括若干受測試裝置(DUT)。例如，各DUT可包括一電線、一電晶體、一邏輯閘、電晶體或邏輯閘之一集合、或一更複雜電路。該測試電路可包括用於在一給定時間選擇該等DUT之哪些待測試之一選擇器電路。此係非常實用的，此係因 為通常可被提供於正被測試之晶片上之輸入插腳之數目係有限的。
例如，用以產生待測試環境條件之裝置可限制可被製成測試晶片之連接之數目，例如，用於烘電路達高溫度之烘箱僅可具有用於一定數目個電線與該測試電路介接之空間。可藉由在該測試受試者晶片上提供選擇電路而減小所需外部插腳之數目，以將自外部輸入之信號擴充至選擇個別DUT用於測試之信號。然而，當在不良環境條件下測試時，該選擇電路自身可失效，防礙適當測試該等DUT自身。因此，在不良環境條件下之現有測試通常已受限於用自外部提供之信號來個別選擇各DUT，因此限制可在一單一測試晶片上測試之DUT之總數目。
藉由在一分開之環境強化晶片(其使用3D或2.5D技術而與該測試受試者晶片耦合)上提供一選擇器電路，即使當該測試受試者電路開始失效，該選擇器電路仍可繼續起作用。例如，該選擇器電路可包括：一可定址陣列，其用於回應於自外部輸入之一位址而選擇一或多個DUT以進行測試；或一掃描鏈，其回應於一給定輸入信號而以一預定序列選擇該等待測試DUT。此允許使用相對較少輸入信號來選擇更大量DUT以進行測試，使得對外部輸入之數目之限制不影響可受測試之DUT之數目。使可在一單一測試晶片上測試之DUT之數目增加具有若干優點，首先，經增加樣本大小帶來更多統計上有效結果，且其次，可減小每DUT之成本。
在其他實例中，該環境強化晶片上之該測試電路可應用比僅僅輸入一些信號以測試一物理崩潰效果更複雜之一測試演算法。例如，該測試電路可包括一內建自我測試(BIST)電路，其可對位於該較低環境強化晶片上之該測試受試者電路運行各種測試演算法。例如，該測試受試者電路可包括一處理器、一記憶體、系統單晶片、或其他相對複雜電路，且該BIST電路可執行各種操作以測試該測試受試者電路 是否適當地回應於所施加刺激。例如，一記憶體BIST電路可對一記憶體執行各種讀取及寫入操作以測試記憶體是否正確地起作用。典型BIST實施方案不適用於在不良環境條件下測試，此係因為該BIST電路自身可在此等條件下失效，防礙適當測試該測試受試者電路。藉由在該環境強化晶片上提供該BIST電路，可在更廣範圍之環境條件上更徹底地測試該測試受試者電路，以得到關於該測試受試者電路之可靠性之經增加資訊。
在一些實例中，可提供至少一局部加熱元件，用於局部加熱該測試受試者電路之一對應區域。該等局部加熱器對依使用加熱整體電路之一全域加熱器係不可行之方式加應力於該測試受試者電路而言係實用的。例如，若僅該測試受試者電路之一些組件係作用中的，則該等局部加熱器可複製可在該測試受試者電路內出現之條件。雖然該等局部加熱元件可提供於該較低環境強化晶片上，但是將該等局部加熱元件提供於該環境強化晶片上可為特別實用，允許更大加熱(欲達成更大加熱，該等局部加熱元件可要求比可由該較低環境強化晶片上之電路承受之情況更高之一電壓或功率)。替代地，該等局部加熱元件可在與該環境強化晶片及該較低環境強化晶片兩者分離之另一晶片上。在一些情況下，來自該等加熱元件之熱量可通過自然熱傳導而傳導通過至該較低環境強化晶片。然而，就一3D積體電路而言，可藉由矽穿孔(TSV)垂直延伸穿過該等堆疊層之一或多者以在該局部加熱元件與該測試受試者電路之該對應區域之間傳導熱而達成更有效熱傳導。
具有環境強化晶片及較低環境強化晶片之3D或2.5D積體電路對期望在不良條件下操作之裝置而言亦可為實用的。例如，無線感測器節點或物聯網(IoT)裝置可通常在相對較不適宜條件下之場域中操作，諸如高溫/低溫、高濕度、高酸度、或高輻射位準。例如，一油 井中之一感測器可能需要承受高溫，空間中之一感測器可能需要承受高輻射位準等。雖然整體裝置可由環境強化裝置組成(例如，使用高溫半導體)，但是此相較於較低環境強化裝置可相對較昂貴的。通常，該裝置之僅一些功能性將需要在不良條件下保持起作用。例如，就油井實例而言，放置於一鑽頭上之一感測器僅可需要當向下置入該油井時捕獲及/或儲存感測器資料，但是該感測器資料之處理及/或該感測器資料至其他裝置之傳達可等待直至已自該油井擷取該感測器為止。因此，藉由提供諸如一資料感測器及記憶體等之元件於該2.5D/3D積體電路之該環境強化晶片上、及提供該處理電路或通信電路於該較低環境強化晶片上，該裝置之成本可下降同時相較於2D積體電路提供經改良面積效率。
該環境強化晶片可為在一給定環境條件下比該較低環境強化晶片具有經增加抗劣化性之任何裝置。例如，該預定環境條件可包括下列之至少一者：高於一溫度臨限之溫度、低於一溫度臨限之溫度、高於一濕度臨限之濕度、經增加酸度(pH低於某一臨限)、高於某一臨限之周圍輻射之位準、或靜電應力(諸如過電壓)。半導體技術係可用的，其在此等條件下提供經增加抗崩潰性。例如，針對高溫操作，可使用包括碳化矽或氮化鎵之裝置。替代地，該環境強化晶片可具有一電路設計，其內建在所要條件下比該較低環境強化晶片更抗劣化之保護，而不是使用一不同半導體技術。例如，該環境強化晶片可包含一些冗餘以防止某些元件在該預定環境條件下失效。
針對一3D積體電路，該等垂直堆疊晶片可依不同方式而彼此通信。例如，矽穿孔可部分或完全延伸穿過該等晶片之至少一些。替代地，線接合可在該等堆疊層之間穿過。再者，一些實例可在該等堆疊晶片之間使用無線通信(例如，使用無線電通信)。類似地，在該2.5D積體電路中，該等各自晶片可藉由此等技術之任一者而與矽中介層通 信。
圖1A至圖1C繪示包含至少一環境強化晶片4及至少一較低環境強化晶片6之3D積體電路裝置2之三個實例。環境強化晶片4在一特定環境條件下比較低環境強化晶片6更抗劣化(物理劣化或功能性劣化)。在圖1A至圖1C之實例之各者中，晶片4、6係在一垂直方向上在一基板8上安裝於彼此頂部上之一堆疊組晶片之部分(相對於平行於基板8之平面之水平方向，該垂直方向垂直於基板8之平面)。一些實例可具有一個以上環境強化晶片4或一個以上較低環境強化晶片6(例如，參見圖1B)。一些實例亦可包含除環境強化晶片4及較低環境強化晶片6以外之一或多個晶片。
圖1A至圖1C展示用於在該等堆疊晶片之間通信之不同通信技術。在圖1A中，下晶片6具有延伸穿過下晶片6以允許上晶片4與下晶片6及基板8通信之矽穿孔(TSV)10。在其他實例中，該等TSV可不完全延伸穿過下晶片6，而是代替地可中途停止至晶片6中。再者，該等TSV亦可延伸(部分或完全)至晶片4中。再者，在一些例項中，可能根本不存在具有TSV之一晶片。晶片4可與晶片6配對且直接放置於一印刷電路板上。再者，在一些情況下，可在TSV 10與晶片4之間存在一額外凸塊層。
在圖1B中，在相鄰晶片之間延伸之線接合12使一上晶片鏈接至延伸超過該上晶片的該下晶片之一部分。替代地，一金屬佈線層14可延伸達該等晶片之側。在圖1C之實例中，該等晶片包含若干無線通信元件16，其等可藉由使用調頻(例如)以防止不同局部傳輸器16之間的串擾之無線電波而彼此通信。圖2展示2.5D積體電路技術之一實例，其中環境強化晶片4及較低環境強化晶片6安裝於一矽中介層20上，矽中介層20繼而安裝於基板8上。中介層20可包括一電路，該電路包含使晶片4之部分連接至晶片6之對應部分之連接。將瞭解，亦可 使用3D或2.5D積體電路技術之其他形式，且該積體電路亦可包含為簡潔起見而未展示於圖式中之許多其他類型層。
圖3展示一實例，其中環境強化晶片4包含用於捕獲感測資料之一感測器30(諸如(例如)一溫度感測器)及用於儲存該經捕獲感測資料之一記憶體32。較低環境強化晶片6包含用於處理儲存於記憶體32中之該感測資料之一處理器34及用於將該原始或已處理感測資料傳輸至一外部裝置之一無線電單元36。環境強化晶片4及較低環境強化晶片6經組合以形成一3D或2.5D積體電路，如在早前實例中。此方法對可在不良條件(諸如高溫)下操作之一無線感測器而言係實用的。當在不良操作條件下時，環境強化晶片4可繼續操作以捕獲並儲存該感測資料。使由在不良環境條件中處於作用中之該較低環境強化晶片提供之處理及通信功能並非必要條件，且因此，此可使用較低環境強化裝置而更便宜地建構。一旦該裝置自該不良環境條件返回，則可用另一裝置處理該感測資料或傳達該資料。其他實例可在各自晶片4、6上實施其他類型之電路，取決於在所要環境條件下需要操作哪些功能。
圖4展示另一實例，其中環境強化晶片4包含一測試電路40，且較低環境強化晶片6包含用於由測試電路40測試之一測試受試者電路42。使用任何已知3D或2.5D積體電路技術，晶片4、6再次經組合以形成一3D或2.5D積體電路。此方法係非常實用的，此係因為其允許在測試電路不劣化之情況下而在環境條件下測試該測試受試者電路。
圖5展示包括具有一測試電路40之一環境強化晶片4及具有一測試受試者電路42之一較低環境強化晶片6之一3D積體電路之一更詳細實例。將瞭解，可在一2.5D積體電路中實施該相同電路。例如，此方法可用以使在高溫待測試之一晶片4連接至由高溫半導體裝置(諸如碳化矽(SiC)或氮化鎵(GaN))製成之一晶片6，以促進高溫測試之改良。此特定實例係針對電遷移測試。在加速溫度及電流下執行電遷移 (EM)測試以在一合理時間內產生失效。所用溫度(攝氏250度至攝氏350度)超過習知CMOS裝置之能力，因此習知EM測試受限於被動受測試裝置(DUT)，典型地，連接至外部插腳之簡單電線。更複雜的問題係在具有一有限通道計數(幾十)之設計烘箱中執行該高溫測試。晶圓級EM測試方法確實存在，但是從可靠性角度，此等視為不精確的且不在任何真實晶圓代工廠EM評估中使用。該等EM DUT自身通常要求非常精確的電阻量測，因此其等在開爾文(Kelvin)模式中測試，意謂每受測試裝置4個導線，兩個導線施加一電流至該DUT，且兩個導線量測一電壓。實際上，包含擠壓監測，要求每DUT至少5個導線。例如，圖5展示一實例，其中各DUT 50使用六個輸入導線P1至P6。歸因於此等限制，典型EM測試受限於幾十個受測試裝置(DUT)，且因此統計可視性受限於約1%失效率，其在該等晶片可能含有十億以上互連電線時受關注。此特別受關注，此係因為EM(如同許多可靠性機制)係一統計學問題，在某種程度上與在膜中之晶界之隨機分佈有關，其係EM失效之弱點。進一步擔憂係一些作者已提議不同失效模式在失效分佈之早期、低概率尾部中發生。因此，可期望增加可在一給定測試晶片上一次測試之DUT 50之數目。一次測試大量裝置之一額外優點係可在一給定時間內在較低溫度量測統計學上顯著失效率。此允許較低溫度測試(仍足夠高以防止使用晶片上解決方案)、及因此回到正常操作條件之一更精確外插。特別關於EM，存在若干不同機制同時工作(各者具有不同啟動能量)之擔憂，因此使用典型測試方法完成之自高溫返回之外插可能係錯誤的，且額外防護間隔(guard-banding)跟著發生。
為一次測試更多裝置，環境強化晶片4上之測試電路40可用作一選擇器，其用於選擇在較低環境強化晶片6上的個別DUT 50或群組之DUT 50以進行測試。例如，圖5展示一實例，其中測試電路40包括一 可定址陣列，使得用於大量DUT之電壓感測信號可多工成小數目個板信號插腳。該等板插腳可僅僅輸入一列位址及一行位址及輸入信號P1至P6，且該可定址陣列可接著將該列/行位址映射至適當單元胞且接著使用上文所討論之該等通信方法之一者而將輸入信號P1至P6路由至另一晶片6上之對應DUT 50。另一實例可使用用於選擇個別待測試DUT之一掃描鏈或其他電路，而非該可定址陣列。一般而言，此一選擇器電路不可形成於晶片6上之晶片上，此係因為該等CMOS裝置在高測試溫度下將失效。然而，吾等可利用3D或2.5D積體電路(IC)技術以使一組被動DUT與由高溫超導體建構之晶片4上之一可定址陣列配對。商業晶圓代工服務現在若干高溫裝置材料中可用，包含碳化矽及氮化鎵。待使用之「3D」技術係不重要的，其可為實際3D(諸如使用矽穿孔)或使用中介層之2.5D。此等技術之兩者現商業地用於許多晶圓代工廠及封裝廠。吾等確實不需要一高密度互連來達成在可測試DUT/板中之一顯著改良，因此標準可用之3D/2.5D IC技術將為足夠的。
此配置可直接用於使用高溫加速之其他可靠性機制，諸如時間相依介電質崩潰(TDDB)、偏壓溫度不穩定性(BTI)、熱載子注入(HCI)等。
因為傳統EM測試已涉及在專用烘箱中小樣本大小之封裝及長期測試，所以專業3D封裝之額外成本將不會特別高。此外，每烘箱之DUT之數目(受限於烘箱導線數)可隨著放置於該環境強化晶片上之額外電路而大幅地增加。實例將包含電流源、電壓感測器、及/或所感測電壓之類比轉數位轉換(ADC)。上文所討論之解決方案亦可展現優於習知可靠性烘箱方法之一引人注目的成本優點。
此概念亦可用於若干其他領域。此概念可用於使用以低溫操作為方針之其他專業半導體程序之低溫測試或在不良環境(諸如，高濕 度、酸度等)中之測試。此等應用可對可通常包含嚴苛環境之物聯網應用或在無線感測器網路中尤其有價值。該方法亦可用於單一事件頂鍛測試(upset testing)(顆粒撞擊誤差)、將一測試晶片與一輻射硬晶片配對。額外應用可能產生局部雜訊訊跡。
除被動可靠性DUT之測試外，此概念可延伸至測試全電路，包含核心或SoC作為「受測試晶片」，例如，如圖6中所展示。在此情況下，可在環境強化程式序/晶片4中建立一BIST電路，且接著此可使用2.5D/3D技術而與受測試晶片6配對。此方法允許對目標晶片之溫度上限之高速徹底測試，而不用擔憂首先使一習知晶片上BIST電路失效且因此不使可視性正好失效及如何失效。此應用可允許僅僅藉由直接觀察/特性化來驗證較大溫度操作窗，而且亦可允許高溫失效機制之經增強學習，導致促進更高溫度操作之設計改變。此情況在先進程序節點中特別有價值，其中熱擔憂開始限制峰值效能，且不能很好地理解多核心系統中之熱可靠性之準確限制因數。
亦存在潛在混合應用，併入專業可靠性測試及BIST。如圖7中所展示，一選項係使用環境強化(例如，高溫)晶片4來產生局部加熱且亦加應力於該受測試晶片。因此，晶片4可包含局部加熱元件70，其等加熱較低環境強化晶片6之對應區域。例如，如圖5中之一可定址陣列可用以選擇哪些局部加熱元件70係作用中的。提供局部加熱器允許依在之前不可行之方式加應力於晶片6上之SoC。其他解決方案包含直接新增局部加熱器特徵至目標電路，但是此在定義上係一測試晶片且並非真實地產品代表。
可依若干方式建立該等局部加熱器：
1、僅僅包含於BIST晶片4上且可透過一直接表面接合或透過一中介層而使用自然熱傳導。
2、在一矽穿孔(TSV)技術之實例中，專用TSV可用以更有效地將 熱自BIST晶片4(環境強化晶片)向下傳導至受測試之晶片6(較低環境強化晶片)。
3、可在測試晶片6上建立特徵以充當透過3D互連而向上連接至BIST晶片4之實際加熱器，其亦係可行的。此選項類似於所註明之現有技術，但是事實上該BIST晶片由高溫半導體裝置製成係一優點，此係因為其等通常係非常高電壓/高功率裝置，且因此透過上層金屬電線加熱可比使用標準CMOS驅動器更實務。再者，若該等加熱器受限於在目標晶片上之上層金屬化，則測試晶片與產品晶片之間的差異可經最小化。
4、組合高溫(高功率)半導體及基於3DIC之測試之另一潛在優點係此等裝置能夠透過RF構件而局部加熱。例如，氮化鎵半導體裝置係替換微波爐中之磁控管之領先候選者。該等測試裝置中之RF能力亦可實現雜訊產生及測試。
在一些時序關鍵BIST實施方案中，關注該BIST結構之設計以補償該等高溫裝置之自然溫度相依以設計出盡可能溫度不依賴之一BIST電路。在此類型之設計中亦需要考慮該等3D互連之溫度相依性。
沒必要使此概念限制於兩個晶片4、6。該測試系統可由一個以上晶片組成。例如，其可由一加熱器層及一BIST層6組成，且目標晶片層4可位於此3晶片配置之底部、頂部或中間。另外，本發明技術不受限於一個測試受試者晶片6及一個測試晶片4。可有利地延伸此為一個至許多個、或許多個至一個。
雖然透過TSV電線而連接於BIST晶片4上之溫度感測器可製成足夠精確，但是新增至目標晶片6之局部溫度感測器可係有益的。預期局部溫度感測器之併入無論如何都會在產品晶片中增加，且因此此選項可以不迫使該測試晶片實施方案與該產品實施方案之間的一差異。
在成本評估中存在許多工作中的變數。在標準可靠性測試中，舉EM實例，封裝一小群組之晶片，各者具有一或兩個受測試裝置。因為簡單EM測試結構可經製成一常見插腳組態，所以若希望測試不同測試結構則成本不增加。就此3DIC技術而言，此相同範例可存在：若不同測試晶片符合相同插腳組態，則全部可使用相同已製造BIST晶片，且成本不增加。然而，除已討論之該等更複雜SoC測試實施方案之一些外，若不同晶片不能符合相同插腳組態，則對一不同受測試晶片之改變可要求至少一遮罩級改變。因此，針對此技術之一成本減輕選項包含設計BIST晶片使得最小數目個遮罩之重新設計可允許再組態成多個已測試晶片組態。(若一常見插腳組態不實際)。此將結合在晶圓廠中觸排晶圓(banking wafer)，諸如用於經由ROM程式化。據此，在此情況下，一簡單選項將係界定晶片之間的一共同連接網格，接著對該BIST晶片使用一最後經由程式化(last-via-programming)設計技術以正確地配對測試插腳。成本比較中之另一因數係已製造測試晶片之最小單元將比習知封裝之最小單元大得多，且固定成本亦將大得多(由於額外遮罩層及3DIC程序自身)。在全晶片測試範例中，此係一重要考量且可藉由一1對多測試組態而減輕。針對被動裝置測試之更簡單實例，使用此提議之任何成本增加應大於由本技術所供應之樣本大小之量級增加而補償之情況。
圖8係展示在一預定環境條件下測試一測試受試者電路之一流程圖。在步驟100處，將3D/2.5D積體電路暴露至環境條件。在步驟102處，測試電路40應用一測試操作或程序。在步驟104處，獲得一測試量測。在步驟106處，使用環境強化晶片上之測試電路40而捕獲及/或輸出該測試量測。
術語「晶片(dice、dies及die)」可全部用於「晶片(die)」之複數。
在本申請案中，字「經組態以…」用於意謂一器件之一元件具有能夠執行所界定操作之一組態。在本背景內容中，一「組態」意謂硬體或軟體之互連之一配置或方式。例如，該器件可具有提供該所界定操作之專用硬體，或一處理器或其他處理裝置可經程式化以執行該功能。「經組態以…」不暗示該器件元件為提供該所界定操作而需以依任何方式改變。
雖然在本文中已描述特定實施例，但是將瞭解本發明不受限於此且在本發明之範疇內可對其做許多修改及新增。例如，在不背離本發明之範疇之情況下，可使用獨立申請專利範圍之特徵而做下列附屬申請專利範圍之特徵之各種組合。
2:3D積體電路裝置
4:環境強化晶片/上晶片/BIST晶片/目標晶片層/測試晶片
6:較低環境強化晶片/下晶片/測試晶片/目標晶片/BIST層/測試受試者晶片
8:基板
10:矽穿孔(TSV)

Claims (19)

  1. 一種積體電路裝置，其包括：至少一環境強化晶片，其包括環境強化電路；及至少一較低環境強化晶片，其包括較低環境強化電路，其中該環境強化電路當暴露至至少一預定環境條件時比該較低環境強化電路更抗劣化；其中該積體電路裝置包括包含該至少一環境強化晶片及該至少一較低環境強化晶片之複數個垂直堆疊晶片，以及其中在該複數個垂直堆疊晶片之間的通信，係由直接在該複數個垂直堆疊晶片之相鄰的晶片之間使用多個傳輸器及具有調頻(frequency modulation)以防止該等傳輸器之間的串擾之無線電波的無線通信所提供。
  2. 如請求項1之積體電路裝置，其中該積體電路裝置包括包括該複數個垂直堆疊晶片之一3D積體電路。
  3. 如請求項1之積體電路裝置，其中該較低環境強化電路包括一測試受試者電路，且該環境強化電路包括執行該測試受試者電路之測試之一測試電路。
  4. 如請求項3之積體電路裝置，其中該測試包括可靠性測試，用於測試該測試受試者電路當暴露至該至少一預定環境條件時之劣化。
  5. 如請求項4之積體電路裝置，其中該可靠性測試用於測試該測試受試者電路歸因於下列之至少一者之劣化：電遷移；時間相依介電質崩潰；偏壓溫度不穩定性； 熱載子注入；靜電應力；及周圍輻射。
  6. 如請求項3之積體電路裝置，其中該測試受試者電路包括複數個受測試裝置(DUT)，且該測試電路包括選擇該等待測試DUT之一或多者之一選擇器電路。
  7. 如請求項6之積體電路裝置，其中該選擇器電路包括回應於輸入至該選擇器電路之至少一位址而選擇該等待測試DUT之該一或多者之一可定址陣列。
  8. 如請求項6之積體電路裝置，其中該選擇器電路包括以一預定序列而選擇該等待測試DUT之一掃描鏈。
  9. 如請求項3之積體電路裝置，其中該測試電路包括對該測試受試者電路執行一預定測試演算法之一內建自我測試(BIST)電路。
  10. 如請求項3之積體電路裝置，其包括局部加熱該測試受試者電路之一對應區域之至少一局部加熱元件。
  11. 如請求項10之積體電路裝置，其中該至少一局部加熱元件提供於該至少一環境強化晶片之一者上。
  12. 如請求項11之積體電路裝置，其中該積體電路裝置包括該複數個垂直堆疊晶片，且該等垂直堆疊晶片之至少一者包括提供該至少一局部加熱元件與該測試受試者電路之該對應區域之間的熱傳導之至少一矽穿孔。
  13. 如請求項1之積體電路裝置，其中該環境強化電路包括捕獲或儲存當該積體電路裝置暴露至該至少一預定環境條件時而感測之感測資料之電路；且該較低環境強化電路包括處理該感測資料或傳達該感測資料至另一裝置之電路。
  14. 如請求項1之積體電路裝置，其中該至少一預定環境條件包括下列之至少一者：高溫；低溫；高濕度；高酸度；高周圍輻射位準；及靜電應力。
  15. 如請求項1之積體電路裝置，其中該環境強化電路由高溫半導體裝置建構。
  16. 如請求項15之積體電路裝置，其中該等高溫半導體裝置包括碳化矽或氮化鎵。
  17. 如請求項1之積體電路裝置，其中該積體電路裝置包括該複數個垂直堆疊晶片，且由下列之至少一者提供該等垂直堆疊晶片之間的通信：矽穿孔，其等延伸穿過該等垂直堆疊晶片之至少一些；佈線，其在該等垂直堆疊晶片之間穿過；及無線通信。
  18. 一種積體電路裝置，其包括：至少一環境強化晶片，其包括環境強化電路；及至少一較低環境強化晶片，其包括較低環境強化電路，其中該環境強化電路當暴露至至少一預定環境條件時比該較低環境強化電路更抗劣化；其中該至少一環境強化晶片與該至少一較低環境強化晶片之間的通信，係由直接在相鄰的晶片之間使用多個傳輸器及具有調頻以防止該等傳輸器之間的串擾之無線電波的無線通信所提 供。
  19. 一種當一測試受試者電路暴露至至少一預定環境條件時測試該測試受試者電路之方法；該方法包括：提供一積體電路裝置，其包括：包括一測試電路之至少一環境強化晶片及包括該測試受試者電路之至少一較低環境強化晶片，其中該至少一環境強化晶片上之該測試電路當暴露至該至少一預定環境條件時比該至少一較低環境強化晶片上之該測試受試者電路更抗劣化，其中該積體電路裝置包括包含該至少一環境強化晶片及該至少一較低環境強化晶片之複數個垂直堆疊晶片；提供無線通信，其係直接在該複數個垂直堆疊晶片之相鄰的晶片之間使用多個傳輸器及具有調頻以防止該等傳輸器之間的串擾之無線電波；使用該至少一環境強化晶片上之該測試電路而對該測試受試者電路執行一測試操作，同時使該測試受試者電路暴露至該至少一預定環境條件；及捕獲或輸出在使用該至少一環境強化晶片上之該測試電路之該測試操作期間而獲得之至少一測試量測。
TW104139480A 2014-12-04 2015-11-26 包含環境強化晶片及較低環境強化晶片之積體電路裝置 TWI712152B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/560,755 2014-12-04
US14/560,755 US10036774B2 (en) 2014-12-04 2014-12-04 Integrated circuit device comprising environment-hardened die and less-environment-hardened die

Publications (2)

Publication Number Publication Date
TW201631734A TW201631734A (zh) 2016-09-01
TWI712152B true TWI712152B (zh) 2020-12-01

Family

ID=55080136

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139480A TWI712152B (zh) 2014-12-04 2015-11-26 包含環境強化晶片及較低環境強化晶片之積體電路裝置

Country Status (3)

Country Link
US (1) US10036774B2 (zh)
TW (1) TWI712152B (zh)
WO (1) WO2016088085A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170066082A (ko) * 2015-12-04 2017-06-14 삼성전자주식회사 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법
US9929149B2 (en) 2016-06-21 2018-03-27 Arm Limited Using inter-tier vias in integrated circuits
CN109388826B (zh) * 2017-08-09 2023-09-12 默升科技集团有限公司 使能2.5d器件级静态时序分析的管芯接口
US11430744B2 (en) * 2017-08-10 2022-08-30 Cree, Inc. Die-attach method to compensate for thermal expansion
KR102553267B1 (ko) * 2018-05-17 2023-07-07 삼성전자 주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
TWI786824B (zh) * 2021-09-14 2022-12-11 京元電子股份有限公司 具溫度量測組件之半導體測試模組

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US20110309357A1 (en) * 2010-06-18 2011-12-22 Industrial Technology Research Institute Measuring apparatus
US20120110402A1 (en) * 2010-11-02 2012-05-03 Syntest Technologies, Inc. Method and apparatus for testing 3d integrated circuits
US20130326294A1 (en) * 2012-05-30 2013-12-05 Industrial Technology Research Institute 3-D Memory and Built-In Self-Test Circuit Thereof
US20140239300A1 (en) * 2013-02-26 2014-08-28 Samsung Electronics Co., Ltd. Semiconductor test device and method for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180426B1 (en) 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
US6438722B1 (en) 1999-08-11 2002-08-20 International Business Machines Corporation Method and system for testing an integrated circuit
US20060060955A1 (en) * 2004-09-22 2006-03-23 Texas Instruments Incorporated Stacked die infrared transceiver bus
US8005444B2 (en) * 2007-08-02 2011-08-23 Broadcom Corporation Multiple die integrated circuit assembly
US8294149B2 (en) * 2007-11-06 2012-10-23 International Business Machines Corporation Test structure and methodology for three-dimensional semiconductor structures
US8975752B2 (en) * 2008-01-09 2015-03-10 Oracle America, Inc. Multiple access over proximity communication
US7977962B2 (en) * 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
US8933447B1 (en) * 2010-05-12 2015-01-13 Xilinx, Inc. Method and apparatus for programmable device testing in stacked die applications
US8542030B2 (en) 2010-11-09 2013-09-24 International Business Machines Corporation Three-dimensional (3D) stacked integrated circuit testing
US9164147B2 (en) * 2011-06-16 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for 3D IC test
US8832511B2 (en) * 2011-08-15 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self-test for interposer
US8599595B1 (en) * 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
US9465049B2 (en) * 2012-04-13 2016-10-11 James B. Colvin Apparatus and method for electronic sample preparation
WO2013162844A1 (en) * 2012-04-25 2013-10-31 3M Innovative Properties Company Wireless connectors
US9329227B2 (en) * 2012-10-24 2016-05-03 Nvidia Corporation Method and apparatus for testing interconnection reliability of a ball grid array on a testing printed circuit board
US8782479B2 (en) * 2012-11-01 2014-07-15 Duke University Scan test of die logic in 3D ICs using TSV probing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US20110309357A1 (en) * 2010-06-18 2011-12-22 Industrial Technology Research Institute Measuring apparatus
US20120110402A1 (en) * 2010-11-02 2012-05-03 Syntest Technologies, Inc. Method and apparatus for testing 3d integrated circuits
US20130326294A1 (en) * 2012-05-30 2013-12-05 Industrial Technology Research Institute 3-D Memory and Built-In Self-Test Circuit Thereof
US20140239300A1 (en) * 2013-02-26 2014-08-28 Samsung Electronics Co., Ltd. Semiconductor test device and method for fabricating the same

Also Published As

Publication number Publication date
US20160161550A1 (en) 2016-06-09
WO2016088085A1 (en) 2016-06-09
US10036774B2 (en) 2018-07-31
TW201631734A (zh) 2016-09-01

Similar Documents

Publication Publication Date Title
TWI712152B (zh) 包含環境強化晶片及較低環境強化晶片之積體電路裝置
Van der Plas et al. Design issues and considerations for low-cost 3-D TSV IC technology
Ye et al. TSV open defects in 3D integrated circuits: Characterization, test, and optimal spare allocation
US8823409B2 (en) Semiconductor apparatus and method of testing and manufacturing the same
US8436639B2 (en) Circuits and methods for testing through-silicon vias
JPH0868832A (ja) 集積試験回路付マルチチップ・モジュールおよびその製造方法
Marinissen et al. IoT: Source of test challenges
TWI545713B (zh) 半導體裝置
US10338133B2 (en) Multi-layer integrated circuits having isolation cells for layer testing and related methods
KR20150097074A (ko) 테스트 회로 및 이를 포함하는 반도체 장치
Khan et al. Secure interposer-based heterogeneous integration
Wang et al. Pre-bond testing of the silicon interposer in 2.5 D ICs
Sung et al. A delay test architecture for TSV with resistive open defects in 3-D stacked memories
US8312407B2 (en) Integration of open space/dummy metal at CAD for physical debug of new silicon
KR20170008546A (ko) 난수 발생 회로 및 이를 이용한 반도체 시스템
US9234940B2 (en) Integrated fan-out wafer architecture and test method
Emma et al. Opportunities and challenges for 3D systems and their design
Van der Plas et al. Verifying electrical/thermal/thermo-mechanical behavior of a 3D stack-Challenges and solutions
Deutsch et al. TSV stress-aware ATPG for 3D stacked ICs
Wang et al. Prebond testing and test-path design for the silicon interposer in 2.5-D ICs
US9041409B1 (en) Localization of failure in high density test structure
US11495498B2 (en) Semiconductor device and test method thereof
US10838003B2 (en) Multi-layer integrated circuits having isolation cells for layer testing and related methods
Alam et al. Die/wafer stacking with reciprocal design symmetry (RDS) for mask reuse in three-dimensional (3D) integration technology
Li et al. Optimized pre-bond test methodology for silicon interposer testing