TWI708150B - 主機板和記憶體模組 - Google Patents

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陳紀匡
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Abstract

本案揭示一種主機板，包含記憶體模組、處理器和記憶體插槽。記憶體模組包含第一記憶體級、第二記憶體級、多個第一接腳和多個第二接腳。多個第一接腳耦接於第一記憶體級。多個第二接腳耦接於第二記憶體級。處理器包含記憶體通道。記憶體插槽耦接於處理器和記憶體模組之間，並被配置以將一第一控制訊號自記憶體通道傳遞至多個第一接腳的至少其中之一，或是將一第二控制訊號自記憶體通道傳遞至多個第二接腳的至少其中之一。其中第一記憶體級透過多個第一接腳的至少其中之一接收第一控制訊號，第二記憶體級透過多個第二接腳的至少其中之一接收第二控制訊號。

Description

主機板和記憶體模組
本揭示文件有關一種主機板與記憶體模組，尤指一種主機板與記憶體模組的訊號傳輸路徑之架構。
現今主流的主機板中，處理器的一個記憶體通道能夠支援兩個記憶體模組，以使主機板的使用者可以依據需求配置較大的記憶體容量。例如，若主機板中的處理器支援雙通道傳輸技術，且設置於具有四個記憶體插槽的主機板上，則主機板最多可允許使用者插設四條記憶體模組。然而，在連接於同一個記憶體通道的兩個記憶體模組中，距離處理器較遠的記憶體模組會經由較長的排線與處理器進行資料傳輸。因此，在一個記憶體通道連接於兩個記憶體模組的情況下，當使用者將主機板超頻時，距離處理器較遠的記憶體模組會具有較差的訊號傳輸品質，進而降低超頻的穩定性。
本揭示文件提供一種主機板，包含一記憶體模組、一處理器和一記憶體插槽。記憶體模組包含一第一記憶 體級、一第二記憶體級、多個第一接腳和多個第二接腳。多個第一接腳耦接於第一記憶體級。多個第二接腳耦接於第二記憶體級。處理器包含一記憶體通道。記憶體插槽耦接於處理器和記憶體模組之間，並被配置以將一第一控制訊號自記憶體通道傳遞至多個第一接腳的至少其中之一，或是將一第二控制訊號自記憶體通道傳遞至多個第二接腳的至少其中之一。其中，第一記憶體級透過多個第一接腳的至少其中之一接收第一控制訊號，第二記憶體級透過多個第二接腳的至少其中之一接收第二控制訊號。
本揭示文件提供一種記憶體模組，記憶體模組適用於一主機板，記憶體模組包含一第一記憶體級、一第二記憶體級、多個第一接腳和多個第二接腳。多個第一接腳耦接於第一記憶體級，用於接收第一控制訊號。多個第二接腳耦接於第二記憶體級，用於接收第二控制訊號。其中，第一記憶體級透過多個第一接腳的至少其中之一接收第一控制訊號，第二記憶體級透過多個第二接腳的至少其中之一接收第二控制訊號。
上述的主機板和記憶體模組可支援大記憶體容量，還能確保超頻穩定性。
100、400‧‧‧主機板
110、410-a、410-b‧‧‧記憶體模組
112、412-a、412-b‧‧‧第一記憶體級
114、414-a、414-b‧‧‧第二記憶體級
120、420‧‧‧處理器
130、430-a、430-b‧‧‧記憶體插槽
210‧‧‧記憶體模組的中線
220‧‧‧用於傳輸訊號至第二接腳的訊號傳輸路徑
310‧‧‧T型分支走線
320‧‧‧串聯走線
N1‧‧‧第一節點
pin1~pin3‧‧‧第一接腳~第三接腳
S1、S1-a、S1-b‧‧‧第一控制訊號
S2、S2-a、S2-b‧‧‧第二控制訊號
Scm、Scm-a、Scm-b‧‧‧共同訊號
T1~T4‧‧‧第一訊號傳輸路徑~第四訊號傳輸路徑
為讓揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本揭示文件一實施例的主機板簡化後的示 意圖。
第2圖為依據本揭示文件一實施例的主機板的元件連接關係簡化後的示意圖。
第3圖為根據本揭示文件一實施例的記憶體模組的訊號傳輸路徑的示意圖。
第4圖為根據本揭示文件一實施例的主機板簡化後的示意圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
請參照第1圖，主機板100包含一記憶體模組110、一處理器120和一記憶體插槽130，其中記憶體模組110插設於記憶體插槽130之上。主機板100不僅可支援大記憶體容量，同時也可兼顧超頻的穩定性。為使圖面簡潔而易於說明，主機板100中的其他元件與連接關係並未繪示於第1圖中。
記憶體模組110包含第一記憶體級(rank)112、第二記憶體級114、多個第一接腳pin1、多個第二接腳pin2和多個第三接腳pin3。其中多個第一接腳pin1耦接於第一記憶體級112，多個第二接腳pin2耦接於第二記憶體級114，多個第三接腳pin3則耦接於第一記憶體級112和第二記憶體級114。
在此實施例中，第一記憶體級112和第二記憶 體級114位於記憶體模組110的同一面，且第一記憶體級112位於第二記憶體級114與接腳(例如，第一接腳pin1、第二接腳pin2及第三接腳pin3)之間。在另一實施例中，第一記憶體級112和第二記憶體級114可同時設置於記憶體模組110的相對兩面，意即記憶體模組110會包含兩個第一記憶體級112及兩個第二記憶體級114。在又另一實施例中，第一記憶體級112和第二記憶體級114位於記憶體模組110的位於記憶體模組110的不同面。
本揭示文件的圖式中所繪示的多個第一接腳pin1、多個第二接腳pin2和多個第三接腳pin3僅為了便於說明，並非用於限制第一接腳pin1、第二接腳pin2和第三接腳pin3的排列方式。例如，第一接腳pin1可以穿插設置於第二接腳pin2及/或第三接腳pin3之間，第二接腳pin2也可以穿插設置於第一接腳pin1及/或第三接腳pin3之間，其餘依此類推。
另外，記憶體模組110可支援第三代雙倍資料率(double data rate third generation，簡稱DDR3)傳輸格式，或是支援第四代雙倍資料率(double data rate fourth generation，簡稱DDR4)傳輸格式，但不限於此。應用此設計概念的記憶體模組110亦可支援後續發展出的新世代雙倍資料率傳輸模式，例如：第五代雙倍資料率傳輸模式等。
記憶體插槽130耦接於處理器120和記憶體模組110之間。處理器120具有至少一記憶體通道。記憶體插槽130用於自處理器的記憶體通道接收第一控制訊號S1、第 二控制訊號S2和共同訊號Scm。其中記憶體插槽130將第一控制訊號S1傳遞至多個第一接腳pin1的至少其中之一，將第二控制訊號S2傳遞至多個第二接腳pin2的至少其中之一，並將共同訊號Scm傳遞至多個第三接腳pin3的至少其中之一。
換言之，第一記憶體級112會自多個第一接腳pin1的至少其中之一接收第一控制訊號S1，而不會接收第二控制訊號S2。第二記憶體級114會自多個第二接腳pin2的至少其中之一接收第二控制訊號S2，而不會接收第一控制訊號S1。另外，第一記憶體級112和第二記憶體級114則都會自多個第三接腳pin3的至少其中之一接收共同訊號Scm。因此，第一記憶體級112和第二記憶體級114是各自獨立的記憶體級。處理器可使用第一控制訊號S1、第二控制訊號S2和共同訊號Scm對第一記憶體級112或第二記憶體級114進行存取。
實作上，第一控制訊號S1可以用專屬第一記憶體級112的晶片選擇(CS；chip select)訊號、晶片內終止(ODT；on-die termination)訊號、時脈訊號(CLK；clock)或時脈致能訊號(CKE；clock enable)等等來實現。第二控制訊號S2可以用專屬第二記憶體級114的晶片選擇訊號、晶片內終止訊號或時脈訊號等等來實現。而共同訊號Scm可以用第一記憶體級112和第二記憶體級114共用的資料訊號或位址(address)訊號等等來實現。
以下將配合第2圖來說明第一接腳pin1、第二 接腳pin2和第三接腳pin3的設置方式。多個第一接腳pin1和多個第三接腳pin3可為動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)中用於傳輸訊號的部分接腳，在此不再贅述。多個第二接腳pin則可為動態隨機存取記憶體中沒有用於傳輸訊號的部分空接腳。
在一實施例中，記憶體模組110為可支援DDR4傳輸格式的記憶體模組，而多個第二接腳pin2包含選自於記憶體模組110的第47~93個接腳以及第192~239個接腳當中的複數個接腳。更具體而言，多個第二接腳pin2包含記憶體模組110之第49、54、56、194、199、201、227、230、235和237個接腳，但不限於此。在其他實施例中，記憶體模組110可為支援其他世代雙倍資料率傳輸模式的記憶體模組，而第二接腳pin則可為此記憶體模組中沒有用於傳輸訊號的部分空接腳。
多個第二接腳pin2接近於記憶體模組110的中線210，當記憶體模組110插設於記憶體插槽130後，多個第二接腳pin2和處理器120之間會具有相對較短的距離。因此，處理器120和記憶體插槽130之間用於傳輸訊號至多個第二接腳pin2的訊號傳輸路徑220得以具有較短的長度，使得第二記憶體級114的訊號傳輸品質得以提升，進而確保主機板100的超頻穩定性。
另外，處理器120和記憶體插槽130之間用於傳輸訊號至第一接腳pin1和第三接腳pin3的訊號傳輸路徑，則可為動態隨機存取記憶體模組中的最佳訊號傳輸路徑。
請參照第3圖，自第三接腳pin3至第一記憶體級112以及第二記憶體級114的訊號傳輸路徑(亦即，用於傳輸共同訊號Scm的路徑)可以是T型分支(T-topology)走線310或串聯(daisy chain)走線320。於T型分支走線310中，共同訊號Scm會先由第三接腳pin3傳遞至第一節點N1，再由第一節點N1分別傳遞至第一記憶體級112和第二記憶體級114。於串聯走線320中，共同訊號Scm會由第三接腳pin3先傳遞至第一記憶體級112，再由第一記憶體級112傳遞至第二記憶體級114。
在訊號傳輸路徑設計上，盡量讓自第三接腳pin3至第一記憶體級112的訊號傳輸路徑長度相同於自第三接腳pin3至第二記憶體級114的訊號傳輸路徑長度，且訊號傳輸路徑越短越可提升訊號傳輸品質。若受限於實際狀況使第三接腳pin3至第二記憶體級114的訊號路徑長度不同於第三接腳pin3至第一記憶體級112的訊號路徑長度，則第三接腳pin3至第二記憶體級114的訊號路徑長度與第三接腳pin3至第一記憶體級112的訊號傳輸路徑長度的差值不可大於一偏差值，以免影響訊號傳輸品質。
在一實施例中，自第三接腳pin3至第一記憶體級112以及第二記憶體級114的訊號傳輸路徑是T型分支走線310，則第三接腳pin3至第一記憶體級112的訊號傳輸路徑長度相同於第三接腳pin3至第二記憶體級114的訊號傳輸路徑長度。
在另一實施例中，自第三接腳pin3至第一記憶 體級112以及第二記憶體級114的訊號傳輸路徑是串聯走線320，則第三接腳pin3至第二記憶體級114的訊號傳輸路徑長度會長於第三接腳pin3至第一記憶體級112的訊號傳輸路徑長度，但此兩訊號傳輸路徑長度的差值不可相差超過一偏差值，例如：500密爾(mil)，以確保第二記憶體級114的訊號傳輸品質。相似地，自處理器120至第二記憶體級114的訊號傳輸路徑長度，不可大於自處理器120至第一記憶體級112的訊號傳輸路徑長度超過500密爾(mil)，以確保第二記憶體級114的訊號傳輸品質。
如第3圖所示，第一控制訊號S1和第二控制訊號S2分別經由第一訊號傳輸路徑T1和第二訊號傳輸路徑T2自處理器120傳遞至記憶體插槽130。接著，第一控制訊號S1會經由第三訊號傳輸路徑T3自第一接腳pin1傳遞至第一記憶體級112，而第二控制訊號S2則會經由第四訊號傳輸路徑T4自第二接腳pin2傳遞至第二記憶體級114。
如前所述，處理器120和記憶體插槽130之間用於傳輸訊號至第一接腳pin1的訊號傳輸路徑(例如，第一訊號傳輸路徑T1)通常為最佳訊號傳輸路徑，例如是最短訊號傳輸路徑，但不限於此。因此，第二訊號傳輸路徑T2的長度會大於等於第一訊號傳輸路徑T1。為了確保第二記憶體級114的訊號傳輸品質，第四訊號傳輸路徑T4的長度需對應於第一訊號傳輸路徑T1和第二訊號傳輸路徑T2的差值做出調整，以使第一控制訊號S1和第二控制訊號S2兩者的訊號傳輸路徑的總長度的差值，可以位於合理的範圍之內。
例如，第一訊號傳輸路徑T1和第二訊號傳輸路徑T2的長度相差X密爾，且第三訊號傳輸路徑T3和第四訊號傳輸路徑T4的長度分別為M和N密爾，其中X、M和N為正數。在此情況下，第四訊號傳輸路徑T4的長度需先扣除X密爾，以確保第二記憶體級114的訊號傳輸品質。接著，在不過份降低第二記憶體級114的訊號傳輸品質的情況下，第四訊號傳輸路徑T4的長度可依實際需求加長J密爾，其中J為正數且小於等於500。第四訊號傳輸路徑T4的長度可由下列《公式1》表示：N=M-X+J mil 《公式1》
請參照第4圖，主機板400包含記憶體模組410-a、記憶體模組410-b、處理器420、記憶體插槽430-a和記憶體插槽430-b，其中記憶體模組410-a插設於記憶體插槽430-a，記憶體模組410-b插設於記憶體插槽430-b。為使圖面簡潔而易於說明，主機板400中的其他元件與連接關係並未繪示於第4圖中。
在此實施例中，記憶體模組410-a包含第一記憶體級412-a和第二記憶體級414-a，其中第一記憶體級412-a和第二記憶體級414-a位於記憶體模組410-a的同一面。在另一實施例中，第一記憶體級412-a和第二記憶體級414-a可同時設置於記憶體模組110的相對兩面，意即記憶體模組110會包含兩個第一記憶體級412-a及兩個第二記憶體級414-a。在又另一實施例中，第一記憶體級412-a和第二記憶體級414-a位於記憶體模組110的位於記憶體模組 110的不同面。
相似地，記憶體模組410-b包含第一記憶體級412-b和第二記憶體級414-b，其中第一記憶體級412-b和第二記憶體級414-b位於記憶體模組410-b的同一面。在另一實施例中，第一記憶體級412-b和第二記憶體級414-b可同時設置於記憶體模組110的相對兩面，意即記憶體模組110會包含兩個第一記憶體級412-b及兩個第二記憶體級414-b。在又另一實施例中，第一記憶體級412-b和第二記憶體級414-b位於記憶體模組110的位於記憶體模組110的不同面。
記憶體插槽430-a耦接於處理器420和記憶體模組410-a之間，記憶體插槽430-b耦接於處理器420和記憶體模組410-b之間。處理器420具有至少二記憶體通道。記憶體插槽430-a用於將第一控制訊號S1-a、第二控制訊號S2-a和共同訊號Scm-a自處理器的記憶體通道傳輸至記憶體模組410-a。記憶體插槽430-b則用於將第一控制訊號S1-b、第二控制訊號S2-b和共同訊號Scm-b自處理器的記憶體通道傳輸至記憶體模組410-b。
記憶體模組410-a和記憶體模組410-b相似於記憶體模組110。例如，於記憶體模組410-a中，第一記憶體級412-a只接收第一控制訊號S1-a而不接收第二控制訊號S2-a，第二記憶體級414-a只接收第二控制訊號S2-a而不接收第一控制訊號S1-a，且第一記憶體級412-a和第二記憶體級414-a都會接收共同訊號Scm-a。於記憶體模組410-b 中，第一記憶體級412-b只接收第一控制訊號S1-b而不接收第二控制訊號S2-b，第二記憶體級414-b只接收第二控制訊號S2-b而不接收第一控制訊號S1-b，且第一記憶體級412-b和第二記憶體級414-b都會接收共同訊號Scm-b。
實作上，第一控制訊號S1-a、第二控制訊號S2-a、第一控制訊號S1-b和第二控制訊號S2-b可以用分別專屬於第一記憶體級412-a、第二記憶體級414-a、第一記憶體級412-b和第二記憶體級414-b的晶片選擇訊號、晶片內終止訊號、時脈訊號和時脈致能訊號等等來實現。
另外，在主機板400中，由處理器420分別到第一記憶體級412-a、第二記憶體級414-a、第一記憶體級412-b和第二記憶體級414-b的多個訊號傳輸路徑長度的設置方式，相似於主機板100中的第一控制訊號S1和第二控制訊號S2的訊號傳輸路徑長度的設置方式，為簡潔起見，在此不重複贅述。
由上述可知，記憶體模組110、410-a和410-b各自包含多個互相獨立且距離緊密的記憶體級，且記憶體插槽130、430-a和430-b各自可支援多個記憶體級。因此，主機板100和400不但能支援大記憶體容量，還能確保超頻穩定性。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是 以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
100‧‧‧主機板
110‧‧‧記憶體模組
112‧‧‧第一記憶體級
114‧‧‧第二記憶體級
120‧‧‧處理器
130‧‧‧記憶體插槽
pin1~pin3‧‧‧第一接腳~第三接腳
S1‧‧‧第一控制訊號
S2‧‧‧第二控制訊號
Scm‧‧‧共同訊號

Claims (8)

  1. 一種主機板，包含：一記憶體模組，包含：一第一記憶體級；一第二記憶體級；多個第一接腳，耦接於該第一記憶體級；以及多個第二接腳，耦接於該第二記憶體級；一處理器，其中該處理器包含一記憶體通道；以及一記憶體插槽，耦接於該處理器和該記憶體模組之間，並被配置以將一第一控制訊號自該記憶體通道傳遞至該多個第一接腳的至少其中之一，或是將一第二控制訊號自該記憶體通道傳遞至該多個第二接腳的至少其中之一；其中，該第一記憶體級透過該多個第一接腳的至少其中之一接收該第一控制訊號，該第二記憶體級透過該多個第二接腳的至少其中之一接收該第二控制訊號，該第一控制訊號經由一第一訊號傳輸路徑自該處理器傳遞至該記憶體插槽，該第二控制訊號經由一第二訊號傳輸路徑自該處理器傳遞至該記憶體插槽，且該第一控制訊號經由一第三訊號傳輸路徑自該記憶體插槽傳遞至該第一記憶體級，該第二控制訊號經由一第四訊號傳輸路徑自該記憶體插槽傳遞至該第二記憶體級，當該第一訊號傳輸路徑和該第二訊號傳輸路徑的長度相差X密耳，且該第三訊號傳輸路徑和該第四訊號傳輸路徑的長度分別為M和N密耳，該第四訊號傳輸路徑的長度依實際需求加長J密爾，則N=M-X+J，X、M、N和J 為正數，且J小於等於500。
  2. 如請求項1的主機板，其中，該第一控制訊號是一第一晶片選擇訊號，該第一晶片選擇訊號傳輸至該第一記憶體級且不傳輸至該第二記憶體級，該第二控制訊號是一第二晶片選擇訊號，該第二晶片選擇訊號傳輸至該第二記憶體級且不傳輸至該第一記憶體級。
  3. 如請求項1的主機板，其中，該記憶體模組另包含：多個第三接腳，耦接於該第一記憶體級和該第二記憶體級；其中該第一記憶體級和該第二記憶體級透過該多個第三接腳的至少其中之一接收一共同控制訊號。
  4. 如請求項3的主機板，其中，該共同控制訊號由該多個第三接腳先傳遞至該第一記憶體級再傳遞至該第二記憶體級，或是由該多個第三接腳先傳遞至一第一節點，再由該第一節點分別傳遞至該第一記憶體級和該第二記憶體級。
  5. 一種記憶體模組，適用於一主機板，該記憶體模組包含：一第一記憶體級；一第二記憶體級； 多個第一接腳，耦接於該第一記憶體級，用於接收該第一控制訊號；以及多個第二接腳，耦接於該第二記憶體級，用於接收該第二控制訊號；其中，該第一記憶體級透過該多個第一接腳的至少其中之一接收一第一控制訊號，該第二記憶體級透過該多個第二接腳的至少其中之一接收一第二控制訊號，該主機板包含一處理器和一記憶體插槽，當該記憶體插槽耦接於該處理器和該記憶體模組之間時，該第一控制訊號經由一第一訊號傳輸路徑自該處理器傳遞至該記憶體插槽，該第二控制訊號經由一第二訊號傳輸路徑自該處理器傳遞至該記憶體插槽，且該第一控制訊號經由一第三訊號傳輸路徑自該記憶體插槽傳遞至該第一記憶體級，該第二控制訊號經由一第四訊號傳輸路徑自該記憶體插槽傳遞至該第二記憶體級，當該第一訊號傳輸路徑和該第二訊號傳輸路徑的長度相差X密耳，且該第三訊號傳輸路徑和該第四訊號傳輸路徑的長度分別為M和N密耳，該第四訊號傳輸路徑的長度依實際需求加長J密爾，則N=M-X+J，X、M、N和J為正數，且J小於等於500。
  6. 如請求項5的記憶體模組，其中，該第一控制訊號是一第一晶片選擇訊號，該第一晶片選擇訊號傳輸至該第一記憶體級且不傳輸至該第二記憶體級，該第二控制訊號是一第二晶片選擇訊號，該第二晶片選擇訊號傳 輸至該第二記憶體級且不傳輸至該第一記憶體級。
  7. 如請求項5的記憶體模組，其中，該記憶體模組另包含：多個第三接腳，耦接於該第一記憶體級和該第二記憶體級；其中該第一記憶體級和該第二記憶體級透過該多個第三接腳的至少其中之一接收一共同控制訊號。
  8. 如請求項7的記憶體模組，其中，該共同控制訊號由該多個第三接腳先傳遞至該第一記憶體級再傳遞至該第二記憶體級，或是由該多個第三接腳先傳遞至一第一節點，再由該第一節點分別傳遞至該第一記憶體級和該第二記憶體級。
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