TWI707581B - 使用單一視訊處理路徑來處理多個視訊的視訊處理電路及相關方法 - Google Patents

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Abstract

一種視訊處理方法，用於一視訊處理電路，包含接收對應一第一畫素率的一第一視訊源和對應一第二畫素率的一第二視訊源，其中一視訊處理路徑的一處理資料率大於或等於該第一畫素率和該第二畫素率的總和；以及使用該處理資料率，依序對對應相同顯示時間的該第一視訊源的一第一影像和該第二視訊源的一第二影像，進行一影像處理，以產生一第一處理影像和一第二處理影像。

Description

使用單一視訊處理路徑來處理多個視訊的視訊處理電路及相 關方法
本發明係指一種視訊處理電路及相關方法，尤指一種使用單一視訊處理路徑來處理多個視訊的視訊處理電路及相關方法。
對於可同時顯示多個不同視訊(videos)的顯示器來說，通常需設置多個視訊處理電路來平行地進行多個影像處理，例如圖像品質(picture quality)、放大縮小(scaling)、色域轉換(Gamut conversion)、去交織(de-interlace)等。例如，提供子母畫面顯示功能的顯示器需設置多個視訊處理電路來進行對應的影像處理，讓顯示器可呈現相同圖像品質的子母畫面。
然而，為了節省視訊處理電路面積來降低成本，如何使用單一視訊處理電路來進行多個視訊處理，已成為業界的新興目標。
因此，本發明的主要目的即在於提供一種使用單一視訊處理路徑來處理多個視訊的視訊處理電路及相關方法。
本發明揭露一種視訊處理方法，用於一視訊處理電路，包含接收對應一第一畫素率的一第一視訊源和對應一第二畫素率的一第二視訊源，其中一視訊處理路徑的一處理資料率大於或等於該第一畫素率和該第二畫素率的總和；以及使用該處理資料率，依序對對應相同顯示時間的該第一視訊源的一第一影像和該第二視訊源的一第二影像，進行一影像處理，以產生一第一處理影像和一第二處理影像。
本發明另揭露一種視訊處理電路，包含一第一記憶存取單元，用來讀取對應一第一畫素率的一第一視訊源和對應一第二畫素率的一第二視訊源，其中該視訊處理電路的一視訊處理路徑的一處理資料率大於或等於該第一畫素率和該第二畫素率的總和；以及一影像處理單元，耦接於該第一記憶存取單元，使用該處理資料率依序對對應相同顯示時間的該第一視訊源的一第一影像和該第二視訊源的一第二影像，進行一影像處理，以產生一第一處理影像和一第二處理影像。
1:電子裝置
10:主機
12:視訊處理電路
14:顯示面板
V1、V2:視訊源
OV1、OV2:輸出視訊
OV12:疊加視訊
100:記憶單元
120:第一直接記憶存取單元
121:第一時序產生單元
122:先進先出單元
123:影像處理單元
124:影像設定單元
125:第二直接記憶存取單元
126:第二時序產生單元
127:圖像疊加單元
VS1:第一同步訊號
VS2:第二同步訊號
A1、A2、A3、B1、B2、B3:影像
CFG1:第一設定
CFG2:第二設定
WET:權重
6:視訊處理流程
601、602、603、604、605:步驟
第1圖為本發明實施例一電子裝置的功能方塊圖。
第2圖為本發明實施例一視訊處理電路以及一記憶單元的功能方塊圖。
第3圖為本發明實施例一原始時序的示意圖。
第4圖為本發明實施例一分享時序的示意圖。
第5圖為本發明實施例一疊加時序的示意圖。
第6圖為本發明實施例一視訊處理流程的流程圖。
第1圖為本發明實施例一電子裝置1的功能方塊圖。電子裝置1可以是一電視機上盒組(television and set-top box set)或一電腦裝置，並包含一主機10、一視訊處理電路12以及一顯示面板14。主機10用來傳送多個視訊源V1、V2到視訊處理電路12，例如適用於高畫質多媒體介面(High Definition Multimedia Interface，簡稱HDMI)的視訊源。視訊處理電路12耦接於主機10和顯示面板14，用來對多個視訊源V1、V2進行視訊處理，以產生一疊加視訊OV12到顯示面板14。顯示面板14用來同時顯示疊加視訊OV12，例如子母畫面或包含多個分割畫面的畫面等。
第2圖為本發明實施例一視訊處理電路12以及一記憶單元100的功能方塊圖。電子裝置1另包含記憶單元100，並耦接於視訊處理電路12。視訊處理電路12包含一第一直接記憶存取單元(direct memory access，DMA)120、一第一時序產生單元121、一先進先出(first-in-first-out，FIFO)單元122、一影像處理單元123、一影像設定單元124、一第二直接記憶存取單元125、一第二時序產生單元126以及一圖像疊加單元127。在另一實施例中，記憶單元100係整合於視訊處理電路12。此外，第一直接記憶存取單元120、第二直接記憶存取單元125可依需求替換為其他種類的記憶存取單元，例如：記憶體管理單元(memory management unit，MMU)、輸入輸出記憶體管理單元(input-output memory management unit、IOMMU)，本發明不限於此。
記憶單元100可以是但不限於一雙倍資料率同步動態隨機存取記憶體(英語：Double Data Rate Synchronous Dynamic Random Access Memory，簡稱DDR SDRAM)，用來儲存透過視訊處理電路12所接收的多個視訊源V1、V2。第一時序產生單元121耦接於第一直接記憶存取單元120、先進先出單元122和影像處理單元123，用來產生一第一同步訊號VS1到第一直接記憶存取單元120和先進先出單元122，以及產生一第二同步訊號VS2到影像處理單元123。第一直接記憶存取單元120耦接於記憶單元100、第一時序產生單元121和先進先出單元122，用來根據第一同步訊號VS1，從記憶單元100讀取多個視訊源V1、V2到先進先出單元122。
第3圖為本發明實施例一原始時序(original timing)的示意圖。視訊源V1至少包含多個影像A1、A2、A3，而視訊源V2至少包含多個影像B1、B2、B3。例如，第一直接記憶存取單元120可根據第一次收到的第一同步訊號VS1，讀取影像A1和B1；再根據第二次收到的第一同步訊號VS1，讀取影像A2和B2，以此類推。
先進先出單元122耦接於影像處理單元123，用來根據第一同步訊號VS1，將第一直接記憶存取單元120讀取到的影像A1、B1、A2、B2、A3、B3依序輸出到影像處理單元123。在本發明另一實施例中，先進先出單元122係整合於第一直接記憶存取單元120。
影像處理單元123耦接於第一時序產生單元121、先進先出單元122、影像設定單元124和第二直接記憶存取單元125，用來根據第二同步訊號VS2、一第一設定(configuration)CFG1和一第二設定CFG2，依序處理影像A1、B1、A2、B2、A3、B3，以產生輸出視訊OV1、OV2。影像設定單元124用來產生第一設定CFG1和第二設定CFG2到影像處理單元123。第4圖為本發明實施例一分享時序(time sharing)的示意圖。例如，影像處理單元123可在第一次收到第二同步訊 號VS2時，根據第一設定CFG1來處理影像A1；在第二次收到第二同步訊號VS2時，根據第二設定CFG2來處理影像B1；在第三次收到第二同步訊號VS2時，根據第一設定CFG1來處理影像A2；在第四次收到第二同步訊號VS2時，根據第二設定CFG2來處理影像B2，以此類推。於一實施例中，影像處理單元123可用來進行圖像品質、放大縮小、色域轉換和去交織等影像處理，但不限於此。
第二直接記憶存取單元125耦接於記憶單元100、影像處理單元123、第二時序產生單元126、第二時序產生單元126和圖像疊加單元127，用來將影像處理單元123的處理結果(即輸出視訊OV1、OV2)儲存到記憶單元100，以及根據第一同步訊號VS1，從記憶單元100讀取輸出視訊OV1、OV2到圖像疊加單元127。
圖像疊加(picture-in-picture，簡稱PIP)單元127耦接於第二直接記憶存取單元125和第二時序產生單元126，用來根據第一同步訊號VS1和一權重WET，疊加輸出視訊OV1、OV2，以產生一疊加視訊OV12到顯示面板14。於一實施例中，權重WET可表示輸出視訊OV1、OV2在顯示面板14上呈現的前後(上下)圖層、分布比例、分布位置和像素混和比例中的至少一者，但不限於此。
於一實施例中，疊加視訊OV12可表示為但不限於：OV1_P(i)*WET(i)+OV2_P(i)*(1-WET(i))，其中OV1_P(i)例如是影像A1的第i個畫素，OV2_P(i)例如是影像B1第i個畫素，WET(i)是對應影像A1、B1的第i個畫素的權重。
第5圖為本發明實施例一疊加時序(PIP timing)的示意圖。假設權重 WET表示輸出視訊OV1、OV2在顯示面板14上呈現的前後圖層，其中輸出視訊OV1在後(下)層，而輸出視訊OV2在前(上)層。如第5圖所示，圖像疊加單元127可根據第一同步訊號VS1，依序輸出疊加影像(A1+B1)、(A2+B2)、(A3+B3)，讓顯示面板14可顯示子母畫面。
於第3圖，在原始時序中，舉例來說，對於一處理路徑能力為4K60Hz而言，可處理的視訊源V1的影像A1、A2、A3的畫素率(pixel rate)為594Mhz(4400*2250*60Hz=584Mhz)，幀解析度為3840*2160平方畫素，幀率(frame rate)為60Hz。若影像處理單元123需支援處理路徑能力為4K60Hz，則其資料率約為600MHz。另一方面，對於一處理路徑能力為2K60Hz而言，可處理的視訊源V2的影像B1、B2、B3的畫素率為148.5Mhz，幀解析度為1920*1080平方畫素，幀率為60Hz。若影像處理單元123需支援處理路徑能力為2K60Hz，則其資料率約為150MHz。
於第4圖，在分享時序中，若影像處理單元123需同時支援處理路徑能力4K60Hz和2K60Hz，則其處理資料率(processing data rate)約為600MHz+150Hz=750Hz。換言之，在同時處理幀率相同為60Hz的視訊源V1、V2時，可將影像處理單元123的處理資料率設定為視訊源V1、V2的畫素率的總和。因此，影像處理單元123可使用較高的處理資料率(或畫素率)來依序處理對應相同顯示時間的影像。例如使用畫素率750MHz搭配幀率60Hz來依序處理影像A1、B1、A2、B2、A3、B3。
簡言之，本發明在配合分享時序的前提下，提高影像處理單元的處理資料率，以使用單一視訊處理路徑來處理多個視訊，進而節省電路面積和成 本。
進一步地，影像處理單元123的處理資料率和影像的合成限制(synthesis constraint)條件有關。根據第3、4圖的實施例可知，分享時序的處理資料率約750MHz是原始時序的處理資料率約600MHz的1.25倍。換言之，分享時序的合成限制條件是提高處理路徑能力4K60Hz的時脈到1.25倍。
於一實施例中，減小分享時序下視訊源V1、V2的門廊(porch)比例，例如，透過減少水平前門廊(horizontal front porch)、水平後門廊(horizontal back porch)的長度以及減少垂直前門廊(vertical front porch)、垂直後門廊(vertical back porch)的條數，可讓合成限制的時脈不用提高到1.25倍。例如，若於第4圖的實施例中，將水平及垂直的門廊比例從16%減小為6%，則合成限制只要提高約1.11倍，如此可降低影像處理單元123的功耗以省電。
詳細來說，於第3圖的原始時序中，假設影像A1的水平及垂直顯示解析度為3840*2160平方畫素，而影像A1的幀解析度(包含顯示影像和非顯示門廊)為4400*2250平方畫素，則影像A1的門廊比例為：1-(3840*2160)/(4400*2250)=16%，且每個時脈週期處理單一畫素的合成時脈為4400*2250*60Hz=594Mhz。
假設影像B1的水平及垂直顯示解析度為1920*1080平方畫素，而影像B1的幀解析度為2200*1125平方畫素，則影像B1的門廊比例為：1-(1920*1080/(2200*1125)=16%，且每個時脈週期處理單一畫素的合成時脈為2200*1125*60Hz=148.5Mhz。
於第4圖的分享時序中，影像A1加B1的門廊比例為：1-(3840*2160+1920*1080)/(4400*2250+2200*1125)=16%，且以每個時脈週期處理單一畫素的合成時脈為(4400*2250+2200*1125)*60Hz=742.5Mhz。
於一實施例中，假設影像A1的水平及垂直幀解析度減小為4000*2200平方畫素，影像B1的水平及垂直幀解析度減小為2000*1100平方畫素，則分享時序下影像A1加B1的門廊比例減小為：1-(3840*2160+1920*1080)/(4000*2200+2000*1100)=6%，且每個時脈週期處理單一畫素的合成時脈為(4000*2200+2000*1100)*60Hz=660MHz。
因此，若門廊比例為16%，則分享時序的處理資料率742.5MHz是原始時序的處理資料率594MHz的1.25倍(即742.5MHz/594MHz=1.25)。若門廊比例減小為6%，則分享時序的處理資料率660MHz是原始時序的處理資料率594MHz的1.11倍(即660MHz/594MHz=1.11)。
關於視訊處理電路12的操作方式可歸納為一視訊處理流程6，如第6圖所示，視訊處理流程6包含以下步驟。
步驟601：接收對應第一畫素率的第一視訊源和對應第二畫素率的第二視訊源，其中視訊處理路徑的處理資料率大於或等於第一畫素率和第二畫素率的總和。
步驟602：使用該處理資料率，依序對對應相同顯示時間的第一視訊源的影像和第二視訊源的影像，進行影像處理。
步驟603：依序儲存對應相同顯示時間的第一視訊源的處理影像和第 二視訊源的處理影像。
步驟604：讀取對應相同顯示時間的第一視訊源的處理影像和第二視訊源的處理影像。
步驟605：根據權重，疊加對應相同顯示時間的第一視訊源的處理影像和第二視訊源的處理影像，以產生疊加視訊。
於步驟601，第一直接記憶存取單元120和先進先出單元122從記憶單元100接收對應第一畫素率(600MHz)的第一視訊源V1和對應第二畫素率(150MHz)的第二視訊源V2，其中視訊處理路徑的處理資料率(750MHz)大於或等於第一畫素率和第二畫素率的總和。於步驟602，影像處理單元123使用該處理資料率，依序處理對應相同顯示時間的第一視訊源V1的影像A1和第二視訊源V2的影像B1。於一實施例中，影像處理單元123可減小影像A1和B1的水平及垂直門廊，以進行影像處理，如此可減小門廊比例，用以減小合成限制時脈。
於步驟603，第二直接記憶存取單元125依序儲存對應相同顯示時間的第一視訊源V1的影像A1和第二視訊源V2的影像B1到記憶單元100。於步驟604，第二直接記憶存取單元125同時從記憶單元100讀取對應相同顯示時間的第一視訊源V1的影像A1和第二視訊源V2的影像B1。於步驟605，圖像疊加單元127根據權重WET，疊加對應相同顯示時間的第一視訊源V1的影像A1和第二視訊源V2的影像B1，以產生疊加視訊OV12。
綜上所述，本發明在配合分享時序的前提下，提高影像處理單元的處理資料率，以使用單一視訊處理路徑來處理多個視訊，進而節省電路面積和成本。於一實施例中，減小分享時序下視訊影像的門廊比例，可降低合成限制 的時脈比例(即，分享時序的處理資料率和原始時序的處理資料率的比例)，如此可降低影像處理單元的功耗以省電。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
6:視訊處理流程
601~605:步驟

Claims (10)

  1. 一種視訊處理方法，用於一視訊處理電路，包含：接收對應一第一畫素率的一第一視訊源和對應一第二畫素率的一第二視訊源，其中一視訊處理路徑的一處理資料率大於或等於該第一畫素率和該第二畫素率的總和；以及使用該處理資料率，在分享時序下依序對對應相同顯示時間的該第一視訊源的一第一影像和該第二視訊源的一第二影像，進行一影像處理，以產生一第一處理影像和一第二處理影像。
  2. 如請求項1所述的視訊處理方法，其另包含：依序儲存該第一處理影像和該第二處理影像；以及根據一權重，疊加對應相同顯示時間的該第一處理影像和該第二處理影像，以產生一疊加視訊。
  3. 如請求項1所述的視訊處理方法，其另包含：減小對應相同顯示時間的該第一影像的幀解析度和該第二影像的幀解析度，以進行該影像處理。
  4. 如請求項1所述的視訊處理方法，其中該影像處理包含一圖像品質、一放大縮小、一色域轉換以及一去交織中的至少一者。
  5. 如請求項1所述的視訊處理方法，其另包含：在第一次收到一同步訊號時，根據一第一設定，對該第一影像進行該影像處 理，以產生該第一處理影像；以及在第二次收到該同步訊號時，根據一第二設定，對該第二影像進行該影像處理，以產生該第二處理影像。
  6. 一種視訊處理電路，包含：一第一記憶存取單元，用來讀取對應一第一畫素率的一第一視訊源和對應一第二畫素率的一第二視訊源，其中該視訊處理電路的一視訊處理路徑的一處理資料率大於或等於該第一畫素率和該第二畫素率的總和；以及一影像處理單元，耦接該第一記憶存取單元，使用該處理資料率，在分享時序下依序對對應相同顯示時間的該第一視訊源的一第一影像和該第二視訊源的一第二影像，進行一影像處理，以產生一第一處理影像和一第二處理影像。
  7. 如請求項6所述的視訊處理電路，其另包含：一第二記憶存取單元，耦接於該影像處理單元，用來依序儲存對應相同顯示時間的該第一處理影像和該第二處理影像到一記憶單元；以及一圖像疊加單元，耦接於該第二記憶存取單元，用來根據一權重，疊加對應相同顯示時間的該第一處理影像和該第二處理影像，以產生一疊加視訊。
  8. 如請求項6所述的視訊處理電路，其另包含：減小對應相同顯示時間的該第一影像的幀解析度和該第二影像的幀解析度，以進行該影像處理。
  9. 如請求項6所述的視訊處理電路，其中該影像處理包含一圖像品質、一放大縮小、一色域轉換以及一去交織中的至少一者。
  10. 如請求項6所述的視訊處理電路，其另包含：一第一時序產生單元，耦接於該第一記憶存取單元和該影像處理單元，用來產生一同步訊號到該第一記憶存取單元和該影像處理單元；其中該影像處理單元在第一次收到該同步訊號時，根據一第一設定，對該第一影像進行該影像處理，以產生該第一處理影像；以及在第二次收到該同步訊號時，根據一第二設定，對該第二影像進行該影像處理，以產生該第二處理影像。
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