TWI701829B - 半導體元件及其設計及製造方法 - Google Patents

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Abstract

本揭露提供一種半導體元件。該半導體元件包括一圖案化絕緣層、一墊件（stud）以及一著陸墊（landing pad）。該圖案化絕緣層具有一開口。該墊件設置在該開口內。該著陸墊設置在該圖案化絕緣層上，其中該墊件和該著陸墊是整體形成的。

Description

半導體元件及其設計及製造方法
本申請案主張2018年11月20日申請之美國正式申請案第16/196,671號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及其設計及製造方法，特別是關於一種包括著陸墊(landing pad)的半導體元件。
為了更有效地使用積體電路表面區域，已經發展了傳統的二維半導體技術，使得現代電路以三維配置形成在多個層上。在這樣的配置中，主動元件和互連以分層佈置形成。在每個後續層的形成期間，在本領域中稱為“插塞”或“墊件”的層間路徑電耦合在不同層的各種主動元件和傳輸線之間。為了有助於對準插頭，在下層中形成“著陸墊”或“接頭(tap)”，以用作從上層延伸的插頭的目標。著陸墊耦合到下面的電路或互連，並且通常比電路或互連的表面積大，以用作插頭的更寬容限目標。背景技術這種多層技術使得能夠設計具有極高容量(例如高於1千兆字節)的高度積體的儲存元件，例如DRAM元件。這種DRAM元件包括多個記憶體單元陣列，在嚴格的設計約束下密集且有效地佈置。在單元區 域之間是外圍區域，其包括單元之間的支持電路和互連電路，以及輸入外圍電路等。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體元件。該半導體元件包括一圖案化絕緣層、一墊件(stud)以及一著陸墊(landing pad)。該圖案化絕緣層具有一開口。該墊件設置在該開口內。該著陸墊設置在該圖案化絕緣層上，其中該墊件和該著陸墊是整體形成的。
在一些實施例中，該著陸墊暴露該墊件的一半。
在一些實施例中，該著陸墊暴露該墊件的三分之一。
在一些實施例中，該著陸墊設置在該墊件上。
在一些實施例中，該著陸墊設置在該墊件的一半上。
在一些實施例中，該著陸墊設置在該墊件的三分之二上。
本揭露另提供一種半導體元件的製造方法。該製造方法包括：接收一基板；在該基板上形成具有一開口的一圖案化介電層；在該圖案化介電層上和該開口中形成一導電層；以及藉由圖案化該導電層，在該圖案化介電層上形成一著陸墊。
在一些實施例中，在該圖案化介電層上和該開口中形成該導電層的操作包括：藉由一化學氣相沉積(chemical vapor deposition，CVD)在該圖案化介電層上和該開口中形成該導電層。
在一些實施例中，在該圖案化介電層上和該開口中形成該 導電層的操作包括：藉由等離子體增強CVD(plasma-enhanced CVD，PECVD)在該圖案化介電層上和該開口中形成該導電層。
在一些實施例中，藉由圖案化該導電層，在該圖案化介電層上形成該著陸墊的操作包括：暴露該導電層的一部分的一部分，其中該導電層的該部分形成在開口中。
在一些實施例中，藉由圖案化該導電層，在該圖案化介電層上形成該著陸墊的操作更包括：除了該著陸墊下方的該圖案化介電層的一部分之外，暴露整個該圖案化介電層。
在一些實施例中，暴露該導電層的該部分的該部分的操作包括：暴露該導電層的該部分的三分之一。
在一些實施例中，暴露該導電層的該部分的該部分的操作包括：暴露該導電層的該部分的一半。
本揭露另提供一種元件的設計及製造方法。該設計及製造方法包括：測量一經製造半導體元件的一著陸墊和一墊件的一組合的一電阻，其中該著陸墊和該墊件位於該經製造半導體元件的一圖案化導電層中；調整一待製造半導體元件中的一圖案化導電層的一厚度，其中當該電阻不是最佳時進行調整；以及根據該厚度製造該待製造半導體元件。
在一些實施例中，調整該待製造半導體元件中的該圖案化導電層的該厚度的操作包括：調整該圖案化導電層的一部分的一厚度，其中該圖案化導電層的該部分設置在該待製造半導體元件的該圖案化介電層上。
在本揭露中，因為形成該著陸墊的製程在CMP製程之後不經歷CMP製程和PVD製程，所以該半導體元件的製造方法相對簡單， 即，一步製程。另外，由於該著陸墊和該墊件整體形成並因此具有相同的材料，因此不需要在它們之間設置粘合層。而且，不需要擔心該著陸墊和該墊件之間的粘附力是否足夠。此外，由於不進行CMP製程，因此不需要擔心隨後的光學微影製程中的用於對準的一標記是否被損壞。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
11:標記
12:半導體元件
15:光罩
100:基板
102:介電層
104:圖案化介電層
104A:部份
104S:表面部分
106:開口
108:導電層
109:光阻層
110:墊件
111:圖案化光阻層
112:導電層
114:著陸墊
P1:理想位置
P2:偏移位置
P3:偏移位置
200:圖案化導電層
202:墊件
202A:部分
204:著陸墊
30:製造方法
300:操作
302:操作
304:操作
306:操作
40:設計及製造方法
400:操作
402:操作
404:操作
406:操作
408:操作
50:設計流程
510:操作
520:操作
530:操作
532:操作
540:操作
550:操作
560:操作
570:操作
580:操作
590:操作
591:操作
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1至圖6的剖面示意圖顯示製造半導體元件的一比較方法的中間步驟。
圖7的上視圖圖式說明在該比較方法的製程中採用的一化學機械平坦化(chemical mechanical planarization，CMP)製程引起的問題。
圖8是一半導體元件的一著陸墊位於一偏移位置的示意圖。
圖9是一半導體元件的一著陸墊位於另一偏移位置的示意圖。
圖10至圖12的剖面示意圖顯示根據本揭露的一些實施例的一半導體元件的一製造方法的中間步驟。
圖13是根據本揭露的一些實施例的一半導體元件的一製造方法的流 程圖。
圖14是根據本揭露的一些實施例的一元件的一設計及製造方法的流程圖。
圖15的示意圖圖式說明根據本揭露的一些實施例的積體電路(integrated circuit，IC)的一設計流程的示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1至圖6的剖面示意圖顯示製造半導體元件的一比較方法的中間步驟。參照圖1。參照圖1，接收一基板100。
在一些實施方案中，基板100包括晶片，在該晶片上形成諸 如半導體元件或其他元件的裝置。在一些實施方案中，基板100包括半導體基板，例如塊狀半導體基板。該塊狀半導體基板包括元素半導體，例如矽或鍺；化合物半導體，例如矽鍺，碳化矽，砷化鎵，磷化鎵，磷化銦或砷化銦；或其組合。在一些實施方案中，基板100包括多層基板，例如絕緣體上矽(silicon-on-insulator，SOI)基板，其包括底部半導體層，掩埋氧化物層(buried oxide layer，BOX)和頂部半導體層。
在一些實施方案中，基板100可為p型摻雜基板或n型摻雜基板，這意味著半導體基板100可摻雜有n型或p型雜質。取決於雜質的濃度，p型材料可以進一步分類為p++、p+、p、p-或p-型材料。如果聲稱材料是p型材料，則它摻雜有p型雜質，並且它可以是p++、p+、p、p-或p-型材料中的任何一種。類似地，n型材料可以進一步分類為n++、n+、n、n-或n-型材料。如果說材料是n型材料，則它摻雜有n型雜質，它可以是n++、n+、n、n-或n-型材料中的任何一種。用於p型材料的雜質原子包括例如硼。在n型材料中，雜質原子包括例如磷、砷和銻。摻雜可以通過離子注入製程進行。在一些實施方案中，基板100由矽、砷化鎵、矽鍺、矽碳或半導體元件製程中使用的其他已知半導體材料形成。
接下來，通過任何可接受的沉積製程在基板100上形成一介電層102，例如旋塗、化學氣相沉積(chemical vapor deposition，CVD)，層壓(laminating)等，或其組合。
在一些實施方案中，介電層102為單層結構，其可由介電材料(例如氧化矽、氮化矽或其它合適的介電或絕緣材料)形成。在一些實施方案中，介電層102為多層結構，其包括多個介電膜。例如，多層介電層包括氧化矽-氮化矽(ON)介電層，氧化矽-氮化矽-氧化矽(ONO)介 電層，或任何其它合適的介電膜疊層。
在一些實施方案中，介電層102可由聚合物形成，該聚合物還可為光敏材料，例如聚苯並噁唑(polybenzoxazole，PBO)，聚酰亞胺，苯並環丁烯(benzocyclobutene，BCB)等。根據本揭露的替代實施方式，介電層102由無機材料形成，其可以是諸如氮化矽的氮化物，諸如氧化矽的氧化物、磷矽酸鹽玻璃(phosphoSilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phosphoSilicate glass，BPSG)等。
在一些實施方案中，介電層102可包括氧化矽、氮化矽、氮氧化矽、高k介電材料、其組合或其多層。高k介電材料可包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，其組合或其他合適的材料。儘管可以使用不同的厚度，但是介電層102可以具有在大約100Å和大約2,500Å之間的厚度。
參照圖2，藉由圖案化圖1的介電層102，在基板100上形成具有一開口106的一圖案化介電層104。例如，在介電層102上形成諸如一光阻層的一阻層，並且通過光學微影或任何其他合適的圖案化技術將該阻層圖案化。接下來，通過使用一圖案化阻層來圖案化介電層102來形成圖案化介電層104。
參照圖3，藉由例如將導電材料沉積到開口106中和圖案化介電層104的表面上，在圖案化介電層104上和開口106中形成一導電層108。在一些實施方式中，圖3的操作不僅在開口106中形成一墊件(stud)而且在圖案化介電層104中的另一個開口(未示出)中形成一接點(contact)(未示出)。在一些實施方式中，由於需具有相對高的高深 比，因此需在開口106和將要形成該接點的該開口中，執行一化學氣相沉積(chemical vapor deposition，CVD)，並且在一替代實施方式中，採用等離子體增強(plasma-enhanced)CVD(PECVD)。
參照圖4，通過例如化學機械平坦化(chemical mechanical planarization，CMP)製程在圖案化介電層104的開口106中形成一墊件110。CMP製程的停止時間通常不能很好地被控制。結果，圖案化介電層104的一表面部分104S將不可避免地被移除或輕微損壞，其中用於在隨後的光學微影製程中的一標記(mark)11(如圖7所示)形成在表面部分104S上。
在一些實施方式中，假設下面的鎢插塞(plug)，可以藉由首先例如藉由CVD提供Ti層至100埃的厚度來形成墊件110。接著提供一層TiN，例如通過CVD或原子層沉積(atomic layer deposition，ALD)，至一厚度為300埃，然後提供厚度約為2000埃的鎢(W)層。藉由化學機械研磨研磨所得結構。
在一些實施方式中，假設下面的TiN插塞，可以通過首先例如通過CVD提供Ti層至100埃的厚度來形成墊件110。接著提供一層TiN，例如通過CVD或ALD，至一厚度為1500埃，然後進行化學機械研磨製程。
參照圖5，藉由例如物理氣相沉積(physical vapor deposition，PVD)在圖案化介電層104和墊件110上形成一導電層112。在一些實施方案中，導電層112的材料不同於圖案化介電層104的材料。為了在圖案化介電層104上形成導電層112，需要一粘合劑層(adhesive layer)(未圖示)來粘附導電層圖112示出了圖案化介電層104。
參照圖6，形成一半導體元件12。藉由圖案化圖5的導電層112，在墊件110和圖案化介電層104上形成一著陸墊114。
總之，如圖1至圖6所示，為了形成著陸墊114，由於需要CVD製程、CMP製程和PVD製程的三步製程，該比較方法相對複雜。而且，如上所述，必須考慮兩種不同導電材料之間的粘合力。如果粘合力不足以讓因例如厚且重的著陸墊114，而將著陸墊114粘附到墊件110，則著陸墊114可能會塌陷。結果，原本將藉由著陸墊114傳輸的電訊號不能被完整地傳輸。
圖7的上視圖圖式說明在該比較方法的製程中採用的一化學機械平坦化(chemical mechanical planarization，CMP)製程引起的問題。參照圖4和圖7，形成在圖案化介電層104的表面部分104S上的標記11被CMP製程損壞，如虛線所示，導致從著陸墊114的一理想位置P1偏移到一偏移位置P2。
圖8是一半導體元件的著陸墊114位於一偏移位置P2的示意圖。參照圖7和圖8，由於損壞的標記11，著陸墊114不與墊件110重疊，形成一開路。著陸墊114不能接收從墊件110傳輸的電訊號。
圖9是一半導體元件的著陸墊114位於另一偏移位置P3的示意圖。參照圖9，類似於圖8的實施例的討論，由於損壞的標記11，儘管著陸墊114與墊件110重疊，但是一重疊面積不足以使墊件110支撐著陸墊114。結果，如果藉由蝕刻製程移除圖案化介電層104，則著陸墊114將會塌陷。
圖10至圖12的剖面示意圖顯示根據本揭露的一些實施例的一半導體元件的一製造方法的中間步驟的。應該可以理解，圖10至圖10 已經被簡化以更好地更清楚地理解本揭露的各種實施例。
參照圖10，接續在圖3的中間步驟之後，藉由例如一塗佈製程(priming process)、一鍍膜製程(coating process)和軟烤製程在導電層108上形成一光阻層109，其依序進行。在本實施例中，光阻層109包括正光阻。然而，本揭露不限於此。在其他實施例中，光阻層109包括負光阻。
接下來，提供具有一圖案的一光罩15。諸如紫外(ultraviolet，UV)光之類的光經由光罩15照射光阻層109。因此，光罩15的圖案被轉印到光阻層109上。對於正光阻，暴露光之下的正光阻的一部分仍然存在，其他部分被移除。
參照圖11，藉由例如在光阻層109上的光學微影製程，在導電層108上形成一圖案化光阻層111，然後進行硬烤製程。
參照圖12，藉由在蝕刻製程期間使用圖案化光阻層111作為遮罩，圖案化導電層108來形成一圖案化導電層200。
在蝕刻製程期間，例如，使用一蝕刻氣體。在一個實施例中，蝕刻化學物質包括含氟氣體(例如，CF4、C4F8、C5F8、C6F8、SF6、CH2F2、CHF3和/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴氣體(例如HBr和/或CHBr3)、含氧氣體的氣體、含碘氣體，其他合適的氣體和/或等離子體，或其組合。在另一個實施例中，蝕刻化學物質包括Cl2、BCl3、Ar、氟基化學、HF基化學、NH4OH、NH4OH和H2O2的組合、HCl和H2O2的組合、H2SO4和H2O2的組合、或其他合適的材料。蝕刻製程可包括多步蝕刻以改善蝕刻選擇性、彈性和所需的蝕刻輪廓。在形成圖案化導電層200之後，去除圖案化光阻層111。
因此，圖案化導電層200做為著陸墊的一部分204形成在圖案化介電層104上。圖案化導電層200的另一部分202(做為一墊件)也相應地形成在圖案化介電層104的開口106中。圖案化導電層200的部分202的一部分202A被著陸墊204暴露出。圖案化介電層104完全由著陸墊204暴露出，除了在著陸墊204下方的圖案化介電層104的一部份104A。墊件202和著陸墊204都來自導電層108。墊件202和著陸墊204整體形成(integrally formed)。在本揭露中，術語“整體形成”是指形成為單件(亦即，一體成型)，並且不是指將單獨組件的進行組合而成。結果，墊件202的材料與著陸墊204的材料相同。
在一些實施例中，導電層108的部分202的三分之一由著陸墊204暴露。結果，著陸墊204和墊件202之間的接觸區域相對較高，因此由著陸墊204和墊件202形成的結構相對堅固。
在一些實施例中，導電層108的部分202的一半被暴露。結果，著陸墊204和墊件202之間的接觸面積相對較高，因此由著陸墊204和墊件202形成的結構相對堅固。
在本揭露中，因為形成著陸墊204的製程在CMP製程之後不經歷CMP製程和PVD製程，所以半導體元件13的製造方法相對簡單，即，一步製程。另外，由於著陸墊204和墊件202整體形成並因此具有相同的材料，因此不需要在它們之間設置粘合層。而且，不需要擔心著陸墊204和墊件202之間的粘附力是否足夠。此外，由於不進行CMP製程，因此不需要擔心隨後的光學微影製程中的用於對準的一標記是否被損壞。
圖13是根據本揭露的一些實施例的一半導體元件的一製造方法30的流程圖。參照圖13，製造方法30包括操作300、302、304和 306。
製造方法30開始於操作300，其中接收一基板。
製造方法30進行至操作302，其中在該基板上形成具有一開口的一圖案化介電層。
製造方法30繼續操作304，其中該導電層形成在該圖案化介電層上和該開口中。
製造方法30進行到操作306，其中藉由圖案化該導電層在該圖案化介電層上形成一著陸墊。
製造方法30僅僅是示例，並且不旨在將本公開限制為超出權利要求中明確記載的內容。可以在製造方法30之前，期間和之後提供附加操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。
圖14是根據本揭露的一些實施例的一元件的一設計及製造方法40的流程圖。參照圖14，設計及製造方法40包括操作400、402、404、406和408。
設計及製造方法40開始於操作400，其中測量一經製造半導體元件的一著陸墊和一墊件的一組合的一電阻，其中該著陸墊和該墊件位於該經製造半導體元件的一圖案化導電層中。該著陸墊和該墊件具有相同的材料。
設計及製造方法40進行到操作402，其中判斷該電阻是否是最佳的。如果是肯定的，則設計及製造方法40前進到操作404，其中停止設計及製造方法40。如果是否定的，則設計及製造方法40繼續操作406，其中調整一待製造半導體元件中的一圖案化導電層的一厚度。在一 些實施例中，調整該待製造半導體元件中的該圖案化導電層的該厚度的操作包括：調整該圖案化導電層的一部分的一厚度，其中該圖案化導電層的該部分設置在該待製造半導體元件的該圖案化介電層上。
設計及製造方法40進行到操作408，其中根據該厚度製造該待製造半導體元件。
設計及製造方法40僅僅是示例，並且不旨在將本公開限制為超出權利要求中明確記載的內容。可以在設計及製造方法40之前，期間和之後提供附加操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的其他實施例。
在本揭露中，該著陸墊和該墊件係整體形成，因此具有相同的材料。因此，判斷電氣特性(例如電阻)的因素的複雜性降低。可以藉由調整形成該焊盤和該墊件的一層的該厚度來簡單地調節該電阻。
相反地，返回參照圖6，著陸墊114和墊件110位於兩個不同的導電層中。著陸墊114的材料不同於墊件110的材料。因此，許多相互關聯的因素結合起來判斷電氣特性，例如電阻。調整該電阻相對困難。另外，需要考慮著陸墊114和墊件110之間的粘附力。例如，如果著陸墊114因應於該電阻的調節而太厚並且粘附力不足，則著陸墊114會塌陷。
圖15的示意圖圖式說明根據本揭露的一些實施例的積體電路(integrated circuit，IC)的一設計流程50的示意圖。用於設計半導體IC或晶片的設計流程50利用一個或多個電子設計自動化(electronic design automation，EDA)工具在其中執行操作。工作站或個人電腦通常用於執行完成設計流程50的步驟。設計流程50包括系統設計階段510、邏輯設計階段520、合成階段530、佈局前模擬階段540、佈局和佈線發展階 段550、參數萃取階段560、佈局後模擬階段570、光罩生成階段590和電路製造階段591。
最初，在系統設計階段510期間，為感興趣的晶片提供系統架構，其具有高階描述。在系統設計階段510期間，根據設計規範確定晶片功能以及性能要求。晶片功能通常由相應的示意功能模塊或方塊表示。此外，可以尋求優化或性能折衷以在可接受的成本和功率水平上實現設計規範。
在邏輯設計階段520期間，使用硬體描述語言在暫存器傳送級別(register transfer level，RTL)中描述功能模塊或方塊。通常使用商業上可用的語言工具，例如Verilog或VHDL。在一個實施例中，在邏輯設計階段520期間執行初步功能檢查以驗證所實現的功能是否符合系統設計階段510中闡述的規範。
隨後，在合成階段530期間，將RTL描述中的模塊轉換為設計數據的實例，例如網表(netlist)數據，其中建立每個功能模塊的電路結構，例如邏輯閘和暫存器。在一個實施例中，提供標準單元庫532以提供不同類別的低階電路，即標準單元，用於特定的布林邏輯或順序邏輯功能。在一些實施例中，進行邏輯閘和暫存器到標準單元庫中的可用單元的技術映射。此外，提供設計數據或網表數據以描述晶片在閘級的功能關係。標準單元庫532可以由IC設計者、IC製造公司、計算機輔助設計(computer-aided design，CAD)工具提供者或任何相關的第三方提供。標準單元庫532還提供與每個單元相關聯的參數，例如時間、功率、電壓等。在一個實施例中，網表數據從閘級視圖變換為電晶體級視圖。在一個實施例中，當提供或更新庫(如將在本文的後續段落中描述的)並且併入 到CAD工具中時，IC設計者可以通過識別違反設計規則(例如，時序違規)來改進更新的庫。修改原始網表數據以響應已識別的違規行為。在一些實施例中，在合成階段530期間執行操作406。
隨後，在預佈局模擬階段540期間驗證閘級網表數據。在佈局前模擬階段540的驗證過程期間，如果一些功能在模擬中未通過驗證，則設計流程50可以暫時暫停或者可以返回系統設計階段510或邏輯設計階段520以進行進一步修改。在預佈局前模擬階段540之後，晶片設計已通過初步驗證，並且前端設計過程完成。接下來，進行後端實體設計過程。
在佈局和佈線階段550期間，實現表示在前端處理期間確定的晶片的物理架構。佈局開發依次涉及放置操作和佈線操作。在放置操作中確定晶片組件的詳細結構和相關幾何形狀。在放置操作之後路由不同組件之間的互連。執行放置和佈線操作以滿足設計規則檢查(design rule check，DRC)平台的要求，從而滿足晶片的製造限制。在一個實施例中，在放置和路由階段期間對數位電路執行時脈樹合成操作，其中時脈產生器和電路結合到設計中。在一個實施例中，在初步路由操作之後執行路由後操作，以便解決在初步路由操作期間發現的定時問題。一旦佈局和佈線階段550完成，就創建佈局佈線佈局，並相應地生成網表以及佈局和佈線數據。
在參數提取階段560期間，基於在佈局和佈線階段550期間形成的佈局，進行佈局參數提取(layout parameter extraction，LPE)操作以導出依賴於佈局的參數，例如寄生電阻和電容。隨後，生成後佈局網表數據，其包括依賴於佈局的參數。
在佈局後模擬階段570期間，考慮在先前階段期間獲取的參 數，執行物理驗證。進行電晶體級行為的模擬以檢查由佈局後網表導出的晶片性能是否滿足所需的系統規範。在一些實施例中，執行佈局後模擬以最小化晶片製造過程期間的電氣問題或佈局困難的可能性。在一個實施例中，標準單元庫532不僅提供給階段530中的操作，還提供給階段540、550、560和570中的操作，以便標準中列出的單元和其他特徵的電或幾何參數。可以利用單元庫532在整個設計階段模擬電路的真實性能。
接下來，在階段580期間，確定佈局後網表是否滿足設計規範。如果佈局後模擬的結果是不利的，則設計流程50循環回到先前階段以調整功能或結構。例如，設計流程50可以循環回到階段550，其中重新開發佈局以從物理角度解決問題。或者，設計流程50可以退回到較早的階段510或520，以在功能級別重新設計晶片設計，以防在後端處理中無法解決問題。
如果佈局後網表通過驗證，則接受電路設計，然後相應地簽字。該晶片是根據公認的佈局後網表製造的。在一個實施例中，在階段590期間，在階段570中基於經驗證的佈局後網表生成至少一個光罩。光罩是用於允許一部分光通過同時阻擋光的其他部分的圖案化遮罩。為了在晶片上的光敏層(例如光阻層)上形成特徵圖案。光罩用於將經過驗證的佈局後網表的圖案轉移到晶圓上。在一些實施例中，多層佈局網表可能需要一組光罩，其中每層中的特徵圖案在相應的光罩中建立。結果，在光罩上形成的佈局網表的圖案通過曝光操作被轉移到光敏層。
在階段591期間，使用階段590中產生的光罩在晶片上製造電路。在佈置和佈線階段591期間執行操作408.製造可涉及已知的半導體製造操作，例如光學微影、蝕刻、沉積、和熱製程。在一些實施例中，可 以在階段591的中間階段或最後階段期間利用測試操作來確保製造的電路的物理和功能完整性。在一些實施例中，可以使用分割操作將電路晶片分離成單獨的電路晶粒。由此完成電路的製造。
圖15的設計流程50是示例性的。對上述階段的修改，例如階段的順序的改變，階段的劃分以及階段的刪除或添加，都在本揭露的預期範圍內。
在本揭露中，由於形成該著陸墊的製程在CMP製程之後不經歷CMP製程和PVD製程，因此製造該半導體元件的方法相對簡單。另外，由於該著陸墊和該墊件整體形成並且具有相同的材料，因此不需要在它們之間設置粘合層。而且，不需要擔心該著陸墊和該墊件之間的粘附力是否足夠。此外，由於不進行CMP製程，因此不需要擔心隨後的光學微影製程中的用於對準的一標記是否被損壞。
本揭露提供一種半導體元件。該半導體元件包括一圖案化絕緣層、一墊件(stud)以及一著陸墊(landing pad)。該圖案化絕緣層具有一開口。該墊件設置在該開口內。該著陸墊設置在該圖案化絕緣層上，其中該墊件和該著陸墊是整體形成的。
本揭露另提供一種半導體元件的製造方法。該製造方法包括：接收一基板；在該基板上形成具有一開口的一圖案化介電層；在該圖案化介電層上和該開口中形成一導電層；以及藉由圖案化該導電層，在該圖案化介電層上形成一著陸墊。
本揭露另提供一種元件的設計及製造方法。該設計及製造方法包括：測量一經製造半導體元件的一著陸墊和一墊件的一組合的一電阻，其中該著陸墊和該墊件位於該經製造半導體元件的一圖案化導電層 中；調整一待製造半導體元件中的一圖案化導電層的一厚度，其中當該電阻不是最佳時進行調整；以及根據該厚度製造該待製造半導體元件。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
30              製造方法    300             操作    302             操作    304             操作    306             操作

Claims (9)

  1. 一種半導體元件的製造方法，包括：接收一基板；在該基板上形成具有一開口的一圖案化介電層；在該圖案化介電層上和該開口中形成一導電層；以及藉由圖案化該導電層，在該圖案化介電層上形成一著陸墊。
  2. 如請求項1所述的製造方法，其中在該圖案化介電層上和該開口中形成該導電層的操作包括：藉由一化學氣相沉積(chemical vapor deposition，CVD)在該圖案化介電層上和該開口中形成該導電層。
  3. 如請求項1所述的製造方法，其中在該圖案化介電層上和該開口中形成該導電層的操作包括：藉由等離子體增強CVD(plasma-enhanced CVD，PECVD)在該圖案化介電層上和該開口中形成該導電層。
  4. 如請求項1所述的製造方法，其中藉由圖案化該導電層，在該圖案化介電層上形成該著陸墊的操作包括：暴露該導電層的一部分的一部分，其中該導電層的該部分形成在開口中。
  5. 如請求項4所述的製造方法，其中藉由圖案化該導電層，在該圖案化介電層上形成該著陸墊的操作更包括：除了該著陸墊下方的該圖案化介電層的一部分之外，暴露整個該圖案化介電層。
  6. 如請求項4所述的製造方法，其中暴露該導電層的該部分的該部分的操作包括：暴露該導電層的該部分的三分之一。
  7. 如請求項4所述的製造方法，其中暴露該導電層的該部分的該部分的操作包括：暴露該導電層的該部分的一半。
  8. 一種元件的設計及製造方法，該設計及製造方法包括：測量一經製造半導體元件的一著陸墊和一墊件的一組合的一電阻，其中該著陸墊和該墊件位於該經製造半導體元件的一圖案化導電層中；調整一待製造半導體元件中的一圖案化導電層的一厚度，其中當該電阻不是最佳時進行調整；以及根據該厚度製造該待製造半導體元件。
  9. 如請求項8所述的設計及製造方法，其中調整該待製造半導體元件中的該圖案化導電層的該厚度的操作包括： 調整該圖案化導電層的一部分的一厚度，其中該圖案化導電層的該部分設置在該待製造半導體元件的該圖案化介電層上。
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