CN111199936A - 半导体元件及其设计及制造方法 - Google Patents

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Abstract

本公开提供一种半导体元件。该半导体元件包括一图案化绝缘层、一垫件以及一着陆垫。该图案化绝缘层具有一开口。该垫件设置在该开口内。该着陆垫设置在该图案化绝缘层上，其中该垫件和该着陆垫是整体形成的。

Description

半导体元件及其设计及制造方法
技术领域
本公开主张2018年11月20日申请的美国正式申请案第16/196,671号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
为了更有效地使用集成电路表面区域，已经发展了传统的二维半导体技术，使得现代电路以三维配置形成在多个层上。在这样的配置中，主动元件和互连以分层布置形成。在每个后续层的形成期间，在本领域中称为“插塞”或“垫件”的层间路径电耦合在不同层的各种主动元件和传输线之间。为了有助于对准插头，在下层中形成“着陆垫”或“接头(tap)”，以用作从上层延伸的插头的目标。着陆垫耦合到下面的电路或互连，并且通常比电路或互连的表面积大，以用作插头的更宽容限目标。背景技术这种多层技术使得能够设计具有极高容量(例如高于1千兆字节)的高度集成的存储元件，例如DRAM元件。这种DRAM元件包括多个存储器单元阵列，在严格的设计约束下密集且有效地布置。在单元区域之间是外围区域，其包括单元之间的支持电路和互连电路，以及输入外围电路等。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种半导体元件。该半导体元件包括一图案化绝缘层、一垫件(stud)以及一着陆垫(landing pad)。该图案化绝缘层具有一开口。该垫件设置在该开口内。该着陆垫设置在该图案化绝缘层上，其中该垫件和该着陆垫是整体形成的。
在一些实施例中，该着陆垫暴露该垫件的一半。
在一些实施例中，该着陆垫暴露该垫件的三分之一。
在一些实施例中，该着陆垫设置在该垫件上。
在一些实施例中，该着陆垫设置在该垫件的一半上。
在一些实施例中，该着陆垫设置在该垫件的三分之二上。
本公开另提供一种半导体元件的制造方法。该制造方法包括：接收一基板；在该基板上形成具有一开口的一图案化介电层；在该图案化介电层上和该开口中形成一导电层；以及通过图案化该导电层，在该图案化介电层上形成一着陆垫。
在一些实施例中，在该图案化介电层上和该开口中形成该导电层的操作包括：通过一化学气相沉积(chemical vapor deposition，CVD)在该图案化介电层上和该开口中形成该导电层。
在一些实施例中，在该图案化介电层上和该开口中形成该导电层的操作包括：通过等离子体增强CVD(plasma-enhanced CVD，PECVD)在该图案化介电层上和该开口中形成该导电层。
在一些实施例中，通过图案化该导电层，在该图案化介电层上形成该着陆垫的操作包括：暴露该导电层的一部分的一部分，其中该导电层的该部分形成在开口中。
在一些实施例中，通过图案化该导电层，在该图案化介电层上形成该着陆垫的操作还包括：除了该着陆垫下方的该图案化介电层的一部分之外，暴露整个该图案化介电层。
在一些实施例中，暴露该导电层的该部分的该部分的操作包括：暴露该导电层的该部分的三分之一。
在一些实施例中，暴露该导电层的该部分的该部分的操作包括：暴露该导电层的该部分的一半。
本公开另提供一种元件的设计及制造方法。该设计及制造方法包括：测量一经制造半导体元件的一着陆垫和一垫件的一组合的一电阻，其中该着陆垫和该垫件位于该经制造半导体元件的一图案化导电层中；调整一待制造半导体元件中的一图案化导电层的一厚度，其中当该电阻不是最佳时进行调整；以及根据该厚度制造该待制造半导体元件。
在一些实施例中，调整该待制造半导体元件中的该图案化导电层的该厚度的操作包括：调整该图案化导电层的一部分的一厚度，其中该图案化导电层的该部分设置在该待制造半导体元件的该图案化介电层上。
在本公开中，因为形成该着陆垫的工艺在CMP工艺之后不经历CMP工艺和PVD工艺，所以该半导体元件的制造方法相对简单，即，一步工艺。另外，由于该着陆垫和该垫件整体形成并因此具有相同的材料，因此不需要在它们之间设置粘合层。而且，不需要担心该着陆垫和该垫件之间的粘附力是否足够。此外，由于不进行CMP工艺，因此不需要担心随后的光学光刻工艺中的用于对准的一标记是否被损坏。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的内容，附图中相同的元件符号是指相同的元件。
图1至图6的剖面示意图显示制造半导体元件的一比较方法的中间步骤。
图7的上视式说明在该比较方法的工艺中采用的一化学机械平坦化(chemicalmechanical planarization，CMP)工艺引起的问题。
图8是一半导体元件的一着陆垫位于一偏移位置的示意图。
图9是一半导体元件的一着陆垫位于另一偏移位置的示意图。
图10至图12的剖面示意图显示根据本公开的一些实施例的一半导体元件的一制造方法的中间步骤。
图13是根据本公开的一些实施例的一半导体元件的一制造方法的流程图。
图14是根据本公开的一些实施例的一元件的一设计及制造方法的流程图。
图15的示意式说明根据本公开的一些实施例的集成电路(integratedcircuit，IC)的一设计流程的示意图。
附图标记说明：
11 标记
12 半导体元件
15 掩模
100 基板
102 介电层
104 图案化介电层
104A 部分
104S 表面部分
106 开口
108 导电层
109 光刻胶层
110 垫件
111 图案化光刻胶层
112 导电层
114 着陆垫
P1 理想位置
P2 偏移位置
P3 偏移位置
200 图案化导电层
202 垫件
202A 部分
204 着陆垫
30 制造方法
300 操作
302 操作
304 操作
306 操作
40 设计及制造方法
400 操作
402 操作
404 操作
406 操作
408 操作
50 设计流程
510 操作
520 操作
530 操作
532 操作
540 操作
550 操作
560 操作
570 操作
580 操作
590 操作
591 操作
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1至图6的剖面示意图显示制造半导体元件的一比较方法的中间步骤。参照图1。参照图1，接收一基板100。
在一些实施方案中，基板100包括芯片，在该芯片上形成诸如半导体元件或其他元件的装置。在一些实施方案中，基板100包括半导体基板，例如块状半导体基板。该块状半导体基板包括元素半导体，例如硅或锗；化合物半导体，例如硅锗，碳化硅，砷化镓，磷化镓，磷化铟或砷化铟；或其组合。在一些实施方案中，基板100包括多层基板，例如绝缘体上硅(silicon-on-insulator，SOI)基板，其包括底部半导体层，掩埋氧化物层(buried oxidelayer，BOX)和顶部半导体层。
在一些实施方案中，基板100可为p型掺杂基板或n型掺杂基板，这意味着半导体基板100可掺杂有n型或p型杂质。取决于杂质的浓度，p型材料可以进一步分类为p++、p+、p、p-或p-型材料。如果声称材料是p型材料，则它掺杂有p型杂质，并且它可以是p++、p+、p、p-或p-型材料中的任何一种。类似地，n型材料可以进一步分类为n++、n+、n、n-或n-型材料。如果说材料是n型材料，则它掺杂有n型杂质，它可以是n++、n+、n、n-或n-型材料中的任何一种。用于p型材料的杂质原子包括例如硼。在n型材料中，杂质原子包括例如磷、砷和锑。掺杂可以通过离子注入工艺进行。在一些实施方案中，基板100由硅、砷化镓、硅锗、硅碳或半导体元件工艺中使用的其他已知半导体材料形成。
接下来，通过任何可接受的沉积工艺在基板100上形成一介电层102，例如旋涂、化学气相沉积(chemical vapor deposition，CVD)，层压(laminating)等，或其组合。
在一些实施方案中，介电层102为单层结构，其可由介电材料(例如氧化硅、氮化硅或其它合适的介电或绝缘材料)形成。在一些实施方案中，介电层102为多层结构，其包括多个介电膜。例如，多层介电层包括氧化硅-氮化硅(ON)介电层，氧化硅-氮化硅-氧化硅(ONO)介电层，或任何其它合适的介电膜叠层。
在一些实施方案中，介电层102可由聚合物形成，该聚合物还可为光敏材料，例如聚苯并恶唑(polybenzoxazole，PBO)，聚酰亚胺，苯并环丁烯(benzocyclobutene，BCB)等。根据本公开的替代实施方式，介电层102由无机材料形成，其可以是诸如氮化硅的氮化物，诸如氧化硅的氧化物、磷硅酸盐玻璃(phosphoSilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼掺杂的磷硅酸盐玻璃(boron-doped phosphoSilicateglass，BPSG)等。
在一些实施方案中，介电层102可包括氧化硅、氮化硅、氮氧化硅、高k介电材料、其组合或其多层。高k介电材料可包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，其组合或其他合适的材料。尽管可以使用不同的厚度，但是介电层102可以具有在大约
Figure BDA0001966973270000071
和大约
Figure BDA0001966973270000072
之间的厚度。
参照图2，通过图案化图1的介电层102，在基板100上形成具有一开口106的一图案化介电层104。例如，在介电层102上形成诸如一光刻胶层的一阻层，并且通过光学光刻或任何其他合适的图案化技术将该阻层图案化。接下来，通过使用一图案化阻层来图案化介电层102来形成图案化介电层104。
参照图3，通过例如将导电材料沉积到开口106中和图案化导电层104的表面上，在图案化介电层104上和开口106中形成一导电层108。在一些实施方式中，图3的操作不仅在开口106中形成一垫件(stud)而且在图案化导电层104中的另一个开口(未示出)中形成一接点(contact)(未示出)。在一些实施方式中，由于需具有相对高的高深比，因此需在开口106和将要形成该接点的该开口中，执行一化学气相沉积(chemical vapor deposition，CVD)，并且在一替代实施方式中，采用等离子体增强(plasma-enhanced)CVD(PECVD)。
参照图4，通过例如化学机械平坦化(chemical mechanical planarization，CMP)工艺在图案化导电层104的开口106中形成一垫件110。CMP工艺的停止时间通常不能很好地被控制。结果，图案化介电层104的一表面部分104S将不可避免地被移除或轻微损坏，其中用于在随后的光学光刻工艺中的一标记(mark)11(如图7所示)形成在表面部分104S上。
在一些实施方式中，假设下面的钨插塞(plug)，可以通过首先例如通过CVD提供Ti层至100埃的厚度来形成垫件110。接着提供一层TiN，例如通过CVD或原子层沉积(atomiclayer deposition，ALD)，至一厚度为300埃，然后提供厚度约为2000埃的钨(W)层。通过化学机械研磨研磨所得结构。
在一些实施方式中，假设下面的TiN插塞，可以通过首先例如通过CVD提供Ti层至100埃的厚度来形成垫件110。接着提供一层TiN，例如通过CVD或ALD，至一厚度为1500埃，然后进行化学机械研磨工艺。
参照图5，通过例如物理气相沉积(physical vapor deposition，PVD)在图案化介电层104和垫件110上形成一导电层112。在一些实施方案中，导电层112的材料不同于图案化导电层104的材料。为了在图案化导电层104上形成导电层112，需要一粘合剂层(adhesive layer)(未图示)来粘附导电层图112示出了图案化导电层104。
参照图6，形成一半导体元件12。通过图案化图5的导电层112，在垫件110和图案化导电层104上形成一着陆垫114。
总之，如图1至图6所示，为了形成着陆垫114，由于需要CVD工艺、CMP工艺和PVD工艺的三步工艺，该比较方法相对复杂。而且，如上所述，必须考虑两种不同导电材料之间的粘合力。如果粘合力不足以让因例如厚且重的着陆垫114，而将着陆垫114粘附到垫件110，则着陆垫114可能会塌陷。结果，原本将通过着陆垫114传输的电信号不能被完整地传输。
图7的上视式说明在该比较方法的工艺中采用的一化学机械平坦化(chemicalmechanical planarization，CMP)工艺引起的问题。参照图4和图7，形成在图案化介电层104的表面部分104S上的标记11被CMP工艺损坏，如虚线所示，导致从着陆垫114的一理想位置P1偏移到一偏移位置P2。
图8是一半导体元件的着陆垫114位于一偏移位置P2的示意图。参照图7和图8，由于损坏的标记11，着陆垫114不与垫件110重叠，形成一开路。着陆垫114不能接收从垫件110传输的电信号。
图9是一半导体元件的着陆垫114位于另一偏移位置P3的示意图。参照图9，类似于图8的实施例的讨论，由于损坏的标记11，尽管着陆垫114与垫件110重叠，但是一重叠面积不足以使垫件110支撑着陆垫114。结果，如果通过蚀刻工艺移除图案化导电层104，则着陆垫114将会塌陷。
图10至图12的剖面示意图显示根据本公开的一些实施例的一半导体元件的一制造方法的中间步骤的。应该可以理解，图10至图10已经被简化以更好地更清楚地理解本公开的各种实施例。
参照图10，继续在图3的中间步骤之后，通过例如一涂布工艺(primingprocess)、一镀膜工艺(coating process)和软烤工艺在导电层108上形成一光刻胶层109，其按序进行。在本实施例中，光刻胶层109包括正光刻胶。然而，本公开不限于此。在其他实施例中，光刻胶层109包括负光刻胶。
接下来，提供具有一图案的一掩模15。诸如紫外(ultraviolet，UV)光之类的光经由掩模15照射光刻胶层109。因此，掩模15的图案被转印到光刻胶层109上。对于正光刻胶，暴露光的下的正光刻胶的一部分仍然存在，其他部分被移除。
参照图11，通过例如在光刻胶层109上的光学光刻工艺，在导电层108上形成一图案化光刻胶层111，然后进行硬烤工艺。
参照图12，通过在蚀刻工艺期间使用图案化光刻胶层111作为遮罩，图案化导电层108来形成一图案化导电层200。
在蚀刻工艺期间，例如，使用一蚀刻气体。在一个实施例中，蚀刻化学物质包括含氟气体(例如，CF4、C4F8、C5F8、C6F8、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含氧气体的气体、含碘气体，其他合适的气体和/或等离子体，或其组合。在另一个实施例中，蚀刻化学物质包括Cl2、BCl3、Ar、氟基化学、HF基化学、NH4OH、NH4OH和H2O2的组合、HCl和H2O2的组合、H2SO4和H2O2的组合、或其他合适的材料。蚀刻工艺可包括多步蚀刻以改善蚀刻选择性、弹性和所需的蚀刻轮廓。在形成图案化导电层200之后，去除图案化光刻胶层111。
因此，图案化导电层200做为着陆垫的一部分204形成在图案化介电层104上。图案化导电层200的另一部分202(做为一垫件)也相应地形成在图案化介电层104的开口106中。图案化导电层200的部分202的一部分202A被着陆垫204暴露出。图案化介电层104完全由着陆垫204暴露出，除了在着陆垫204下方的图案化介电层104的一部分104A。垫件202和着陆垫204都来自导电层108。垫件202和着陆垫204整体形成(integrallyformed)。在本公开中，术语“整体形成”是指形成为单件(亦即，一体成型)，并且不是指将单独组件的进行组合而成。结果，垫件202的材料与着陆垫204的材料相同。
在一些实施例中，导电层108的部分202的三分之一由着陆垫204暴露。结果，着陆垫204和垫件202之间的接触区域相对较高，因此由着陆垫204和垫件202形成的结构相对坚固。
在一些实施例中，导电层108的部分202的一半被暴露。结果，着陆垫204和垫件202之间的接触面积相对较高，因此由着陆垫204和垫件202形成的结构相对坚固。
在本公开中，因为形成着陆垫204的工艺在CMP工艺之后不经历CMP工艺和PVD工艺，所以半导体元件13的制造方法相对简单，即，一步工艺。另外，由于着陆垫204和垫件202整体形成并因此具有相同的材料，因此不需要在它们之间设置粘合层。而且，不需要担心着陆垫204和垫件202之间的粘附力是否足够。此外，由于不进行CMP工艺，因此不需要担心随后的光学光刻工艺中的用于对准的一标记是否被损坏。
图13是根据本公开的一些实施例的一半导体元件的一制造方法30的流程图。参照图13，制造方法30包括操作300、302、304和306。
制造方法30开始于操作300，其中接收一基板。
制造方法30进行至操作302，其中在该基板上形成具有一开口的一图案化介电层。
制造方法30继续操作304，其中该导电层形成在该图案化介电层上和该开口中。
制造方法30进行到操作306，其中通过图案化该导电层在该图案化介电层上形成一着陆垫。
制造方法30仅仅是示例，并且不旨在将本公开限制为超出权利要求中明确记载的内容。可以在制造方法30之前，期间和之后提供附加操作，并且可以替换，消除或移动所描述的一些操作以用于该方法的另外的实施例。
图14是根据本公开的一些实施例的一元件的一设计及制造方法40的流程图。参照图14，设计及制造方法40包括操作400、402、404、406和408。
设计及制造方法40开始于操作400，其中测量一经制造半导体元件的一着陆垫和一垫件的一组合的一电阻，其中该着陆垫和该垫件位于该经制造半导体元件的一图案化导电层中。该着陆垫和该垫件具有相同的材料。
设计及制造方法40进行到操作402，其中判断该电阻是否是最佳的。如果是肯定的，则设计及制造方法40前进到操作404，其中停止设计及制造方法40。如果是否定的，则设计及制造方法40继续操作406，其中调整一待制造半导体元件中的一图案化导电层的一厚度。在一些实施例中，调整该待制造半导体元件中的该图案化导电层的该厚度的操作包括：调整该图案化导电层的一部分的一厚度，其中该图案化导电层的该部分设置在该待制造半导体元件的该图案化介电层上。
设计及制造方法40进行到操作408，其中根据该厚度制造该待制造半导体元件。
设计及制造方法40仅仅是示例，并且不旨在将本公开限制为超出权利要求中明确记载的内容。可以在设计及制造方法40之前，期间和之后提供附加操作，并且可以替换，消除或移动所描述的一些操作以用于该方法的其他实施例。
在本公开中，该着陆垫和该垫件是整体形成，因此具有相同的材料。因此，判断电气特性(例如电阻)的因素的复杂性降低。可以通过调整形成该焊盘和该垫件的一层的该厚度来简单地调节该电阻。
相反地，返回参照图6，着陆垫114和垫件110位于两个不同的导电层中。着陆垫114的材料不同于垫件110的材料。因此，许多相互关联的因素结合起来判断电气特性，例如电阻。调整该电阻相对困难。另外，需要考虑着陆垫114和垫件110之间的粘附力。例如，如果着陆垫114因应于该电阻的调节而太厚并且粘附力不足，则着陆垫114会塌陷。
图15的示意式说明根据本公开的一些实施例的集成电路(integratedcircuit，IC)的一设计流程50的示意图。用于设计半导体IC或芯片的设计流程50利用一个或多个电子设计自动化(electronic design automation，EDA)工具在其中执行操作。工作站或个人电脑通常用于执行完成设计流程50的步骤。设计流程50包括系统设计阶段510、逻辑设计阶段520、合成阶段530、布局前模拟阶段540、布局和布线发展阶段550、参数萃取阶段560、布局后模拟阶段570、掩模生成阶段590和电路制造阶段591。
最初，在系统设计阶段510期间，为感兴趣的芯片提供系统架构，其具有高阶描述。在系统设计阶段510期间，根据设计规范确定芯片功能以及性能要求。芯片功能通常由相应的示意功能模块或方块表示。此外，可以寻求优化或性能折衷以在可接受的成本和功率水平上实现设计规范。
在逻辑设计阶段520期间，使用硬件描述语言在暂存器传送级别(registertransfer level，RTL)中描述功能模块或方块。通常使用商业上可用的语言工具，例如Verilog或VHDL。在一个实施例中，在逻辑设计阶段520期间执行初步功能检查以验证所实现的功能是否符合系统设计阶段510中阐述的规范。
随后，在合成阶段530期间，将RTL描述中的模块转换为设计数据的实例，例如网表(netlist)数据，其中建立每个功能模块的电路结构，例如逻辑门和暂存器。在一个实施例中，提供标准单元库532以提供不同类别的低阶电路，即标准单元，用于特定的布林逻辑或顺序逻辑功能。在一些实施例中，进行逻辑门和暂存器到标准单元库中的可用单元的技术映射。此外，提供设计数据或网表数据以描述芯片在闸级的功能关系。标准单元库532可以由IC设计者、IC制造公司、计算机辅助设计(computer-aided design，CAD)工具提供者或任何相关的第三方提供。标准单元库532还提供与每个单元相关联的参数，例如时间、功率、电压等。在一个实施例中，网表数据从闸级视图变换为晶体管级视图。在一个实施例中，当提供或更新库(如将在本文的后续段落中描述的)并且并入到CAD工具中时，IC设计者可以通过识别违反设计规则(例如，时序违规)来改进更新的库。修改原始网表数据以响应已识别的违规行为。在一些实施例中，在合成阶段530期间执行操作406。
随后，在预布局模拟阶段540期间验证闸级网表数据。在布局前模拟阶段540的验证过程期间，如果一些功能在模拟中未通过验证，则设计流程50可以暂时暂停或者可以返回系统设计阶段510或逻辑设计阶段520以进行进一步修改。在预布局前模拟阶段540之后，芯片设计已通过初步验证，并且前端设计过程完成。接下来，进行后端实体设计过程。
在布局和布线阶段550期间，实现表示在前端处理期间确定的芯片的物理架构。布局开发依次涉及放置操作和布线操作。在放置操作中确定芯片组件的详细结构和相关几何形状。在放置操作之后路由不同组件之间的互连。执行放置和布线操作以满足设计规则检查(design rule check，DRC)平台的要求，从而满足芯片的制造限制。在一个实施例中，在放置和路由阶段期间对数字电路执行时钟树合成操作，其中时钟产生器和电路结合到设计中。在一个实施例中，在初步路由操作之后执行路由后操作，以便解决在初步路由操作期间发现的定时问题。一旦布局和布线阶段550完成，就创建布局布线布局，并相应地生成网表以及布局和布线数据。
在参数提取阶段560期间，基于在布局和布线阶段550期间形成的布局，进行布局参数提取(layout parameter extraction，LPE)操作以导出依赖于布局的参数，例如寄生电阻和电容。随后，生成后布局网表数据，其包括依赖于布局的参数。
在布局后模拟阶段570期间，考虑在先前阶段期间获取的参数，执行物理验证。进行晶体管级行为的模拟以检查由布局后网表导出的芯片性能是否满足所需的系统规范。在一些实施例中，执行布局后模拟以最小化芯片制造过程期间的电气问题或布局困难的可能性。在一个实施例中，标准单元库532不仅提供给阶段530中的操作，还提供给阶段540、550、560和570中的操作，以便标准中列出的单元和其他特征的电或几何参数。可以利用单元库532在整个设计阶段模拟电路的真实性能。
接下来，在阶段580期间，确定布局后网表是否满足设计规范。如果布局后模拟的结果是不利的，则设计流程50循环回到先前阶段以调整功能或结构。例如，设计流程50可以循环回到阶段550，其中重新开发布局以从物理角度解决问题。或者，设计流程50可以退回到较早的阶段510或520，以在功能级别重新设计芯片设计，以防在后端处理中无法解决问题。
如果布局后网表通过验证，则接受电路设计，然后相应地签字。该芯片是根据公认的布局后网表制造的。在一个实施例中，在阶段590期间，在阶段570中基于经验证的布局后网表生成至少一个掩模。掩模是用于允许一部分光通过同时阻挡光的其他部分的图案化遮罩。为了在芯片上的光敏层(例如光刻胶层)上形成特征图案。掩模用于将经过验证的布局后网表的图案转移到晶圆上。在一些实施例中，多层布局网表可能需要一组掩模，其中每层中的特征图案在相应的掩模中建立。结果，在掩模上形成的布局网表的图案通过曝光操作被转移到光敏层。
在阶段591期间，使用阶段590中产生的掩模在芯片上制造电路。在布置和布线阶段591期间执行操作408.制造可涉及已知的半导体制造操作，例如光学光刻、蚀刻、沉积、和热工艺。在一些实施例中，可以在阶段591的中间阶段或最后阶段期间利用测试操作来确保制造的电路的物理和功能完整性。在一些实施例中，可以使用分割操作将电路芯片分离成单独的电路晶粒。由此完成电路的制造。
图15的设计流程50是示例性的。对上述阶段的修改，例如阶段的顺序的改变，阶段的划分以及阶段的删除或添加，都在本公开的预期范围内。
在本公开中，由于形成该着陆垫的工艺在CMP工艺之后不经历CMP工艺和PVD工艺，因此制造该半导体元件的方法相对简单。另外，由于该着陆垫和该垫件整体形成并且具有相同的材料，因此不需要在它们之间设置粘合层。而且，不需要担心该着陆垫和该垫件之间的粘附力是否足够。此外，由于不进行CMP工艺，因此不需要担心随后的光学光刻工艺中的用于对准的一标记是否被损坏。
本公开提供一种半导体元件。该半导体元件包括一图案化绝缘层、一垫件(stud)以及一着陆垫(landing pad)。该图案化绝缘层具有一开口。该垫件设置在该开口内。该着陆垫设置在该图案化绝缘层上，其中该垫件和该着陆垫是整体形成的。
本公开另提供一种半导体元件的制造方法。该制造方法包括：接收一基板；在该基板上形成具有一开口的一图案化介电层；在该图案化介电层上和该开口中形成一导电层；以及通过图案化该导电层，在该图案化介电层上形成一着陆垫。
本公开另提供一种元件的设计及制造方法。该设计及制造方法包括：测量一经制造半导体元件的一着陆垫和一垫件的一组合的一电阻，其中该着陆垫和该垫件位于该经制造半导体元件的一图案化导电层中；调整一待制造半导体元件中的一图案化导电层的一厚度，其中当该电阻不是最佳时进行调整；以及根据该厚度制造该待制造半导体元件。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (15)

1.一种半导体元件，包括：
一图案化绝缘层，具有一开口；
一垫件，设置在该开口内；以及
一着陆垫，设置在该图案化绝缘层上，其中该垫件和该着陆垫整体形成。
2.如权利要求1所述的半导体元件，其中该着陆垫暴露该垫件的一半。
3.如权利要求1所述的半导体元件，其中该着陆垫暴露该垫件的三分之一。
4.如权利要求1所述的半导体元件，其中该着陆垫设置在该垫件上。
5.如权利要求4所述的半导体元件，其中该着陆垫设置在该垫件的一半上。
6.如权利要求4所述的半导体元件，其中该着陆垫设置在该垫件的三分之二上。
7.一种半导体元件的制造方法，包括：
接收一基板；
在该基板上形成具有一开口的一图案化介电层；
在该图案化介电层上和该开口中形成一导电层；以及
通过图案化该导电层，在该图案化介电层上形成一着陆垫。
8.如权利要求7所述的制造方法，其中在该图案化介电层上和该开口中形成该导电层的操作包括：
通过一化学气相沉积在该图案化介电层上和该开口中形成该导电层。
9.如权利要求7所述的制造方法，其中在该图案化介电层上和该开口中形成该导电层的操作包括：
通过等离子体增强CVD在该图案化介电层上和该开口中形成该导电层。
10.如权利要求7所述的制造方法，其中通过图案化该导电层，在该图案化介电层上形成该着陆垫的操作包括：
暴露该导电层的一部分的一部分，其中该导电层的该部分形成在开口中。
11.如权利要求10所述的制造方法，其中通过图案化该导电层，在该图案化介电层上形成该着陆垫的操作还包括：
除了该着陆垫下方的该图案化介电层的一部分之外，暴露整个该图案化介电层。
12.如权利要求10所述的制造方法，其中暴露该导电层的该部分的该部分的操作包括：
暴露该导电层的该部分的三分之一。
13.如权利要求10所述的制造方法，其中暴露该导电层的该部分的该部分的操作包括：
暴露该导电层的该部分的一半。
14.一种元件的设计及制造方法，该设计及制造方法包括：
测量一经制造半导体元件的一着陆垫和一垫件的一组合的一电阻，其中该着陆垫和该垫件位于该经制造半导体元件的一图案化导电层中；
调整一待制造半导体元件中的一图案化导电层的一厚度，其中当该电阻不是最佳时进行调整；以及
根据该厚度制造该待制造半导体元件。
15.如权利要求14所述的设计及制造方法，其中调整该待制造半导体元件中的该图案化导电层的该厚度的操作包括：
调整该图案化导电层的一部分的一厚度，其中该图案化导电层的该部分设置在该待制造半导体元件的该图案化介电层上。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150061156A1 (en) * 2013-09-03 2015-03-05 Globalfoundries Singapore Pte. Ltd. Pad solutions for reliable bonds
US20150130049A1 (en) * 2013-11-11 2015-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US20160049359A1 (en) * 2014-08-12 2016-02-18 Siliconware Precision Industries Co., Ltd. Interposer with conductive post and fabrication method thereof
US20160118355A1 (en) * 2014-10-27 2016-04-28 Globalfoundries Singapore Pte. Ltd. Planar passivation for pads
CN108511397A (zh) * 2017-08-08 2018-09-07 日月光半导体制造股份有限公司 半导体装置及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201272B1 (en) * 1999-04-28 2001-03-13 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
US6787906B1 (en) * 2000-10-30 2004-09-07 Samsung Electronics Co., Ltd. Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region
US8124950B2 (en) * 2008-08-26 2012-02-28 International Business Machines Corporation Concentric phase change memory element
US8531035B2 (en) * 2011-07-01 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect barrier structure and method
WO2013062590A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising through-silicon vias combined with fine pitch backside metal redistribution lines fabricated using a dual damascene type approach
US9379075B2 (en) * 2014-01-28 2016-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bump stop structure
US9871009B2 (en) * 2016-06-15 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150061156A1 (en) * 2013-09-03 2015-03-05 Globalfoundries Singapore Pte. Ltd. Pad solutions for reliable bonds
US20150130049A1 (en) * 2013-11-11 2015-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US20160049359A1 (en) * 2014-08-12 2016-02-18 Siliconware Precision Industries Co., Ltd. Interposer with conductive post and fabrication method thereof
US20160118355A1 (en) * 2014-10-27 2016-04-28 Globalfoundries Singapore Pte. Ltd. Planar passivation for pads
CN108511397A (zh) * 2017-08-08 2018-09-07 日月光半导体制造股份有限公司 半导体装置及其制造方法

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