TWI695380B - 記憶體系統及其操作方法 - Google Patents

Abstract

本發明公開一種記憶體系統，其可以包括：第一記憶體裝置，其包括第一標準塊和第一輔助塊；第二記憶體裝置，其包括第二標準塊和第二輔助塊；以及控制器，其被配置為以交織方案操作第一記憶體裝置和第二記憶體裝置，其中該控制器：當快取最近輸入的第一數據時檢查快取緩衝器的首先使用區域，當快取緩衝器的首先使用區域小於預定大小時將第一數據編程在第一輔助塊或第二輔助塊中而不從快取緩衝器抹除第一數據，以及當快取緩衝器的首先使用區域等於或大於預定大小時，將佔據快取緩衝器的首先使用區域的一部分的預定大小的第二數據編程至第一標準塊或第二標準塊同時從快取緩衝器抹除第二數據。

Description

記憶體系統及其操作方法

示例性實施例係關於一種半導體設計技術，且特別關於一種支持單觸發編程操作的記憶體系統以及其操作方法。

計算機環境範例已轉變為可在任何地方任何時間使用的普及的計算系統，導致諸如行動電話、數位相機和筆記型電腦的便攜式電子裝置的使用快速增加。這些便攜式電子裝置可以使用具有用於儲存數據的記憶體裝置即數據儲存裝置的記憶體系統。數據儲存裝置可被用作便攜式電子裝置的主記憶體裝置或輔助記憶體裝置。

使用半導體記憶體裝置的數據儲存裝置提供優良的穩定性、耐用性、高的資訊訪問速度和低功耗。具有這種優點的數據儲存裝置的實例包括通用串行總線(USB)記憶體裝置、具有各種接口的記憶卡和固態硬碟(SSD)。

本申請請求於2015年11月23日提交的申請號為10-2015-0163874的韓國專利申請的優先權，其公開內容透過引用以其整體併入本文。

各個實施例係關於一種即使在輸入小於預定大小的數據的情況 下，仍能夠支持有效的單觸發編程操作的記憶體系統，以及其操作方法。

在一個實施例中，記憶體系統可以包括：第一記憶體裝置，其包括第一標準塊和第一輔助塊；第二記憶體裝置，其包括第二標準塊和第二輔助塊；以及控制器，其被配置為以交織方案操作第一記憶體裝置和第二記憶體裝置，其中該控制器：當緩衝最近輸入的第一數據時檢查快取緩衝器的首先使用區域，當快取緩衝器的首先使用區域小於預定大小時將第一數據編程在第一或第二輔助塊中而不從快取緩衝器抹除第一數據，以及當快取緩衝器的首先使用區域等於或大於預定大小時，將佔據快取緩衝器的首先使用區域的一部分的預定大小的第二數據編程至第一或第二標準塊同時從快取緩衝器抹除第二數據。

在當在第一數據之前輸入的第三數據保留在快取緩衝器中時輸入第一數據的情況下，控制器可進一步將第一數據與第三數據一起緩衝在快取緩衝器中。

控制器可以將關於第一數據的物理位址和邏輯位址以及第二數據的物理位址的映射資訊儲存在位址管理區域中，且可以不將第二數據的邏輯位址儲存在位址管理區域中。

控制器可以將指示第一輔助塊的空白空間開始的位置的物理位址編程在位址管理區域中，作為第一儲存位置資訊，並可以將指示第二輔助塊的空白空間開始的位置的物理位址編程在位址管理區域中，作為第二儲存位置資訊。

當以交織方案操作第一記憶體裝置時，控制器可以將第一數據編程在第一輔助塊中或將第二數據編程在第一標準塊中，並且當以交織方案操作第二記憶體裝置時，控制器可以將第一數據編程在第二輔助塊中或將第二數 據編程在第二標準塊中。

當以交織方案操作第一記憶體裝置時，控制器可以將第二數據與第二儲存位置資訊編程在第一標準塊中，並且當以交織方案操作第二記憶體裝置時，控制器可以將第二數據與第一儲存位置資訊編程在第二標準塊中。

在當以交織方案操作第一記憶體裝置時第一數據被編程在第一輔助塊中的情況下，控制器可以使用第一儲存位置資訊將第一數據編程在第一輔助塊的空白空間中，然後更新第一儲存位置資訊；在當以交織方案操作第二記憶體裝置時第一數據被編程在第二輔助塊中的情況下，控制器可以使用第二儲存位置資訊將第一數據編程在第二輔助塊的空白空間中，然後更新第二儲存位置資訊。

當第一數據和第三數據的大小等於或大於預定大小時，控制器可以將作為第二數據的第一數據和第三數據編程在第一或第二標準塊中。

當第一數據被同時儲存在第一和第二輔助塊的任一個中和快取緩衝器中時，控制器可以在第一或第二輔助塊中將第一數據管理為有效狀態；並且當第一數據被同時儲存在第一和第二輔助塊的任一個中和第一和第二標準塊的任一個中時，控制器可以在第一或第二輔助塊中將第一數據管理為無效狀態。

在啟動操作期間，控制器可以將儲存在第一和第二輔助塊中的有效狀態的第一數據緩衝在快取緩衝器中，可以讀取儲存在第一標準塊中的第二儲存位置資訊和儲存在第二標準塊中的第一儲存位置資訊，並且可以將第一和第二儲存位置資訊儲存在位址管理區域中。

控制器可以使用第一或第二儲存位置資訊檢查第一或第二輔助塊的第二使用區域，並且當第二使用區域超過預定可用大小時可以抹除第一或 第二輔助塊。

控制器可以僅對第一和第二標準塊執行後台操作(background operation)，後台操作可以包括垃圾收集操作、平均讀寫操作和讀取收回操作；並且控制器可以不對第一和第二輔助塊執行後台操作。

在一個實施例中，提供了操作具有第一記憶體裝置和第二記憶體裝置的記憶體系統的方法，第一記憶體裝置包括第一標準塊和第一輔助塊，第二記憶體裝置包括第二標準塊和第二輔助塊，該方法可以包括：以交織方案操作第一記憶體裝置和第二記憶體裝置；當緩衝最近輸入的第一數據時檢查快取緩衝器的首先使用區域；當快取緩衝器的首先使用區域小於預定大小時，將第一數據編程在第一或第二輔助塊中而不從快取緩衝器抹除第一數據；以及當快取緩衝器的首先使用區域等於或大於預定大小時將佔據快取緩衝器的首先使用區域的一部分的預定大小的第二數據編程至第一或第二標準塊同時從快取緩衝器抹除第二數據。

在當在第一數據之前輸入的第三數據保留在快取緩衝器中時輸入第一數據的情況下，第一數據的緩衝可以包括將第三數據與第一數據一起緩衝在快取緩衝器中。

方法可以進一步包括：將關於第一數據的物理位址和邏輯位址以及第二數據的物理位址的映射資訊儲存在位址管理區域中；以及不將第二數據的邏輯位址儲存在位址管理區域中。

方法可以進一步包括：將指示第一輔助塊的空白空間開始的位置的物理位址儲存在位址管理區域中，作為第一儲存位置資訊；以及將指示第二輔助塊的空白空間開始的位置的物理位址儲存在位址管理區域中，作為第二儲 存位置資訊。

當快取緩衝器的首先使用區域等於或大於預定大小時從快取緩衝器抹除第二數據可以包括：根據交織方案選擇第一記憶體裝置或第二記憶體裝置；當選擇第一記憶體裝置時，將第二數據與第二儲存位置資訊編程在第一標準塊中並從快取緩衝器抹除第二數據；以及當選擇第二記憶體裝置時，將第二數據與第一儲存位置資訊編程在第二標準塊中並從快取緩衝器抹除第二數據。

當快取緩衝器的首先使用區域小於預定大小時，不從快取緩衝器抹除第一數據可以包括：根據交織方案選擇第一記憶體裝置或第二記憶體裝置；當選擇第一記憶體裝置時，使用第一儲存位置資訊將第一數據編程在第一輔助塊的空白空間中，更新第一儲存位置資訊，並不從快取緩衝器抹除第一數據；以及當選擇第二記憶體裝置時，使用第二儲存位置資訊將第一數據編程在第二輔助塊的空白空間中，更新第二儲存位置資訊，並不從快取緩衝器抹除第一數據。

當第一數據和第三數據的大小等於或大於預定大小時，預定大小的第二數據的編程可以包括將作為第二數據的第一數據和第三數據編程在第一或第二標準塊中。

方法可以進一步包括：當第一數據被同時儲存在第一和第二輔助塊的任一個中和快取緩衝器中時，在第一或第二輔助塊中將第一數據管理為有效狀態；以及當第一數據被同時儲存在第一和第二輔助塊的任一個中和第一和第二標準塊的任一個中時，在第一或第二輔助塊中將第一數據管理為無效狀態。

方法可以進一步包括：在啟動操作期間，將儲存在第一和第二輔助塊中的有效狀態的第一數據緩衝在快取緩衝器中；在啟動操作期間，讀取儲存 在第一標準塊中的第二儲存位置資訊和儲存在第二標準塊中的第一儲存位置資訊；以及在啟動操作期間，將第一和第二儲存位置資訊儲存在位址管理區域中。

方法可以進一步包括：使用第一或第二儲存位置資訊檢查第一或第二輔助塊的第二使用區域；當第二使用區域超過預定可使用大小時抹除第一或第二輔助塊；僅對第一和第二標準塊執行後台操作，且不對第一和第二輔助塊執行後台操作，後台操作可以包括垃圾收集操作、平均讀寫操作和讀取收回操作。

100:數據處理系統

102:主機

110:記憶體系統

130:控制器

132:主機接口單元

134:處理器

138:錯誤校正碼(ECC)單元

140:電源管理單元(PMU)

142:NAND快閃控制器(NFC)

144:記憶體

150:記憶體裝置

152:儲存塊

154:儲存塊

156:儲存塊

210:儲存塊

220:儲存塊

230:儲存塊

240:儲存塊

310:電壓供應塊

320:讀取/寫入電路

322:頁面緩衝器

324:頁面緩衝器

326:頁面緩衝器

340:單元串

1441:快取緩衝器

1442:位址管理區域

1501:第一記憶體裝置

1502:第二記憶體裝置

1503:第三記憶體裝置

1504:第四記憶體裝置

5111:襯底

5112:介電材料區域

5113:柱狀物

5114:外表面層

5115:內層

5116:介電層

5117:第一子介電層

5118:第二子介電層

5119:第三子介電層

5211:導電材料區域

5212:導電材料區域

5213:導電材料區域

5221:導電材料區域

5222:導電材料區域

5223:導電材料區域

5231:導電材料區域

5232:導電材料區域

5233:導電材料區域

5241:導電材料區域

5242:導電材料區域

5243:導電材料區域

5251:導電材料區域

5252:導電材料區域

5253:導電材料區域

5261:導電材料區域

5262:導電材料區域

5263:導電材料區域

5271:導電材料區域

5272:導電材料區域

5273:導電材料區域

5281:導電材料區域

5282:導電材料區域

5283:導電材料區域

5291:導電材料區域

5292:導電材料區域

5293:導電材料區域

5311:第一摻雜區域

5312:第二摻雜區域

5313:第三摻雜區域

5314:第四摻雜區域

5320:汲極

5331:導電材料區域

5332:導電材料區域

5333:導電材料區域

6311:襯底

6312:第二類型的摻雜材料

6321:第一導電材料

6322:第二導電材料

6323:第三導電材料區域

6324:第四導電材料區域

6325:第五導電材料區域

6326:第六導電材料區域

6327:第七導電材料

6328:第八導電材料

6340:汲極

6351:第一上部導電材料區域

6352:第二上部導電材料區域

6361:內部材料

6362:中間層

6363:表面層

BL:位線

BLK0:儲存塊

BLK1:儲存塊

BLK2:儲存塊

BLKN-1:儲存塊

BLKi:儲存塊

BLKj:儲存塊

CG:記憶體單元

CSL:共源線

DATA:數據

DMC:虛擬記憶體單元

DP:下部柱狀物

DSG:汲極選擇柵

DSL:汲極選擇線

DST:汲極選擇電晶體

DWL:虛擬字線

GST:接地選擇電晶體

GSL:接地選擇線

MC:記憶體單元電晶體

NS:NAND串

PA:第一儲存位置資訊

PB:第二儲存位置資訊

PC:第三儲存位置資訊

PD:第四儲存位置資訊

PG:管柵

SSG:源極選擇柵

SSL:源極選擇線

ST:串

UP:上部柱狀物

WL:字線

〔圖1〕是示出在本發明的一個實施例中的包括記憶體系統的數據處理系統的簡圖。

〔圖2〕是示出在圖1中所示的記憶體系統中的記憶體裝置的簡圖。

〔圖3〕是示出在本發明的一個實施例中的記憶體裝置中的儲存塊的電路圖。

〔圖4至圖11〕是示意性示出圖2中所示的記憶體裝置的簡圖。

〔圖12至圖12J〕是說明根據第一實施例的記憶體系統的單觸發編程操作的方塊圖。

〔圖13A和圖13B〕是說明根據第二實施例的記憶體系統的單觸發編程操作的方塊圖。

〔圖14〕是說明根據第一和第二實施例的記憶體系統的啟動操作的方塊圖。

以下將參照附圖更詳細地描述各個實施例。但是，本發明可以體現為不同的形式且不應被解釋為限於本文所闡述的實施例。而是，這些實施例的提供使得本公開將更完整和全面並且將本發明的範圍完全傳達給本領域技術人員。本公開通篇中，在本發明的各幅附圖和實施例中，相同的參考標號代表相同的部件。

參照圖1，根據本發明的一個實施例，提供了數據處理系統100。數據處理系統100可以包括主機102和記憶體系統110。

主機102可以包括任何適合的電子裝置。例如，主機102可以包括便攜式電子裝置，諸如行動電話、MP3播放器、筆記型電腦等。主機可以包括非便攜式電子裝置，諸如桌上型電腦、遊戲機、電視、投影機等。

記憶體系統110可以響應於來自主機102的請求而操作。例如，記憶體系統可以儲存將由主機102訪問的數據。記憶體系統110可被用作主機102的主記憶體系統或輔助記憶體系統。記憶體系統110可以根據與主機102電聯接的主機接口的協議用任何適合的儲存裝置來實現。可以使用一種或多種半導體記憶體裝置。可以使用易失性或非易失性記憶體裝置。例如，記憶體系統110可以用固態硬碟(SSD)、多媒體卡(MMC)、嵌入式MMC(eMMC)、減小尺寸的MMC(RS-MMC)和微型-MMC、安全數位(SD)卡、迷你-SD和微型-SD、通用串行總線(USB)儲存裝置、通用快閃儲存(UFS)裝置、標準閃存(CF)卡、智能媒體(SM)卡、記憶棒等來實現。

用於記憶體系統110的儲存裝置可以用諸如動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)的易失性記憶體裝置或諸如只讀記憶體(ROM)、遮罩ROM(MROM)、可編程ROM(PROM)、可抹除可編程ROM(EPROM)、電可抹除可編程ROM(EEPROM)、鐵電隨機存取記憶體(FRAM)、相變RAM(PRAM)、磁阻式RAM(MRAM)、電阻式RAM(RRAM)等的非易失性記憶體裝置來實現。

記憶體系統110可以包括儲存將由主機102訪問的數據的記憶體裝置150，以及可控制數據在記憶體裝置150中的儲存的控制器130。

控制器130和記憶體裝置150可以被集成到單個半導體裝置中。例如，控制器130和記憶體裝置150可以被集成到被配置為固態硬碟(SSD)的一個半導體裝置中。記憶體系統110被配置為SSD，通常可允許主機102的操作速度顯著增加。

控制器130和記憶體裝置150可以被集成到配置為諸如以下的記憶卡的單個半導體裝置中：個人計算機記憶卡國際協會(PCMCIA)卡、標準閃存(CF)卡、智能媒體(SM)卡(SMC)、記憶棒、多媒體卡(MMC)、RS-MMC和微型-MMC、安全數位(SD)卡、迷你-SD、微型-SD和SDHC、通用快閃儲存(UFS)裝置等。

而且，例如，記憶體系統110可以是或配置為計算機、超移動PC(UMPC)、工作站、小筆電、個人數位助理(PDA)、便攜式計算機、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放器(PMP)、便攜式遊戲機、導航裝置、黑盒子、數位照相機、數位多媒體廣播(DMB)播放器、三維(3D)電視、智慧型電視、數位音頻記錄器、數位音頻播放器、數位圖片記錄器、數位圖片播放器、數位視頻記錄器、數位視頻播放器、配置數據中心的記憶體、能夠在無線環境下發送和接收資訊的裝置、配置家庭網路的各種電子裝置之一、配置計算機網路的各種電子裝置之一、配置遠程資訊處理網路的各種電子裝置之一、RFID裝置或配置計算系統的各種構成元件之一。

記憶體裝置可以在寫入操作期間儲存從主機102提供的數據並在讀取操作期間將儲存的數據提供到主機102。記憶體裝置150可以包括一個或多個儲存塊152、154和156。儲存塊152、154和156的每個可以包括多個頁面。每個頁面可以包括多個記憶體單元，其中多個字線(WL)可電聯接至多個記憶體單元。記憶體裝置150可以是當電源中斷時保留儲存的數據的非易失性記憶體裝置。根據一個實施例，記憶體裝置可以是快閃記憶體。記憶體裝置可以是具有三維(3D)堆疊結構的快閃記憶體裝置。本文稍後參照圖2至圖11描述具有三維(3D)堆疊結構的非易失性記憶體裝置150的實例。

記憶體系統110的控制器130可以響應於來自主機102的請求 而控制記憶體裝置150。控制器130可將從記憶體裝置150讀取的數據提供給主機102，並且將由主機102提供的數據儲存到記憶體裝置150中。為此，控制器130可以控制記憶體裝置150的全部操作，諸如讀取、寫入、編程和抹除操作。

可以使用任何適合的控制器。例如，控制器130可以包括主機接口單元132、處理器134、錯誤校正碼(ECC)單元138、電源管理單元(PMU)140、NAND快閃控制器(NFC)142和記憶體144。

主機接口單元132可以處理主機102提供的命令和/或數據。主機接口單元132可以透過諸如以下的各種接口協議的至少一種與主機102通信：通用序列匯流排(USB)、多媒體卡(MMC)、快速外設組件互連(PCI-E)、串列SCSI(SAS)、串行高級技術附件(SATA)、並行高級技術附件(PATA)、小型計算機系統接口(SCSI)、加強型小型磁盤接口(ESDI)、集成驅動電子設備(IDE)等。

ECC單元138可以在讀取操作期間檢測並校正從記憶體裝置150讀取的數據中的錯誤。可以採用各種檢測和校正技術。例如，當錯誤位的數目大於或等於可校正錯誤位的閾值數目時，ECC單元138可不校正錯誤位，並且可輸出指示校正錯誤位失敗的錯誤校正失敗信號。

ECC單元138可基於諸如以下的編碼調製執行錯誤校正操作：低密度奇偶校驗(LDPC)碼、博斯-喬德裡-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)碼、turbo碼、裡德-所羅門(Reed-Solomon，RS)碼、卷積碼、遞歸系統碼(RSC)、網格編碼調製(TCM)、分組編碼調製(BCM)等。ECC單元138可包括錯誤檢測和校正操作所需的任何和全部適合的電路、系統或裝置。

PMU 140可以提供和管理用於控制器130的電源，即，用於包括在控制器130中的構成元件的電源。

NFC 142可以用作控制器130和記憶體裝置150之間的記憶體接口，以允許控制器130響應於來自主機102的請求而控制記憶體裝置150。NFC 142可生成用於記憶體裝置150的控制信號。例如當記憶體裝置150是快閃記憶體時，且尤其當記憶體裝置150是NAND快閃記憶體時，NFC可在處理器134的控制下處理數據。

記憶體144可以用作記憶體系統110和控制器130的工作記憶體，並儲存用於驅動記憶體系統110和控制器130的數據。控制器130可以響應於來自主機102的請求而控制記憶體裝置150。例如，控制器130可以將從記憶體裝置150讀取的數據提供到主機102，並將主機102提供的數據儲存在記憶體裝置150中。當控制器130控制記憶體裝置150的操作時，記憶體144可以儲存控制器130和記憶體裝置150用於如讀取、寫入、編程和抹除操作的這些操作的數據。

記憶體144可以用易失性記憶體實現。例如，記憶體144可以用靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)實現。如上所述，記憶體144可以儲存主機102和記憶體裝置150用於讀取和寫入操作的數據。為了儲存數據，記憶體144可以包括程序記憶體、數據記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。

處理器134可以控制記憶體系統110的一個或多個一般操作。處理器134可以響應於來自主機102的寫入請求或讀取請求，控制用於記憶體裝置150的寫入操作或讀取操作。處理器134可以驅動被稱為快閃轉換層(FTL)的固件控制記憶體系統110的一般操作。處理器134可以用微處理器來實現。處理器可以用中央處理單元(CPU)來實現。

管理單元(未示出)可以包括在處理器134中，並且可以執行例如記憶體裝置150的壞塊管理。因此，管理單元可以找到包括在記憶體裝置150中的處於用於進一步使用的不令人滿意的狀況的壞儲存塊，並對壞儲存塊執行壞塊管理。當記憶體裝置150是快閃記憶體例如NAND快閃記憶體時，由於NAND邏輯功能的特性，在寫入操作期間可能發生編程失敗。壞塊管理可將編程失敗的儲存塊或壞儲存塊的數據編程到新的儲存塊。由於編程失敗導致的壞塊可使記憶體裝置尤其是具有3D堆疊結構的記憶體裝置的利用效率惡化，並由此對記憶體系統110的可靠性產生負面影響。

參照圖2，根據一個實施例，記憶體裝置150可以包括多個儲存塊，例如第0至第(N-1)塊210至240。多個儲存塊210至240的每個可以包括多個頁面，例如2^M個頁面(2^M頁面)。多個頁面的每個可以包括多個記憶體單元，其中多個字線電聯接至多個記憶體單元。

根據每個記憶體單元中可以儲存或表達的位的數目，儲存塊可以是單層單元(SLC)儲存塊或多層單元(MLC)儲存塊。SLC儲存塊可包括用記憶體單元實現的多個頁面，其中每個記憶體單元能夠儲存1位數據。MLC儲存塊可包括用記憶體單元實現的多個頁面，其中每個記憶體單元能夠儲存多位數據，例如2位或更多位數據。包括用每個能夠儲存3位數據的記憶體單元實現的多個頁面的MLC儲存塊可以被採用，且將被稱為三層單元(TLC)儲存塊。

多個儲存塊210至240的每個可以在寫入操作期間儲存從主機裝置102提供的數據，並且可以在讀取操作期間將儲存的數據提供到主機102。

參照圖3，記憶體裝置150的儲存塊152可以包括分別電聯接至位線BL0至BLm-1的多個單元串340。每列的單元串340可以包括至少一個汲極選擇電晶體DST和至少一個源極選擇電晶體SST。多個記憶體單元或多個記憶體單元電晶體MC0至MCn-1可以串聯地電聯接在選擇電晶體DST和SST之間。各自記憶體單元MC0至MCn-1可以由其中每個儲存多個位的數據資訊的多層單元(MLC)配置。串340可以分別電聯接至對應的位線BL0至BLm-1。供參考，在圖3中，“DSL”表示汲極選擇線，“SSL”表示源極選擇線，“CSL”表示共源線。

雖然儲存塊152由NAND快閃記憶體單元配置，但應當注意，在其它實施例中，儲存塊152可以透過NOR快閃記憶體、其中組合有至少兩種記憶體單元的混合快閃記憶體或者其中該控制器被內置在記憶體芯片中的1-NAND快閃記憶體來實現。而且，半導體裝置的操作特性不僅可以適用於其中電荷儲存層由導電浮置柵配置的快閃記憶體裝置，而且適用於其中電荷儲存層由介電層配置的電荷捕獲閃存(CTF)。

記憶體裝置150的電壓供應塊310可以提供待根據操作模式供應至各自的字線的字線電壓，例如編程電壓、讀取電壓或透過電壓。電壓供應塊310可提供待供應給體材料(bulk)例如其中形成有記憶體單元的阱區的電壓。電壓供應塊310可在控制電路(未示出)的控制下執行電壓生成操作。電壓供應塊310可以生成多個可變讀取電壓以生成多個讀取數據，在控制電路的控制下選擇儲存塊或記憶體單元陣列的扇區中的一個，選擇所選擇的儲存塊的字線中的一個，並將字線電壓提供到所選擇字線和未選擇字線。

記憶體裝置150的讀取/寫入電路320可以由控制電路控制，並且可以根據操作模式用作讀出放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320可以用作用於從記憶體單元陣列讀取數據的讀出放大器。而且，在編程操作期間，讀取/寫入電路320可以用作根據待儲存在記憶體單元陣列中的數據驅動位線的寫入驅動器。讀取/寫入電路320可以在編程操作期間從緩衝器(未示出)接收待寫入記憶體單元陣列中的數據，並且可以根據輸入的數據驅動位線。為此，讀取/寫入電路320可以包括分別對應於列(或位線)或列對(或位線對)的多個頁面緩衝器322、324和326，和多個鎖存器(未示出)可包括在頁面緩衝器322、324和326中的每個中。

圖4至圖11是示出記憶體裝置150的各自方面的示意圖。

如圖4至圖11中所示，記憶體裝置150可以包括多個儲存塊BLK0至BLKN-1，儲存塊BLK0至BLKN-1的每個可以三維(3D)結構或垂直結構實現。各自儲存塊BLK0至BLKN-1可以包括在第一至第三方向例如x軸方向、y軸方向和z軸方向上延伸的結構。

各自儲存塊BLK0至BLKN-1可以包括在第二方向上延伸的多個NAND串NS(圖8)。多個NAND串NS可以設置在第一方向上和第三方向上。每個NAND串NS可以電聯接至位線BL、至少一個源極選擇線SSL、至少一個接地選擇線GSL、多個字線WL、至少一個虛擬字線DWL以及共源線CSL。各自儲存塊BLK0至BLKN-1可以電聯接至多個位線BL、多個源極選擇線SSL、多個接地選擇線GSL、多個字線WL、多個虛擬字線DWL和多個共源線CSL。

圖5是圖4中所示的多個儲存塊BLK0至BLKN-1的一個儲存塊BLKi的立體圖。圖6是圖5中所示的儲存塊BLKi沿線I-I'截取的剖面圖。

參照圖5和圖6，儲存塊BLKi可以包括在第一至第三方向上延伸的結構。

儲存塊可以包括襯底5111，其包括摻雜有第一類型雜質的矽材料。例如，襯底5111可以包括摻雜有p型雜質的矽材料，或可以是p型阱，例如口袋(pocket)p阱，且包括圍繞p型阱的n型阱。雖然在所示實施例中假設襯底5111為p型矽，但要注意襯底5111不限於p型矽。

在第一方向上延伸的多個摻雜區域5311至5314可設置在襯底 5111上方。摻雜區域在第三方向上以規律的間隔隔開。多個摻雜區域5311至5314可以包含不同於襯底5111中所用的雜質的第二類型雜質。例如，多個摻雜區域5311至5314可以摻雜有n型雜質。雖然此處假設第一至第四摻雜區域5311至5314為n型，但應注意第一至第四摻雜區域5311至5314不限於n型。

在第一摻雜區域5311和第二摻雜區域5312之間的襯底5111上方的區域中，在第一方向上延伸的多個介電材料區域5112可在第二方向上以規律的間隔隔開。介電材料區域5112和襯底5111還可以在第二方向上以預定距離彼此隔開。介電材料區域5112可以包括任何適合的介電材料，諸如，例如氧化矽。

在兩個連續的摻雜區域之間例如摻雜區域5311和摻雜區域5312之間的襯底5111上方的區域中，多個柱狀物5113在第一方向上以規律的間隔隔開。柱狀物5113在第二方向上延伸並可以穿過介電材料區域5112，使得它們可以與襯底5111電聯接。每個柱狀物5113可以包括一種或多種材料。例如，每個柱狀物5113可以包括內層5115和外表面層5114。表面層5114可以包括摻雜有雜質的摻雜矽材料。例如，表面層5114可以包括摻雜有與襯底5111相同的雜質或相同類型的雜質的矽材料。雖然此處作為實例假設表面層5114可以包括p型矽，但是表面層5114不限於為p型矽，且本領域技術人員可以容易地設想到其中襯底5111和柱狀物5113的表面層5114可以摻雜有n型雜質的其它實施例。

每個柱狀物5113的內層5115可以由介電材料形成。內層5115可以是或包括介電材料，諸如，例如氧化矽。

在第一摻雜區域5311和第二摻雜區域5312之間的區域中，可以沿著介電材料區域5112、柱狀物5113和襯底5111的暴露表面設置介電層5116。介電層5116的厚度可以小於介電材料區域5112之間的距離的一半。換句話說，其中可以設置不同於介電材料5112和介電層5116的材料的區域可以設置在(i)設置在介電材料區域5112的第一介電材料的底面上方的介電層5116和(ii)設置在介電材料區域5112的第二介電材料的頂面上方的介電層5116之間。介電材料區域5112位於第一介電材料下方。

在連續的摻雜區域之間的區域中，諸如在第一摻雜區域5311和 第二摻雜區域5312之間的區域中，多個導電材料區域5211至5291可以設置在介電層5116的暴露表面上方。多個導電材料區域在第一方向上延伸並在第二方向上以與多個介電材料區域5112交錯的配置以規律的間隔隔開。介電層5116填充在導電材料區域和介電材料區域5211之間的空間。因此，例如，在第一方向上延伸的導電材料區域5211可以設置在鄰近襯底5111的介電材料區域5112和襯底5111之間。特別是，在第一方向上延伸的導電材料區域5211可以設置在(i)設置在襯底5111上方的介電層5116和(ii)設置在鄰近襯底5111的介電材料區域5112的底面上方的介電層5116之間。

在第一方向上延伸的導電材料區域5211至5291的每個可以設置在(i)設置在介電材料區域5112之一的頂面上方的介電層5116和(ii)設置在下一個介電材料區域5112的底面上方的介電層5116之間。在第一方向上延伸的導電材料區域5221至5281可以設置在介電材料區域5112之間。在第一方向上延伸的導電材料區域5291可以設置在最上面的介電材料5112上方。在第一方向上延伸的導電材料區域5211至5291可以是或包括金屬材料。在第一方向上延伸的導電材料區域5211至5291可以是或包括導電材料，諸如多晶矽。

在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可以設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可以設置在第一方向上延伸的多個介電材料區域5112、依次排列在第一方向上並在第二方向上穿過多個介電材料區域5112的多個柱狀物5113、設置在多個介電材料區域5112和多個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的多個導電材料區域5212至5292。

在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可以設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可以設置在第一方向上延伸的多個介電材料區域5112、依次排列在第一方向上並在第二方向上穿過多個介電材料區域5112的多個柱狀物5113、設置在多個介電材料區域5112和多個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的多個導電材料區域5213至5293。

汲極5320可以分別設置在多個柱狀物5113上方。汲極5320可以是摻雜有第二類型雜質的矽材料。汲極5320可以是摻雜有n型雜質的矽材料。雖然為了方便起見，假設汲極5320包括n型矽，但應注意汲極5320不限於為n型矽。例如，每個汲極5320的寬度可大於每個對應的柱狀物5113的寬度。每個汲極5320可以焊盤的形狀設置在每個對應的柱狀物5113的頂面上方。

在第三方向上延伸的導電材料區域5331至5333可以設置在汲極5320上方。導電材料區域5331至5333可以依次設置在第一方向上。各自導電材料區域5331至5333可以與對應區域的汲極5320電聯接。汲極5320和在第三方向上延伸的導電材料區域5331至5333可以透過接觸插塞電聯接。在第三方向上延伸的導電材料區域5331至5333可以是金屬材料。在第三方向上延伸的導電材料區域5331至5333可以是諸如多晶矽的導電材料。

在圖5和圖6中，各自柱狀物5113可以與介電層5116和在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293一起形成串。各自柱狀物5113可以與介電層5116和在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每個NAND串NS可包括多個電晶體結構TS。

圖7是圖6中所示的電晶體結構TS的截面圖。

參照圖7，在圖6中所示的電晶體結構TS中，介電層5116可以包括第一子介電層至第三子介電層5117、5118和5119。

每個柱狀物5113中的p型矽的表面層5114可以用作主體。鄰近柱狀物5113的第一子介電層5117可用作穿隧介電層，並且可以包括熱氧化層。

第二子介電層5118可用作電荷儲存層。第二子介電層5118可用作電荷捕獲層，並且可以包括氮化物層或金屬氧化物層，諸如氧化鋁層、氧化鉿層等。

鄰近導電材料5233的第三子介電層5119可用作阻擋介電層。鄰近在第一方向上延伸的導電材料5233的第三子介電層5119可形成為單層或多層。第三子介電層5119可以是高k介電層，諸如氧化鋁層、氧化鉿層等，其具有比第一子介電層5117和第二子介電層5118更大的介電常數。

導電材料5233可用作柵或控制柵。也就是說，柵或控制柵5233、 阻擋介電層5119、電荷儲存層5118、穿隧介電層5117和主體5114可形成電晶體或記憶體單元電晶體結構。例如，第一子介電層5117至第三子介電層5119可以形成氧化物-氮化物-氧化物(ONO)結構。在實施例中，為方便起見，每個柱狀物5113中的p型矽的表面層5114將被稱為在第二方向上的主體。

儲存塊BLKi可以包括多個柱狀物5113。即，儲存塊BLKi可以包括多個NAND串NS。具體地，儲存塊BLKi可以包括多個在第二方向或垂直於襯底5111的方向上延伸的多個NAND串NS。

每個NAND串NS可包括設置在第二方向上的多個電晶體結構TS。每個NAND串NS的多個電晶體結構TS的至少一個可以作為串源極電晶體SST。每個NAND串NS的多個電晶體結構TS的至少一個可以作為接地選擇電晶體GST。

柵或控制柵可以對應於在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293。換句話說，柵或控制柵可以在第一方向上延伸並形成字線以及至少一條源極選擇線SSL和至少一條接地選擇線GSL至少兩條選擇線。

在第三方向上延伸的導電材料區域5331至5333可以電聯接至NAND串NS的一端。在第三方向上延伸的導電材料區域5331至5333可以作為位線BL。也就是說，在一個儲存塊BLKi中，多個NAND串NS可以電聯接至位線BL。

在第一方向上延伸的第二類型摻雜區域5311至5314可以被設置到NAND串NS的另一端。在第一方向上延伸的第二類型摻雜區域5311至5314可以作為共源線CSL。

也就是說，儲存塊BLKi可以包括在垂直於襯底5111的方向例如第二方向上延伸的多個NAND串NS，並且可以作為例如電荷捕獲型記憶體的NAND快閃儲存塊，其中多個NAND串NS電聯接至一個位線BL。

雖然在圖5至圖7中示出在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293被設置為9層，但應注意，在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293不限於被設置為9層。例如，在第一方向上延伸的導電材料區域可被設置為8層、16 層或任何多層。換句話說，在一個NAND串NS中，電晶體的數目可以是8、16或更多。

雖然在圖5至圖7中示出3個NAND串NS電聯接至一個位線BL，但應注意該實施例不限於具有電聯接至一個位線BL的3個NAND串NS。在儲存塊BLKi中，m個NAND串NS可以電聯接至一個位線BL，m是正整數。根據電聯接至一個位線BL的NAND串NS的數目，也可以控制在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293的數目和共源線5311至5314的數目。

此外，雖然圖5至圖7中示出3個NAND串NS電聯接至在第一方向上延伸的一個導電材料，但是應注意該實施例不限於具有電聯接至在第一方向上延伸的一個導電材料的3個NAND串NS。例如，n個NAND串NS可以電聯接至在第一方向上延伸的一個導電材料，n是正整數。根據電聯接至在第一方向上延伸的一個導電材料的NAND串NS的數目，也可以控制位線5331至5333的數目。

圖8是示出如參照圖5-圖7所描述的具有第一結構的儲存塊BLKi的等效電路圖。

參照圖8，塊BLKi可以具有在第一位線BL1和共源線CSL之間的多個NAND串NS11至NS31。第一位線BL1可對應於圖5和圖6的在第三方向上延伸的導電材料區域5331。NAND串NS12至NS32可以設置在第二位線BL2和共源線CSL之間。第二位線BL2可對應於圖5和圖6的在第三方向上延伸的導電材料區域5332。NAND串NS13至NS33可以設置在第三位線BL3和共源線CSL之間。第三位線BL3可對應於圖5和圖6的在第三方向上延伸的導電材料區域5333。

每個NAND串NS的源極選擇電晶體SST可以電聯接至對應的位線BL。每個NAND串NS的接地選擇電晶體GST可以電聯接至共源線CSL。記憶體單元MC可以設置在每個NAND串NS的源極選擇電晶體SST和接地選擇電晶體GST之間。

在該實例中，NAND串NS可以透過行和列的單元定義，且電聯接至一個位線的NAND串NS可以形成一列。電聯接至第一位線BL1的NAND 串NS11至NS31可對應於第一列，電聯接至第二位線BL2的NAND串NS12至NS32可對應於第二列，電聯接至第三位線BL3的NAND串NS13至NS33可對應於第三列。電聯接至一個源極選擇線SSL的NAND串NS可形成一行。電聯接至第一源極選擇線SSL1的NAND串NS11至NS13可形成第一行，電聯接至第二源極選擇線SSL2的NAND串NS21至NS23可形成第二行，電聯接至第三源極選擇線SSL3的NAND串NS31至NS33可形成第三行。

在每個NAND串NS中，高度可被定義。在每個NAND串NS中，鄰近接地選擇電晶體GST的記憶體單元MC1的高度可具有值“1”。在每個NAND串NS中，當從襯底5111測量時，記憶體單元的高度可隨著記憶體單元接近源極選擇電晶體SST而增加。例如，在每個NAND串NS中，鄰近源極選擇電晶體SST的記憶體單元MC6的高度可以是7。

在同一行中的NAND串NS的源極選擇電晶體SST可以共享源極選擇線SSL。在不同行中的NAND串NS的源極選擇電晶體SST可以分別電聯接至不同的源極選擇線SSL1、SSL2和SSL3。

相同行中的NAND串NS中相同高度處的記憶體單元可以共享字線WL。也就是說，在同一高度處，電聯接至不同行中的NAND串NS的記憶體單元MC的字線WL可以電聯接。在同一行的NAND串NS中相同高度處的虛擬記憶體單元DMC可以共享虛擬字線DWL。即，在同一高度或水平處，電聯接至不同行中的NAND串NS的虛擬記憶體單元DMC的虛擬字線DWL可以電聯接。

位於同一水平或高度或層處的字線WL或虛擬字線DWL可以在其中可以設置在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293的層處相互電聯接。在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293可以透過接觸部共同電聯接至上層。在上層處，在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293可以電聯接。換言之，同一行中的NAND串NS的接地選擇電晶體GST可以共享接地選擇線GSL。而且，不同行中的NAND串NS的接地選擇電晶體GST可以共享接地選擇線GSL。也就是說，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以電聯接至接地選擇線GSL。

共源線CSL可以電聯接至NAND串NS。在有源區域上方和襯底5111上方，第一摻雜區域5311至第四摻雜區域5314可以電聯接。第一摻雜區域5311至第四摻雜區域5314可以透過接觸部電聯接至上層，在上層處，第一摻雜區域5311至第四摻雜區域5314可以電聯接。

例如，如圖8中所示，相同高度或水平的字線WL可以電聯接。因此，當在特定高度處的字線WL被選擇時，電聯接至字線WL的所有NAND串NS可以被選擇。不同行中的NAND串NS可以電聯接至不同的源極選擇線SSL。因此，在電聯接至同一字線WL的NAND串NS中，透過選擇源極選擇線SSL1至SSL3之一，未選擇的行中的NAND串NS可以與位線BL1至BL3電隔離。換言之，透過選擇源極選擇線SSL1至SSL3之一，可以選擇NAND串NS的行。此外，透過選擇位線BL1至BL3之一，在選擇的行中的NAND串NS可以在列的單元中被選擇。

在每個NAND串NS中，可以設置虛擬記憶體單元DMC。在圖8中，虛擬記憶體單元DMC可以設置在每個NAND串NS中的第三記憶體單元MC3和第四記憶體單元MC4之間。也就是說，第一記憶體單元MC1至第三記憶體單元MC3可設置在虛擬記憶體單元DMC和接地選擇電晶體GST之間。第四記憶體單元MC4至第六記憶體單元MC6可以設置在虛擬記憶體單元DMC和源極選擇電晶體SST之間。每個NAND串NS的記憶體單元MC可被虛擬記憶體單元DMC劃分成記憶體單元組。在劃分的記憶體單元組中，鄰近接地選擇電晶體GST的記憶體單元例如MC1至MC3可以被稱為下部記憶體單元組，鄰近串選擇電晶體SST的記憶體單元例如MC4到MC6可以被稱為上部記憶體單元組。

下文將參照圖9至圖11進行詳細的描述，圖9至圖11示出根據本發明的另一實施例的記憶體系統中的記憶體裝置。

特別是，圖9是示意性示出用不同於上文參照圖5至圖8所述的第一結構的三維(3D)非易失性記憶體裝置實現的記憶體裝置的立體圖。圖10是示出沿圖9的線VII-VII'截取的儲存塊BLKj的截面圖。

參照圖9和圖10，儲存塊BLKj可以包括在第一至第三方向上延伸的結構，且可以包括襯底6311。襯底6311可以包括摻雜有第一類型雜質的 矽材料。例如，襯底6311可以包括摻雜有p型雜質的矽材料或可以是p型阱，例如口袋p阱，且包括圍繞p型阱的n型阱。雖然在示出的實施例中假設襯底6311為p型矽，但應注意襯底6311不限於為p型矽。

在x軸方向和y軸方向上延伸的第一導電材料區域6321至第四導電材料區域6324被設置在襯底6311上方。第一導電材料區域6321至第四導電材料區域6324可以在z軸方向上以預定距離隔開。

在x軸方向和y軸方向上延伸的第五導電材料區域6325至第八導電材料區域6328被設置在襯底6311上方。第五導電材料區域6325至第八導電材料區域6328可以在z軸方向上以預定距離隔開。第五導電材料區域6325至第八導電材料區域6328可以在y軸方向上與第一導電材料區域6321至第四導電材料區域6324隔開。

可以設置穿過第一導電材料區域6321至第四導電材料區域6324的多個下部柱狀物DP。每個下部柱狀物DP在z軸方向上延伸。而且，可以設置穿過第五導電材料區域6325至第八導電材料區域6328的多個上部柱狀物UP。每個上部柱狀物UP在z軸方向上延伸。

下部柱狀物DP和上部柱狀物UP的每個可以包括內部材料6361、中間層6362和表面層6363。中間層6362可以用作單元電晶體的溝道。表面層6363可以包括阻擋介電層、電荷儲存層和穿隧介電層。

下部柱狀物DP與上部柱狀物UP可以透過管柵PG電聯接。管柵PG可以設置在襯底6311中。例如，管柵PG可以包括與下部柱狀物DP和上部柱狀物UP相同的材料。

在x軸方向和y軸方向上延伸的第二類型的摻雜材料6312可以設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可以包括n型矽材料。第二類型的摻雜材料6312可用作共源線CSL。

汲極6340可以設置在上部柱狀物UP上方。汲極6340可以包括n型矽材料。在y軸方向上延伸的第一上部導電材料區域6351和第二上部導電材料區域6352可以設置在汲極6340上方。

第一上部導電材料區域6351和第二上部導電材料區域6352可以在x軸方向上隔開。第一上部導電材料區域6351和第二上部導電材料區域 6352可以由金屬形成。第一上部導電材料區域6351和第二上部導電材料區域6352與汲極6340可以透過接觸插塞電聯接。第一上部導電材料區域6351和第二上部導電材料區域6352分別用作第一位線BL1和第二位線BL2。

第一導電材料6321可以用作源極選擇線SSL，第二導電材料6322可以用作第一虛擬字線DWL1，並且第三導電材料區域6323和第四導電材料區域6324分別用作第一主字線MWL1和第二主字線MWL2。第五導電材料區域6325和第六導電材料區域6326分別用作第三主字線MWL3和第四主字線MWL4，第七導電材料6327可以用作第二虛擬字線DWL2，第八導電材料6328可以用作汲極選擇線DSL。

下部柱狀物DP和鄰近下部柱狀物DP的第一導電材料區域6321至第四導電材料區域6324形成下部串。上部柱狀物UP和鄰近上部柱狀物UP的第五導電材料區域6325至第八導電材料區域6328形成上部串。下部串和上部串可以透過管柵PG電聯接。下部串的一端可以電聯接至用作共源線CSL的第二類型的摻雜材料6312。上部串的一端可以透過汲極6340電聯接至對應的位線。一個下部串和一個上部串形成一個單元串，其電聯接在用作共源線CSL的第二類型的摻雜材料6312和用作位線BL的上部導電材料層6351和6352的對應的一個之間。

也就是說，下部串可以包括源極選擇電晶體SST、第一虛擬記憶體單元DMC1以及第一主記憶體單元MMC1和第二主記憶體單元MMC2。上部串可以包括第三主記憶體單元MMC3和第四主記憶體單元MMC4、第二虛擬記憶體單元DMC2以及汲極選擇電晶體DST。

在圖9和圖10中，上部串和下部串可以形成NAND串NS，並且NAND串NS可以包括多個電晶體結構TS。由於以上參照圖7詳細描述了圖9和圖10中的包括在NAND串NS中的電晶體結構，因此此處將省略對其的詳細描述。

圖11是示出如上參照圖9和圖10所述的具有第二結構的儲存塊BLKj的等效電路的電路圖。為方便起見，僅示出了第一串和第二串，其在第二結構的儲存塊BLKj中形成一對。

參照圖11，在具有第二結構的儲存塊BLKj中，可以定義多個對 的方式設置單元串，每個單元串用如以上參照圖9和圖10所述的透過管柵PG電聯接的一個上部串和一個下部串來實現。

例如，在具有第二結構的特定儲存塊BLKj中，沿著第一溝道CH1(未示出)堆疊的記憶體單元CG0至CG31例如至少一個源極選擇柵SSG1和至少一個汲極選擇柵DSG1可形成第一串ST1，沿著第二溝道CH2(未示出)堆疊的記憶體單元CG0至CG31例如至少一個源極選擇柵SSG2和至少一個汲極選擇柵DSG2可形成第二串ST2。

第一串ST1和第二串ST2可以電聯接至相同的汲極選擇線DSL和相同的源極選擇線SSL。第一串ST1可以電聯接至第一位線BL1，第二串ST2可電聯接至第二位線BL2。

雖然圖11中描述了第一串ST1和第二串ST2電聯接至相同的汲極選擇線DSL和相同的源極選擇線SSL，但可以設想到第一串ST1和第二串ST2可以電聯接至相同的源極選擇線SSL和相同的位線BL，第一串ST1可以電聯接至第一汲極選擇線DSL1，第二串ST2可以電聯接至第二汲極選擇線DSL2。還可以設想到第一串ST1和第二串ST2可以電聯接至相同的汲極選擇線DSL和相同的位線BL，第一串ST1可以電聯接至第一源極選擇線SSL1，第二串ST2可以電聯接至第二源極選擇線SSL2。

圖12A至圖12J是說明根據第一實施例的記憶體系統的單觸發編程操作的方塊圖。

參照圖12A至圖12J，諸如圖1所示的數據處理系統100包括多個記憶體裝置1501、1502、1503和1504以及快取緩衝器1441。

多個記憶體裝置1501、1502、1503和1504的每個是對應於以上參照圖1所述的一個記憶體裝置150的組件。

快取緩衝器1441是對應於以上參照圖1所述的包括在控制器130中的記憶體144的寫入緩衝器的組件。即，如上參照圖1所述，控制器130的記憶體144可以包括程序記憶體、數據記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。圖12A至圖12J中所示的快取緩衝器1441是對應於寫入緩衝器的組件。

在圖12A中，包括四個非易失性記憶體裝置，作為多個記憶體 裝置1501、1502、1503和1504。但是應當注意，實際上可以包括更多或更少數目的非易失性記憶體裝置，作為多個記憶體裝置1501、1502、1503和1504。

下面將參照圖12A描述根據第一實施例的記憶體系統。多個記憶體裝置1501、1502、1503和1504的每個包括標準塊和輔助塊。

也就是說，在多個記憶體裝置1501、1502、1503和1504中，第一記憶體裝置1501包括第一標準塊和第一輔助塊，第二記憶體裝置1502包括第二標準塊和第二輔助塊，第三記憶體裝置1503包括第三標準塊和第三輔助塊，以及第四記憶體裝置1504包括第四標準塊和第四輔助塊。

此外，多個記憶體裝置1501、1502、1503和1504的每個的標準塊包括以上參照圖2所述的多個儲存塊210、220、230和240之中的一些儲存塊。此外，多個記憶體裝置1501、1502、1503和1504的每個的輔助塊包括在多個儲存塊210、220、230和240之中的一些其它儲存塊。包括在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中的儲存塊的數量大於包括在多個記憶體裝置1501、1502、1503和1504的每個的輔助塊中的儲存塊的數量。

而且，雖然在圖中未直接示出，但是多層單元包括在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中。如上參照圖3所述，多層單元指的是能夠儲存多位數據的記憶體單元。例如，包括在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中的多層單元可以是三層單元(TLC)，其中每個三層單元能夠儲存3位數據。因此，包括在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中的多層單元可以包括每個能夠儲存多於或少於3位的數據的多層單元。

雖然圖中未直接示出，但是單層單元包括在多個記憶體裝置1501、1502、1503和1504的每個的輔助塊中。如上參照圖3所述，單層單元指的是能夠儲存1位數據的記憶體單元。

此外，雖然在圖中未直接示出，但是當數據被編程在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中時，控制器130使用單觸發編程方案。單觸發編程指的是透過一個編程操作將多位數據編程在多層單元中的操作。

作為用於單觸發編程的參考的數據大小可被定義為預定大小。例 如，在不使用用於包括在第一記憶體裝置1501的第一標準塊中的任一個頁面(未示出)的虛擬數據的情況下執行單觸發編程所需的數據的大小可被定義為預定大小。

作為參考，預定大小在圖中被例示為96KB。然而，要注意的是預定大小可被設定為大於或小於96KB的大小。

多個記憶體裝置1501、1502、1503和1504以交織方案操作。從附圖可看出，包括在多個記憶體裝置1501、1502、1503和1504中的四個記憶體裝置透過兩個通道即通道0和通道1及兩個通路(way)即通路0和通路1彼此聯接。

儘管在附圖中未直接示出，但在本公開中，包括位址管理區域(未示出)並且位址管理區域用作與如上參照圖1所述的包括在控制器130中的記憶體144的映射緩衝器對應的組件。

在多個記憶體裝置1501、1502、1503和1504的每個中儲存的數據的物理位址和邏輯位址的映射資訊被儲存在位址管理區域中。

在根據本實施例的記憶體系統中，在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中儲存的數據的物理位址和邏輯位址的映射資訊被儲存在位址管理區域中。另外，在多個記憶體裝置1501、1502、1503和1504的每個的輔助塊中儲存的數據的物理位址和邏輯位址的映射資訊不儲存在位址管理區域中。僅在多個記憶體裝置1501、1502、1503和1504的每個的輔助塊中儲存的數據的物理位址被儲存在位址管理區域中。

這意味著，根據本實施例的記憶體系統以與常規的普通非易失性記憶體裝置處理數據相同的方式處理被儲存在多個記憶體裝置1501、1502、1503和1504的每個的標準塊中的數據。特別是，對於多個記憶體裝置1501、1502、1503和1504的每個的標準塊，可以執行包括垃圾收集操作、平均讀寫操作和讀取收回操作的後台操作。

相反，根據本實施例的記憶體系統以與常規的非易失性記憶體裝置處理數據不同的方式處理被儲存在多個記憶體裝置1501、1502、1503和1504的每個的輔助塊中的數據。特別是，對於多個記憶體裝置1501、1502、1503和1504的每個的輔助塊，不執行包括垃圾收集操作、平均讀寫操作和讀取收回操 作的後台操作。

如後面將詳細描述的，包括在多個記憶體裝置1501、1502、1503和1504的每個中的標準塊和輔助塊彼此不同地管理的原因是由於輔助塊備份標準塊。在標準塊中對小於預定大小且從主機輸入的數據直接執行單觸發編程是低效的。因此，根據本公開，如果從主機輸入的數據小於預定大小，則將數據備份在輔助塊中，使得隨後輸入的數據與該數據合併，直到合併的數據的大小變為與預定大小一樣大。當合併的數據大小與預定大小一樣大時，合併的數據被轉移到標準塊以用於單觸發編程。

由於包括在多個記憶體裝置1501、1502、1503和1504的每個中的輔助塊起備份標準塊的作用，因此沒有必要將在多個記憶體裝置1501、1502、1503和1504的每個中包括的輔助塊中儲存的數據的邏輯位址和物理位址的映射資訊儲存在位址管理區域中。而是，僅將在多個記憶體裝置1501、1502、1503和1504的每個中包括的輔助塊中儲存的數據的物理位址儲存在位址管理區域中。

此外，指示其中包括在多個記憶體裝置1501、1502、1503和1504的每個中的輔助塊的空白空間開始的位置的物理位址被儲存在位址管理區域中，作為儲存位置資訊。例如，指示其中包括在第一記憶體裝置1501中的第一輔助塊的空白空間開始的位置的物理位址被儲存在位址管理區域中，作為第一儲存位置資訊；指示其中包括在第二記憶體裝置1502中的第二輔助塊的空白空間開始的位置的物理位址被儲存在位址管理區域中，作為第二儲存位置資訊；指示其中包括在第三記憶體裝置1503中的第三輔助塊的空白空間開始的位置的物理位址被儲存在位址管理區域中，作為第三儲存位置資訊；指示其中包括在第四記憶體裝置1504中的第四輔助塊的空白空間開始的位置的物理位址被儲存在位址管理區域中，作為第四儲存位置資訊。

參照圖12A至圖12D，當每個都具有預定大小的數據即每個都為96KB的多個數據從主機依次輸入時，控制器130控制多個各自的記憶體裝置1501、1502、1503和1504。

參照圖12A，控制器130使用快取緩衝器1441緩衝從主機輸入的第一數據DATA1。

控制器130透過取預定大小96KB作為參考檢查第一數據 DATA1被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第一數據DATA1在快取緩衝器1441中被緩衝，且快取緩衝器1441的使用區域恰恰是預定大小96KB。

相應地，控制器130可以將第一數據DATA1單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中。

如附圖所示，多個記憶體裝置1501、1502、1503和1504處於其中所有裝置不執行任何操作的狀態。因此，根據交織方案的操作順序，當時間對於多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501進行操作適當時，如元件符號PNM11所指示的，控制器130將第一數據DATA1單觸發編程在第一記憶體裝置1501的第一標準塊中。

當對第一記憶體裝置1501執行單觸發編程PNM11時，控制器130從快取緩衝器1441抹除第一數據DATA1。

參照圖12B，控制器130將從主機輸入的第二數據DATA2緩衝在快取緩衝器1441中。控制器130透過取預定大小96KB作為參考檢查第二數據DATA2被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第二數據DATA2是否被緩衝在快取緩衝器1441中以及快取緩衝器1441的使用區域是否恰恰為預定大小96KB。

相應地，控制器130可以將第二數據DATA2單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中。

如附圖所示，在多個記憶體裝置1501、1502、1503和1504中，第一記憶體裝置1501處於執行將第一數據DATA1單觸發編程在第一標準塊中的操作PNM11的狀態，剩餘的第二至第四記憶體裝置1502、1503和1504處於不執行任何操作的狀態。因此，根據交織方案的操作順序，當到達多個記憶體裝置1501、1502、1503和1504之中的第二記憶體裝置1502進行操作的時間時，如元件符號PNM22所指示的，控制器130將第二數據DATA2單觸發編程在第二記憶體裝置1502的第二標準塊中。

當對第二記憶體裝置1502執行單觸發編程PNM22時，控制器130從快取緩衝器1441抹除第二數據DATA2。

參照圖12C，控制器130將從主機輸入的第三數據DATA3緩衝 在快取緩衝器1441中。控制器130透過取預定大小96KB作為參考檢查第三數據DATA3被緩衝在其中的快取緩衝器1441的使用區域。結果是，第三數據DATA3被緩衝在快取緩衝器1441中並且快取緩衝器1441的使用區域恰恰是預定大小96KB。相應地，控制器130可以將第三數據DATA3單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中。

如附圖所示，在多個記憶體裝置1501、1502、1503和1504中，第一記憶體裝置1501和第二記憶體裝置1502處於執行分別將第一數據DATA1和第二數據DATA2單觸發編程在第一標準塊和第二標準塊中的操作PNM11和PNM22的狀態，剩餘的第三和第四記憶體裝置1503和1504處於不執行任何操作的狀態。因此，根據交織方案的操作順序，當到達多個記憶體裝置1501、1502、1503和1504之中的第三記憶體裝置1503進行操作的時間時，如元件符號PNM33所示的，控制器130將第三數據DATA3單觸發編程在第三記憶體裝置1503的第三標準塊中。

當對第三記憶體裝置1503執行單觸發編程PNM33時，控制器130從快取緩衝器1441抹除第三數據DATA3。

參照圖12D，控制器130將從主機輸入的第四數據DATA4緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第四數據DATA4被緩衝在其中的快取緩衝器1441的使用區域。結果是，第四數據DATA4被緩衝在快取緩衝器1441中並且快取緩衝器1441的使用區域恰恰是預定大小96KB。相應地，控制器130可以將第四數據DATA4單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中。

如附圖所示，在多個記憶體裝置1501、1502、1503和1504中，第一記憶體裝置1501、第二記憶體裝置1502和第三記憶體裝置1503處於執行分別將第一數據DATA1、第二數據DATA2和第三數據DATA3單觸發編程在第一標準塊、第二標準塊和第三標準塊中的操作PNM11、PNM22和PNM33的狀態，剩餘的第四記憶體裝置1504處於不執行任何操作的狀態。因此，根據交織方案的操作順序，當到達多個記憶體裝置1501、1502、1503和1504之中的第四記憶體裝置1504進行操作的時間時，如元件符號PNM44所指示的，控制器130 將第四數據DATA4單觸發編程在第四記憶體裝置1504的第四標準塊中。

當對第四記憶體裝置1504執行單觸發編程PNM44時，控制器130從快取緩衝器1441抹除第四數據DATA4。

總之，控制器130以交織方案操作多個記憶體裝置1501、1502、1503和1504。此外，當依次輸入的多個數據DATA<1：4>的每個被緩衝在快取緩衝器1441中時，控制器130檢查快取緩衝器1441的使用區域。作為檢查的結果，當快取緩衝器1441的使用區域是預定大小時，在快取緩衝器1441中緩衝的預定大小的數據DATA1、DATA2、DATA3或DATA4被單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中。根據交織方案的操作順序，確定操作多個記憶體裝置1501、1502、1503和1504之中的哪個記憶體裝置。當將預定大小的數據DATA1、DATA2、DATA3或DATA4單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中時，控制器130從快取緩衝器1441抹除預定大小的數據DATA1、DATA2、DATA3或DATA4。

作為參考，圖12A至圖12D示出了第一至第四數據DATA<1：4>以不同的形式儲存在快取緩衝器1441中。當快取緩衝器1441的總大小為128KB且因此大於作為預定大小的96KB時，依次輸入的第一至第四數據DATA<1：4>以FIFO(先進先出)策略緩衝。快取緩衝器1441的這種操作並不限於此，並且快取緩衝器1441可以執行另一操作。

參照圖12E至圖12J，當數據小於預定大小時，即當從主機輸入具有小於96KB的大小的數據時，控制器130控制多個各自的記憶體裝置1501、1502、1503和1504。

參照圖12E，控制器130將從主機輸入的第五數據DATA5緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第五數據DATA5被緩衝在其中的快取緩衝器1441的使用區域。結果是，第五數據DATA5被緩衝在快取緩衝器1441中並且快取緩衝器1441的使用區域變為4KB。也就是說，可以檢查到第五數據DATA5被緩衝在其中的快取緩衝器1441的使用區域小於作為預定大小的96KB。

相應地，如元件符號PST15所指示的，控制器130將第五數據DATA5編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一輔助塊中。也就是說，由於第五數據DATA5的大小小於預定大小，控制器130將第五數據DATA5編程在輔助塊中，而不是將第五數據DATA5單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中。

控制器130將第五數據DATA5編程在輔助塊中而不是將第五數據DATA5單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中的原因是當數據大小小於預定大小時需要補充虛擬數據。

由於單觸發編程操作的特性，大小小於預定大小的數據不能透過單觸發編程操作被儲存在多層單元中。例如，為了將小於作為預定大小的96KB的大小為4KB的第五數據DATA5單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一標準塊中，需要92KB的虛擬數據。

在這點上，由於有可能透過常規的普通編程操作而非單觸發編程操作將第五數據DATA5編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一輔助塊中，因此沒有必要故意補充虛擬數據。

當首先經受單觸發編程操作的第一記憶體裝置1501的單觸發編程操作完成時，第五數據DATA5被緩衝在快取緩衝器1441中。剩餘的第二至第四記憶體裝置1502、1503和1504的單觸發編程操作未完成。也就是說，在如上參照圖12A至圖12D所述的將第一至第四數據DATA<1：4>單觸發編程在第一至第四記憶體裝置1501、1502、1503和1504的各自標準塊中的操作開始後，第五數據DATA5被緩衝在快取緩衝器1441中。

相應地，如元件符號PST15所指示的，根據交織方案的操作順序，控制器130將第五數據DATA5編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一輔助塊中。

如元件符號PST15所指示的，控制器130將第五數據DATA5依次編程在包括在第一記憶體裝置1501中的第一輔助塊的空白空間中。空白空間的位置由儲存在位址管理區域中的第一儲存位置資訊(未示出)指示。然後，控制器130更新第一儲存位置資訊，並將更新的第一儲存位置資訊儲存在位址管 理區域中。

其值被更新並儲存在位址管理區域中的第一儲存位置資訊被儲存在除第一記憶體裝置1501之外的第二至第四記憶體裝置1502、1503和1504之中的根據交織方案的操作順序執行編程操作的任何一個記憶體裝置的標準塊中。例如，雖然在圖中未直接示出，但在編程第一記憶體裝置1501的第一輔助塊的操作後，執行將快取緩衝器1441的數據單觸發編程在第二記憶體裝置1502的第二標準塊中的操作。當將快取緩衝器1441的數據單觸發編程在第二記憶體裝置1502的第二標準塊中時，第一儲存位置資訊被一起儲存在第二標準塊中。第一儲存位置資訊可與快取緩衝器1441的數據一起儲存在第二標準塊中的原因是第一儲存位置資訊被儲存在第二標準塊的備用區域中。

作為參考，當第五數據DATA5被儲存在第一記憶體裝置1501的第一輔助塊中時，可以使用第一儲存位置資訊。在這點上，第二儲存位置資訊可以在其中第五數據DATA5被儲存在第二記憶體裝置1502的第二輔助塊中的情況下使用，第三儲存位置資訊可以在其中第五數據DATA5被儲存在第三記憶體裝置1503的第三輔助塊中的情況下使用，以及第四儲存位置資訊可以在其中第五數據DATA5被儲存在第四記憶體裝置1504的第四輔助塊中的情況下使用。

不同於在用於第一記憶體裝置1501的元件符號PST15指示的編程中，控制器130不從快取緩衝器1441抹除第五數據DATA5。

在快取緩衝器1441中緩衝的第五數據DATA5處於其被編程在第一記憶體裝置1501的第一輔助塊中且未被從快取緩衝器1441抹除的狀態。在這種情況下，被迭代儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中和快取緩衝器1441中的數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中被管理為有效狀態。

參照圖12F，控制器130將從主機輸入的第六數據DATA6緩衝在快取緩衝器1441中。控制器130透過取預定大小96KB作為參考檢查第六數據DATA6被緩衝在其中快取緩衝器1441的使用區域。結果是，可檢查到第五數據DATA5與第六數據DATA6使用區域的合併大小是96KB。

也就是說，控制器130如上參照圖12E所述不從快取緩衝器1441抹除第五數據DATA5，並累積地將隨後輸入的第六數據DATA6與未抹除的第 五數據DATA5一起緩衝在快取緩衝器1441中。結果是，第五數據DATA5和第六數據DATA6被累積地緩衝在其中的快取緩衝器1441的使用區域變成作為預定大小的96KB。

因此，控制器130可以將透過累加第五數據DATA5和第六數據DATA6獲得的合併數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊中的任一個標準塊中。

在如上參照圖12E所述的將第五數據DATA5編程在第一記憶體裝置1501的第一輔助塊中的操作完成之後，第六數據DATA6被緩衝在快取緩衝器1441中。進一步地，在如上參照圖12B至圖12D所述的將第二至第四數據DATA<2：4>單觸發編程在第二至第四記憶體裝置1502、1503和1504的各自標準塊中的操作完成之後，第六數據DATA6被緩衝在快取緩衝器1441中。也就是說，在多個記憶體裝置1501、1502、1503和1504的所有操作完成之後，第六數據DATA6被緩衝在快取緩衝器1441中。

因此，根據交織方案的操作順序，當到達多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501進行操作的時間時，如元件符號PNM15+6所指示的，控制器130將透過累加在快取緩衝器1441中緩衝的第五數據DATA5和第六數據DATA6獲得的合併數據單觸發編程在第一記憶體裝置1501的第一標準塊中。將透過累加在快取緩衝器1441中緩衝的第五數據DATA5和第六數據DATA6獲得的數據單觸發編程在第一記憶體裝置1501的第一標準塊中的操作是一個實施例的實例。在另一個實施例中，單觸發編程可以發生在另一記憶體裝置的標準塊中而不是第一記憶體裝置1501的第一標準塊中。例如，當根據設計者的選擇對交織方案的操作順序進行不同的調整時，如元件符號PNM15+6所指示的，可以將透過累加在快取緩衝器1441中緩衝的第五數據DATA5和第六數據DATA6獲得的數據單觸發編程在第二至第四記憶體裝置1502、1503和1504的各自標準塊中的任一個標準塊中。

當對第一記憶體裝置1501執行單觸發編程PNM15+6時，控制器130從快取緩衝器1441抹除透過累加第五數據DATA5和第六數據DATA6獲得的數據。

以此方式，當第五數據DATA5和第六數據DATA6被一起編程 在第一記憶體裝置1501的第一標準塊中時，從快取緩衝器1441抹除第五數據DATA5，其中當對第一記憶體裝置1501的第一輔助塊編程時，第五數據DATA5已經被緩衝在快取緩衝器1441中。也就是說，當數據被從快取緩衝器1441抹除並且在被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中後其被編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，如果數據仍保留在任一個輔助塊中，則該數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中被管理為無效狀態。也就是說，如果數據被同時儲存在多個記憶體裝置1501、1502、1503和1504的任一個輔助塊和任一個標準塊中，則該數據被視為無效。

總之，控制器130以交織方案操作多個記憶體裝置1501、1502、1503和1504。而且，當依次輸入的多個數據DATA<1：4>的每個被緩衝在快取緩衝器1441中時，控制器130檢查快取緩衝器1441的使用區域。作為檢查的結果，在快取緩衝器1441的使用區域小於預定大小的情況下，在快取緩衝器1441中緩衝且小於預定大小的數據DATA5被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中。根據交織方案的操作順序確定多個記憶體裝置1501、1502、1503和1504中的哪個記憶體裝置將被操作。當將大小小於預定大小的數據DATA5編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中時，控制器130不抹除被緩衝在快取緩衝器1441中且大小小於預定大小的數據DATA5。

小於預定大小的數據DATA5即使在被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中後也不從快取緩衝器1441抹除。因此，數據DATA5與隨後輸入的數據DATA6一起累積地緩衝在快取緩衝器1441中。當隨後輸入的數據DATA6的緩衝完成時，再次檢查快取緩衝器1441的使用區域。當在快取緩衝器1441中緩衝的數據DATA5+DATA6的大小變為預定大小時，在快取緩衝器1441中緩衝的數據DATA5+DATA6被單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊中的任一個標準塊中。

當將在快取緩衝器1441中緩衝且具有預定大小的數據 DATA5+DATA6單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，控制器130從快取緩衝器1441抹除數據DATA5+DATA6。

參照圖12G，控制器130將從主機輸入的第七數據DATA7緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第七數據DATA7被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第七數據DATA7被緩衝在快取緩衝器1441中且快取緩衝器1441的使用區域變為92KB。也就是說，可檢查到第七數據DATA7被緩衝在其中的快取緩衝器1441的使用區域是比作為預定大小的96KB小的92KB。

因此，雖然控制器130應如上面參照圖12E所述的透過選擇多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊來編程第七數據DATA7，但第七數據DATA7的大小不是適於被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中的大小。

也就是說，由於多個記憶體裝置1501、1502、1503和1504的各自輔助塊的每個採用透過單層單元儲存數據的方案，因此其透過一個編程操作儲存數據的容量較小。

例如，當用於單觸發編程的預定大小是96KB時，包括在多個記憶體裝置1501、1502、1503和1504的每個標準塊中的儲存單元可以是三層單元。由於包括在多個記憶體裝置1501、1502、1503和1504的每個輔助塊中的儲存單元是單層單元，因此其最大大小可以是32KB，其中32KB透過96KB除以3獲得。

對於待透過選擇多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊編程的92KB大小的第七數據DATA7，必須對所選擇的輔助塊連續執行3個編程操作。這是低效的。

因此，控制器130使用根據交織方案的操作順序選擇多個輔助塊的方案來代替選擇多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的單個輔助塊。如元件符號PST17、PST27和PST37所指示的，第七數據DATA7被分開地編程在根據交織方案的操作順序選擇的多個輔助塊中。

例如，如附圖所示，控制器130根據交織方案的操作順序順序地選擇多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的第一輔助塊、第二輔助塊和第三輔助塊，並且如元件符號PST17、PST27和PST37所指示的，將具有92KB大小的第七數據DATA7劃分成三個數據32KB、32KB和28KB，並將劃分的三個數據32KB、32KB和28KB分別編程在第一輔助塊、第二輔助塊和第三輔助塊中。

當首先開始單觸發編程操作的第一記憶體裝置1501的單觸發編程操作完成且剩餘的第二至第四記憶體裝置1502、1503和1504的單觸發編程操作未完成時，第七數據DATA7被緩衝在快取緩衝器1441中。也就是說，在如上參照圖12A至12D所述的將第一至第四數據DATA<1：4>單觸發編程在第一至第四記憶體裝置1501、1502、1503和1504的各自標準塊中的操作開始後，第七數據DATA7被緩衝在快取緩衝器1441中。

相應地，如元件符號PST17所指示的，控制器130根據交織方案的操作順序將第七數據DATA7的前32KB編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一輔助塊中。如元件符號PST17所指示的，控制器130將第七數據DATA7的前32KB順序地編程在包括在第一記憶體裝置1501中的第一輔助塊的空白空間中，其中第一輔助塊的空白空間由儲存在位址管理區域中的第一儲存位置資訊(未示出)指示。然後，控制器130更新第一儲存位置資訊並將更新的第一儲存位置資訊儲存在位址管理區域中。

接著，當第二記憶體裝置1502的單觸發編程操作完成且第三記憶體裝置1503和第四記憶體裝置1504的單觸發編程操作未完成時，如元件符號PST27所指示的，控制器130根據交織方案的操作順序將第七數據DATA7的中間32KB編程在多個記憶體裝置1501、1502、1503和1504之中的第二記憶體裝置1502的第二輔助塊中。如元件符號PST27所指示的，控制器130將第七數據DATA7的中間32KB順序地編程在包括在第二記憶體裝置1502中的第二輔助塊的空白空間中，其中第二輔助塊的空白空間由儲存在位址管理區域中的第二儲存位置資訊(未示出)指示。然後，控制器130更新第二儲存位置資訊，並將更新的第二儲存位置資訊儲存在位址管理區域中。

接著，當第三記憶體裝置1503的單觸發編程操作完成且第四記 憶體裝置1504的單觸發編程操作未完成時，如元件符號PST37所指示的，控制器130根據交織方案的操作順序將第七數據DATA7的最後28KB編程在多個記憶體裝置1501、1502、1503和1504之中的第三記憶體裝置1503的第三輔助塊中。如元件符號PST37所指示的，控制器130透過參考儲存在位址管理區域中的第三儲存位置資訊(未示出)將第七數據DATA7的最後28KB順序地編程在包括在第三記憶體裝置1503中的第三輔助塊的空白空間中。然後，控制器130更新第三儲存位置資訊，並將更新的第三儲存位置資訊儲存在位址管理區域中。

儲存在位址管理區域中且如上所述進行更新的第一至第三儲存位置資訊可被儲存在第一至第三記憶體裝置1501、1502和1503之後操作的第四記憶體裝置1504的第四標準塊中。在編程第一至第三記憶體裝置1501、1502和1503的各自輔助塊的操作之後，執行將快取緩衝器1441的數據單觸發編程在第四記憶體裝置1504的第四標準塊中的操作。在另一個實施例中，當將快取緩衝器1441的數據單觸發編程在第四記憶體裝置1504的第四標準塊中時，第一至第三儲存位置資訊被一起儲存在第四標準塊中。由於第一至第三儲存位置資訊儲存在第四標準塊的備用區域中，因此第一至第三儲存位置資訊可以這種方式與快取緩衝器1441的數據一起儲存在第四標準塊中。

不同於分別對第一記憶體裝置1501、第二記憶體裝置1502和第三記憶體裝置1503執行由元件符號PST17、PST27和PST37所指示的編程，控制器130不抹除在快取緩衝器1441中緩衝的第七數據DATA7。

以這種方式，在快取緩衝器1441中緩衝的第七數據DATA7被編程在第一至第三記憶體裝置1501、1502和1503的各自輔助塊中，但不從快取緩衝器1441抹除。在該情況下，迭代地儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中和快取緩衝器1441中的數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中被管理為有效狀態。

參照圖12H，控制器130將第八數據DATA8緩衝在快取緩衝器1441中。第八數據DATA8從主機輸入。控制器130透過取預定大小96KB作為參考檢查被分配以緩衝第八數據DATA8的快取緩衝器1441的使用區域。結果是，第七數據DATA7和第八數據DATA8被累積地緩衝在快取緩衝器1441中且快取緩衝器1441的使用區域變為96KB。

也就是說，控制器130如以上參照圖12G所述的不從快取緩衝器1441抹除第七數據DATA7，並將隨後輸入的第八數據DATA8與未抹除的第七數據DATA7一起累積地緩衝在快取緩衝器1441中。結果是，第七數據DATA7和第八數據DATA8被累積地緩衝在其中的快取緩衝器1441的使用區域變成與預定大小相同的96KB。

相應地，控制器130可以將透過累加第七數據DATA7和第八數據DATA8獲得的數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中。

在如上參照圖12G所述的將第七數據DATA7編程在第一至第三記憶體裝置1501、1502和1503的各自輔助塊中的操作完成之後，第八數據DATA8被緩衝在快取緩衝器1441中。進一步地，在如上參照圖12D所述的將第四數據DATA4單觸發編程在第四記憶體裝置1504的第四標準塊中的操作完成之後，第八數據DATA8被緩衝在快取緩衝器1441中。也就是說，在多個記憶體裝置1501、1502、1503和1504的所有操作完成之後，第八數據DATA8被緩衝在快取緩衝器1441中。

因此，根據交織方案的操作順序，輪到多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501操作，如元件符號PNM17+8所指示的，控制器130將透過累加在快取緩衝器1441中緩衝的第七數據DATA7和第八數據DATA8獲得的數據單觸發編程在第一記憶體裝置1501的第一標準塊中。

當然，將透過累加在快取緩衝器1441中緩衝的第七數據DATA7和第八數據DATA8獲得的數據單觸發編程在第一記憶體裝置1501的第一標準塊中僅是一個實例。在根據設計者的選擇對交織方案的操作順序進行不同的調整的情況下，將透過累加在快取緩衝器1441中緩衝的第七數據DATA7和第八數據DATA8獲得的數據單觸發編程在第二至第四記憶體裝置1502、1503和1504的各自標準塊之中的任一個標準塊中是可能的。

當對第一記憶體裝置1501執行單觸發編程PNM17+8時，控制器130抹除透過累加在快取緩衝器1441中緩衝的第七數據DATA7和第八數據DATA8獲得的數據。

以此方式，當第七數據DATA7和第八數據DATA8被一起編程在第一記憶體裝置1501的第一標準塊中時，從快取緩衝器1441抹除已經被緩衝在快取緩衝器1441中同時已經被編程在第一至第三記憶體裝置1501、1502和1503的各自輔助塊編程中的第七數據DATA7。在這種情況下，當數據被編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，將其從快取緩衝器1441抹除。迭代地編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的至少一個輔助塊和各自標準塊之中的任一個標準塊中的數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的至少一個輔助塊中被管理為無效狀態。

總之，控制器130以交織方案操作多個記憶體裝置1501、1502、1503和1504。而且，每當將依次輸入的多個數據DATA<1：4>的每個緩衝在快取緩衝器1441中時，控制器130檢查快取緩衝器1441的使用區域。檢查後，當快取緩衝器1441的使用區域小於預定大小但大於能夠透過一個編程操作被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊的每個中的大小時，根據交織方案的操作順序在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中選擇多個輔助塊。然後，如元件符號PST17、PST27和PST37所指示的，在快取緩衝器1441中緩衝且大小小於預定大小的數據DATA7被劃分成多個片段並被順序地編程。

根據交織方案的操作順序確定多個記憶體裝置1501、1502、1503和1504中的哪個記憶體裝置待被操作。當將其大小小於預定大小的數據DATA7編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的一個或多個輔助塊中時，控制器130不抹除在快取緩衝器1441中緩衝且其大小小於預定大小的數據DATA7。

以此方式，由於大小小於預定大小的數據DATA7即使在其被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中所選擇的一個或多個輔助塊中後也不從快取緩衝器1441抹除，因此數據DATA7與隨後輸入的數據DATA8一起被累積地緩衝在快取緩衝器1441中。當完成隨後輸入的數據DATA8的緩衝時，再次檢查快取緩衝器1441的使用區域。當在快取緩衝器1441中緩衝的數據DATA7+DATA8的大小變為預定大小時，在快取緩衝器 1441中緩衝且具有預定大小的數據DATA7+DATA8被單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊中所選擇的任一個標準塊中。

當將在快取緩衝器1441中緩衝且具有預定大小的數據DATA7+DATA8單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，控制器130抹除在快取緩衝器1441中緩衝且具有預定大小的數據DATA7+DATA8。

參照圖12I，控制器130將從主機輸入的第九數據DATA9緩衝在快取緩衝器1441中。控制器130透過取預定大小96KB作為參考檢查第九數據DATA9被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第九數據DATA9被緩衝在快取緩衝器1441中且快取緩衝器1441的使用區域變為4KB。也就是說，可檢查到第九數據DATA9被緩衝在其中的快取緩衝器1441的使用區域是4KB且小於用作預定大小的96KB。

因此，如上面參照圖12E所述的，控制器130將第九數據DATA9編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中，如元件符號PST19所指示的。由於第九數據DATA9的大小小於預定大小，因此控制器130將第九數據DATA9編程在輔助塊中而不是將第九數據DATA9單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中。

例如，如元件符號PST19所指示的，控制器130根據交織方案的操作順序將第九數據DATA9編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一輔助塊中。

如元件符號PST19所指示的，控制器130將第九數據DATA9順序地編程在包括在第一記憶體裝置1501中的第一輔助塊的空白空間中，其中第一輔助塊的空白空間由儲存在位址管理區域中的第一儲存位置資訊(未示出)指示。然後，控制器130更新第一儲存位置資訊並將更新的第一儲存位置資訊儲存在位址管理區域中。

當對第一記憶體裝置1501執行由元件符號PST19指示的編程時，控制器130不抹除在快取緩衝器1441中緩衝的第九數據DATA9。

在如上所述將第九數據DATA9編程在第一記憶體裝置1501的 第一輔助塊中後，控制器130將從主機輸入的第十數據DATA10緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第十數據DATA10被緩衝在其中的快取緩衝器1441的使用區域。結果是，第九數據DATA9和第十數據DATA10在快取緩衝器1441中佔據的使用區域的總大小是8KB。

即，控制器130不從快取緩衝器1441抹除第九數據DATA9，並將隨後輸入的第十數據DATA10和未抹除的第九數據DATA9一起累加地緩衝在快取緩衝器1441中。即使累加地緩衝第九數據DATA9和第十數據DATA10，但快取緩衝器1441的使用區域是仍然小於預定大小的8KB。

相應地，控制器130應將在快取緩衝器1441中緩衝且小於預定大小的數據DATA9+DATA10編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中。此時，沒有必要對在第十數據DATA10被輸入之前完全被編程在第一記憶體裝置1501的第一輔助塊中的第九數據DATA9再次編程。相應地，如元件符號PST110所指示的，控制器130僅將第十數據DATA10編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中。也就是說，當將在快取緩衝器1441中緩衝且小於預定大小的數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中時，僅最近被緩衝的數據DATA10被編程。

在將之前輸入的第九數據DATA9編程在第一記憶體裝置1501的第一輔助塊中的操作完成之後，第十數據DATA10被緩衝在快取緩衝器1441中。因此，當在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中選擇任一個輔助塊來編程第十數據DATA10時，第一記憶體裝置1501的第一輔助塊被包括在選擇目標中。在一個實施例中，根據交織方案的操作順序，可以再次選擇第一記憶體裝置1501的第一輔助塊。

例如，如附圖所示，如元件符號PST110所指示的，控制器130根據交織方案的操作順序將第十數據DATA10編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一輔助塊中。如附圖所示，在將第九數據DATA9編程在第一記憶體裝置1501的第一輔助塊中後，可以再次將第十數據DATA10連續地編程在第一記憶體裝置1501的第一輔助塊中。然 而，本發明不限於此。在另一個實施例中，根據設計者的選擇，另一種操作是可能的。

如元件符號PST110所指示的，控制器130將第十數據DATA10順序地編程在包括在第一記憶體裝置1501中的第一輔助塊的空白空間中，其中第一輔助塊的空白空間由儲存在位址管理區域中的第一儲存位置資訊(未示出)指示。然後，控制器130更新第一儲存位置資訊，並將更新的第一儲存位置資訊儲存在位址管理區域中。

當對第一記憶體裝置1501執行由元件符號PST110所指示的編程時，控制器130不抹除在快取緩衝器1441中緩衝的第十數據DATA10。因此，第九數據DATA9和第十數據DATA10都不被抹除並且保留在快取緩衝器1441中。

在如上所述的將第九數據DATA9和第十數據DATA10順序地編程在第一記憶體裝置1501的第一輔助塊中後，控制器130將從主機輸入的第十一數據DATA11緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第十一數據DATA11被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第九數據DATA9、第十數據DATA10和第十一數據DATA11在快取緩衝器1441中佔據的使用區域的總大小是12KB。

即，控制器130不從快取緩衝器1441抹除第九數據DATA9和第十數據DATA10，並將隨後輸入的第十一數據DATA11與未抹除的第九數據DATA9和第十數據DATA10一起累加地緩衝在快取緩衝器1441中。即使累加地緩衝第九數據DATA9、第十數據DATA10和第十一數據DATA11，但快取緩衝器1441的總使用區域變為12KB且仍然小於預定大小。

相應地，控制器130應將在快取緩衝器1441中緩衝且仍然小於預定大小的數據DATA9+DATA10+DATA11編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中。此時，由於在輸入第十一數據DATA11之前第九數據DATA9和第十數據DATA10已經被完全編程在第一記憶體裝置1501的第一輔助塊中，因此沒有必要對第九數據DATA9和第十數據DATA10再次編程。相應地，如元件符號PST111所指示的，控制器130將第十 一數據DATA11編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中。也就是說，當將在快取緩衝器1441中緩衝且小於預定大小的數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中時，僅最近被緩衝的數據DATA11被編程。

在將之前輸入的第十數據DATA10編程在第一記憶體裝置1501的第一輔助塊中的操作完成之後，第十一數據DATA11被緩衝在快取緩衝器1441中。因此，當在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中選擇任一個輔助塊來編程第十一數據DATA11時，第一記憶體裝置1501的第一輔助塊被包括在選擇目標中。即，再次選擇第一記憶體裝置1501的第一輔助塊。

如附圖所示，如元件符號PST111所指示的，控制器130根據交織方案的操作順序將第十一數據DATA11編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一輔助塊中。如附圖所示，在將第九數據DATA9和第十數據DATA10編程在第一記憶體裝置1501的第一輔助塊中後，再次將第十一數據DATA11連續地編程在第一記憶體裝置1501的第一輔助塊中的操作是一個實施例。然而，本發明不限於此。根據設計者的選擇可使用另一種操作。

如元件符號PST111所指示的，控制器130將第十一數據DATA11順序地編程在包括在第一記憶體裝置1501中的第一輔助塊的空白空間中，其中第一輔助塊的空白空間由儲存在位址管理區域中的第一儲存位置資訊(未示出)指示。然後，控制器130更新第一儲存位置資訊，並將更新的第一儲存位置資訊儲存在位址管理區域中。

當對第一記憶體裝置1501執行由元件符號PST111所指示的編程時，控制器130不抹除在快取緩衝器1441中緩衝的第十一數據DATA11。因此，第九數據DATA9、第十數據DATA10和第十一數據DATA11不被抹除並且保留在快取緩衝器1441中。

在如上所述的將第九數據DATA9、第十數據DATA10和第十一數據DATA11順序地編程在第一記憶體裝置1501的第一輔助塊中後，控制器130將從主機輸入的第十二數據DATA12緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第十二數據DATA12被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12佔據快取緩衝器1441的使用區域的總大小是16KB。

控制器130不從快取緩衝器1441抹除第九數據DATA9、第十數據DATA10和第十一數據DATA11，並將隨後輸入的第十二數據DATA12與未抹除的第九數據DATA9、第十數據DATA10和第十一數據DATA11一起累加地緩衝在快取緩衝器1441中。即使累加地緩衝第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12，但快取緩衝器1441的總使用區域是仍然小於預定大小的16KB。

相應地，控制器130應將在快取緩衝器1441中緩衝且大小小於預定大小的數據DATA9+DATA10+DATA11+DATA12編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中。此時，由於在輸入第十二數據DATA12之前第九數據DATA9、第十數據DATA10和第十一數據DATA11已經被完全編程在第一記憶體裝置1501的第一輔助塊中，所以沒有必要對它們再次編程。相應地，如元件符號PST112所指示的，控制器130將第十二數據DATA12編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中。也就是說，當將在快取緩衝器1441中緩衝且大小小於預定大小的數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中時，僅最近被緩衝的數據DATA12被編程。

在將之前輸入的第十一數據DATA11編程在第一記憶體裝置1501的第一輔助塊中的操作完成之後，第十二數據DATA12被緩衝在快取緩衝器1441中。因此，當在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中選擇任一個輔助塊來編程第十二數據DATA12時，第一記憶體裝置1501的第一輔助塊被包括在選擇目標中。因此，再次選擇第一記憶體裝置1501的第一輔助塊。

如附圖所示，如元件符號PST112所指示的，控制器130根據交織方案的操作順序將第十二數據DATA12編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一輔助塊中。當然，本發明不限 於以下操作：如附圖所示，在將第九數據DATA9、第十數據DATA10和第十一數據DATA11編程在第一記憶體裝置1501的第一輔助塊中後，再次將第十二數據DATA12連續地編程在第一記憶體裝置1501的第一輔助塊中。在另一實施例中，根據設計者的選擇可使用另一種操作。

如元件符號PST112所指示的，控制器130將第十二數據DATA12順序地編程在包括在第一記憶體裝置1501中的第一輔助塊的空白空間中，其中第一輔助塊的空白空間由儲存在位址管理區域中的第一儲存位置資訊(未示出)指示。然後，控制器130更新第一儲存位置資訊，並將更新的第一儲存位置資訊儲存在位址管理區域中。

其值被更新並以此種方式儲存在位址管理區域中的第一儲存位置資訊根據交織方案的操作順序被儲存在除第一記憶體裝置1501之外的第二至第四記憶體裝置1502、1503和1504之中的任一記憶體裝置的標準塊中。

例如，在編程第一記憶體裝置1501的第一輔助塊的操作之後執行將快取緩衝器1441中的數據單觸發編程在第二記憶體裝置1502的第二標準塊中的操作，當將快取緩衝器1441的數據單觸發編程在第二記憶體裝置1502的第二標準塊中時，第一儲存位置資訊被一起儲存在第二標準塊中。由於第一儲存位置資訊儲存在第二標準塊的備用區域中，因此可以此方式將第一儲存位置資訊與快取緩衝器1441的數據一起儲存在第二標準塊中。

當對第一記憶體裝置1501執行由元件符號PST112所指示的編程時，控制器130不抹除在快取緩衝器1441中緩衝的第十二數據DATA12。相應地，第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12全部不被抹除並保留在快取緩衝器1441中。

以此方式，將在快取緩衝器1441中緩衝的第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12編程在第一記憶體裝置1501的第一輔助塊中，同時不從快取緩衝器1441抹除。在這種情況下，數據被迭代地儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個中以及快取緩衝器1441中並且在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個中被管理為有效狀態。

參照圖12J，控制器130將從主機輸入的第十三數據DATA13緩 衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第十三數據DATA13被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到在快取緩衝器1441中累積地緩衝的第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13的總大小和佔據快取緩衝器1441的使用區域為96KB。

如以上參照圖12I所述的，控制器130不從快取緩衝器1441抹除第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12。而是，控制器130將隨後輸入的第十三數據DATA13與未抹除的第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12一起累積地緩衝在快取緩衝器1441中。第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13佔據快取緩衝器1441的總使用區域可以是96KB。

相應地，控制器130可以將透過累加第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13獲得的數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中。

在如上參照圖12I所述的將第十二數據DATA12編程在第一記憶體裝置1501的第一輔助塊中的操作完成之後，第十三數據DATA13被緩衝在快取緩衝器1441中。因此，當在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中選擇任一個標準塊來編程第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13時，第一記憶體裝置1501的第一正常塊被包括在選擇目標中。因此，可以再次選擇第一記憶體裝置1501的第一正常塊。

如附圖所示，如元件符號PNM19+10+11+12+13所指示的，控制器130根據交織方案的操作順序將透過累加第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13獲得的數據單觸發編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一標準塊中。當然本發明不限於以下操作：如附圖所示，在將第九 數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12編程在第一記憶體裝置1501的第一輔助塊中後，將透過累加第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13獲得的數據連續地單觸發編程在第一記憶體裝置1501的第一標準塊中。在另一個實施例中，根據設計者的選擇可使用另一種操作。

當對第一記憶體裝置1501執行單觸發編程PNM19+10+11+12+13時，控制器130從快取緩衝器1441抹除透過累加第九數據DATA9、第十數據DATA10、第十一數據DATA11、第十二數據DATA12和第十三數據DATA13獲得的數據。

以此方式，當第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12與第十三數據DATA13被一起編程在第一記憶體裝置1501的第一標準塊中時，從快取緩衝器1441抹除已經被緩衝在快取緩衝器1441中同時已經被編程在第一記憶體裝置1501的第一輔助塊中的第九數據DATA9、第十數據DATA10、第十一數據DATA11和第十二數據DATA12。當在數據被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的至少一個輔助塊中後，將其從快取緩衝器1441抹除並編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，迭代地編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的至少一個輔助塊和各自標準塊之中的任一個標準塊中的數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的至少一個輔助塊中被管理為無效狀態。

總之，控制器130以交織方案操作多個記憶體裝置1501、1502、1503和1504。而且，每當將依次輸入的多個數據DATA<9：13>的每個緩衝在快取緩衝器1441中時，控制器130檢查快取緩衝器1441的使用區域。當由DATA9、DATA9+DATA10、DATA9+DATA10+DATA11或DATA9+DATA10+DATA11+DATA12佔據的快取緩衝器1441的總使用區域小於預定大小時，數據DATA9、DATA9+DATA10、DATA9+DATA10+DATA11或DATA9+DATA10+DATA11+DATA12被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中。根據交織方案的操作順序確定多個記憶體裝置1501、1502、1503和1504之中的哪個記憶體裝置將被操作。當將 總大小小於預定大小的數據DATA9、DATA10、DATA11或DATA12編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一輔助塊中時，控制器130不從快取緩衝器1441抹除數據DATA9、DATA9+DATA10、DATA9+DATA10+DATA11或DATA9+DATA10+DATA11+DATA12。

以此種方式，由於數據DATA9、DATA9+DATA10、DATA9+DATA10+DATA11或DATA9+DATA10+DATA11+DATA12的大小小於預定大小，並且即使在其被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中之後也未從快取緩衝器1441抹除，所以數據DATA9、DATA9+DATA10、DATA9+DATA10+DATA11或DATA9+DATA10+DATA11+DATA12與隨後輸入的數據DATA10、DATA11、DATA12或DATA13累積地緩衝在快取緩衝器1441中。當完成隨後輸入的數據DATA10、DATA11、DATA12或DATA13的緩衝時，再次檢查快取緩衝器1441的使用區域。當在快取緩衝器1441中緩衝的數據DATA9、DATA9+DATA10、DATA9+DATA10+DATA11、DATA9+DATA10+DATA11+DATA12或DATA9+DATA10+DATA11+DATA12+DATA13的大小達到預定大小時，對在快取緩衝器1441中緩衝的數據DATA9+DATA10+DATA11+DATA12+DATA13進行單觸發編程並將其儲存在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中。

當將在快取緩衝器1441中緩衝且具有預定大小的數據DATA9+DATA10+DATA11+DATA12+DATA13單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，控制器130從快取緩衝器1441抹除數據DATA9+DATA10+DATA11+DATA12+DATA13。

圖13A和圖13B是輔助說明根據根據第二實施例的記憶體系統的單觸發編程操作的方塊圖。圖13A和圖13B示出當從主機輸入的數據大於預定大小即數據的大小大於96KB時，控制器130如何控制多個各自的記憶體裝置1501、1502、1503和1504。參照圖13A，控制器130將從主機輸入的第十四數據DATA14緩衝在快取緩衝器1441中。

控制器130透過取預定大小96KB作為參考檢查第十四數據DATA14被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到第十 四數據DATA14被緩衝在快取緩衝器1441中並且快取緩衝器1441的使用區域變為100KB。也就是說，可以檢查到其中緩衝第十四數據DATA14的快取緩衝器1441的使用區域是100KB且大於用作預定大小的96KB。

相應地，控制器130(i)如參考符合PNM114所指示的將第十四數據DATA14的大小為96KB的部分單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊的任一個標準塊中，以及(ii)如元件符號PST214所指示的將剩餘的4KB的數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個輔助塊中。由於第十四數據DATA14的大小大於預定大小，所以控制器130將第十四數據DATA14劃分成預定大小的第一部分數據和剩餘數據，將第一部分數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊中的任一個中，並將剩餘數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊的任一個中。

例如，根據交織方案的操作順序，控制器130如元件符號PNM114所指示的將第十四數據DATA14中預定大小的第一部分數據編程在多個記憶體裝置1501、1502、1503和1504之中的第一記憶體裝置1501的第一標準塊中，並如元件符號PST214所指示的將剩餘數據編程在多個記憶體裝置1501、1502、1503和1504之中的第二記憶體裝置1502的第二輔助塊中。

控制器130如元件符號PST214所指示的將第十四數據DATA14的剩餘數據編程在包括在第二記憶體裝置1502中的第二輔助塊的空白空間中，其中第二輔助塊的空白空間由儲存在位址管理區域中的第二儲存位置資訊(未示出)指示。然後，控制器130更新第二儲存位置資訊，並將更新的第二儲存位置資訊儲存在位址管理區域中。

以這種方式儲存在位址管理區域中的更新的第二儲存位置資訊被儲存在根據交織方案的操作順序並在除第二記憶體裝置1502之外的第一、第三和第四記憶體裝置1501、1503和1504中選擇的任一個記憶體裝置的標準塊中。例如，在一個實施例中，在編程第二記憶體裝置1502的第二輔助塊的操作之後，執行將快取緩衝器1441的數據單觸發編程在第三記憶體裝置1503的第三標準塊中的操作。當將快取緩衝器1441的數據單觸發編程在第三記憶體裝置1503的第三標準塊中時，第二儲存位置資訊被一起儲存在第三標準塊中。由於 第二儲存位置資訊被儲存在第三標準塊的備用區域中，所以第二儲存位置資訊可以此種方式與快取緩衝器1441的數據一起儲存在第三標準塊中。

當對第一記憶體裝置1501執行單觸發編程PNM114時，控制器130從快取緩衝器1441抹除具有預定大小的數據。相反，當對第二記憶體裝置1502執行由元件符號PST214指示的編程時，控制器130不從快取緩衝器1441抹除除預定大小的數據之外的剩餘數據。即，控制器130抹除如元件符號PNM114所指示的被單觸發編程在第一記憶體裝置1501中的96KB的第一部分數據，但不從快取緩衝器1441抹除4KB的剩餘數據。4KB的剩餘數據如元件符號PST214所指示的被編程在第二記憶體裝置1502中。

以此種方式，在快取緩衝器1441中緩衝的第十四數據DATA14的剩餘數據被編程在第二記憶體裝置1502的第二輔助塊中但不從快取緩衝器1441抹除。在這種情況下，迭代地儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個中和快取緩衝器1441中的數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個中被管理為有效狀態。

參照圖13B，控制器130將從主機輸入的第十五數據DATA15緩衝在快取緩衝器1441中。控制器130透過取預定大小96KB作為參考檢查第十五數據DATA15被緩衝在其中的快取緩衝器1441的使用區域。結果是，可檢查到在快取緩衝器1441中累積地緩衝的第十四數據DATA14的剩餘數據和第十五數據DATA15佔據快取緩衝器1441的使用區域的總大小是96KB。

如上參照圖13A所述的，控制器130不從快取緩衝器1441抹除第十四數據DATA14的剩餘數據，並將隨後輸入的第十五數據DATA15與未抹除的第十四數據DATA14的剩餘數據一起累積地緩衝在快取緩衝器1441中。因此，第十四數據DATA14的剩餘數據和第十五數據DATA15被累積地緩衝在其中的快取緩衝器1441的總使用區域變為96KB。

相應地，控制器130可以將透過累加第十四數據DATA14的剩餘數據和第十五數據DATA15得到的數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中。

如上參照圖13A所述的，當正在執行將第十四數據DATA14中 預定大小的第一部分數據單觸發編程在第一記憶體裝置1501的第一標準塊中的操作和正在執行將第十四數據DATA14的剩餘數據編程在第二記憶體裝置1502的第二輔助塊中的操作時，第十五數據DATA15被緩衝在快取緩衝器1441中。即，當在多個記憶體裝置1501、1502、1503和1504之中的第三記憶體裝置1503和第四記憶體裝置1504不執行任何操作時，第十五數據DATA15被緩衝在快取緩衝器1441中。

因此，根據交織方案的操作順序，當控制器130如元件符號PNM314+15所指示的將透過累加在快取緩衝器1441中緩衝的第十四數據DATA14的剩餘數據和第十五數據DATA15獲得的數據單觸發編程在第三記憶體裝置1503的第三標準塊中時，多個記憶體裝置1501、1502、1503和1504之中的第三記憶體裝置1503操作。當然，本發明並不限於將透過累加在快取緩衝器1441中緩衝的第十四數據DATA14的剩餘數據和第十五數據DATA15獲得的數據單觸發編程在第三記憶體裝置1503的第三標準塊中。在另一個實施例中，根據設計者的選擇可使用任何不同的操作。

當在第三記憶體裝置1503中執行單觸發編程PNM314+15時，控制器130從快取緩衝器1441抹除透過累加第十四數據DATA14的剩餘數據和第十五數據DATA15獲得的數據。

以此種方式，當第十四數據DATA14的剩餘數據和第十五數據DATA15一起被編程在第三記憶體裝置1503的第三標準塊中時，從快取緩衝器1441抹除已被緩衝在快取緩衝器1441中同時已被編程在第二記憶體裝置1502的第二輔助塊中的第十四數據DATA14的剩餘數據。即，(i)當數據被編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，(ii)在數據被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的任一個中之後，從快取緩衝器1441抹除數據。迭代地編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊和各自標準塊之中的任一個標準塊中的數據在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中被管理為無效狀態。

總之，控制器130以交織方案操作多個記憶體裝置1501、1502、1503和1504。而且，每當將依次輸入的多個數據DATA<14：15>的每個緩衝在快 取緩衝器1441中時，控制器130檢查快取緩衝器1441的使用區域。當快取緩衝器1441的使用區域大於預定大小時，控制器130將在快取緩衝器1441中緩衝且大於預定大小的數據DATA14劃分成多個數據片段，例如，具有預定大小的第一部分數據和剩餘數據。然後，控制器130將具有預定大小的第一部分數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊中的任一個中。控制器130將剩餘數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個中。根據交織方案的操作順序確定多個記憶體裝置1501、1502、1503和1504之中的哪個記憶體裝置將被操作。

當將數據DATA14的第一部分數據單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個中時，控制器130從快取緩衝器1441抹除數據DATA14的第一部分數據。當將數據DATA14的剩餘數據編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個中時，控制器130不從快取緩衝器1441抹除數據DATA14的剩餘數據。

由於數據DATA14的剩餘數據即使在其被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個輔助塊中後也不從快取緩衝器1441抹除，因此數據DATA14的剩餘數據與隨後輸入的數據DATA15一起被累積地緩衝在快取緩衝器1441中。因此，當完成隨後輸入的數據DATA15的緩衝時，再次檢查快取緩衝器1441的使用區域。當在快取緩衝器1441中緩衝的數據DATA14(剩餘)+DATA15的總大小達到預定大小時，將在快取緩衝器1441中緩衝且具有預定大小的數據DATA14(剩餘)+DATA15單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中。

當將在快取緩衝器1441中緩衝且具有預定大小的數據DATA14(剩餘)+DATA15單觸發編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊之中的任一個標準塊中時，控制器130從快取緩衝器1441抹除數據DATA14(剩餘)+DATA15。

基於第一至第四儲存位置資訊可以檢查多個記憶體裝置1501、1502、1503和1504的各自輔助塊即第一至第四輔助塊的使用區域。因此，控制器130可以基於第一至第四儲存位置資訊檢查多個記憶體裝置1501、1502、1503 和1504的各自輔助塊的使用區域，然後可以抹除超過預定可用大小的輔助塊。當然，當輔助塊將被抹除時，儲存在其中的所有數據應處於無效狀態。

圖14是描述根據第一和第二實施例的記憶體系統的啟動操作的方塊圖。圖14示出當記憶體系統例如在供電中斷時重新開始啟動操作時，如何恢復被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的數據。

儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的數據包括處於無效狀態的數據和處於有效狀態的數據。儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的數據之中的無效狀態的數據是指這樣的數據，即(i)被編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊的任一個中，(ii)當被編程在多個記憶體裝置1501、1502、1503和1504的各自標準塊的任一個中時從快取緩衝器1441抹除，並(iii)由此被迭代地編程在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一輔助塊和各自標準塊之中的任一標準塊中的數據。此外，無效狀態的數據是在啟動操作之前已從快取緩衝器1441抹除的數據。

因此，在啟動操作期間沒有必要將無效狀態的數據恢復到快取緩衝器1441。例如，如附圖所示，儲存在第一記憶體裝置1501的第一輔助塊、第二記憶體裝置1502的第二輔助塊和第四記憶體裝置1504的第四輔助塊1504中的所有數據DATA_A、DATA_B和DATA_D處於無效狀態。因此，它們不需要被再次緩衝在快取緩衝器1441中。

相反，儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊中的數據之中的有效狀態的數據是在啟動操作之前被迭代地儲存在多個記憶體裝置1501、1502、1503和1504的各自輔助塊之中的任一個和快取緩衝器1441中的數據。因此，在啟動操作期間有必要將有效狀態的數據恢復到快取緩衝器1441。例如，如附圖所示，儲存在第三記憶體裝置1503的第三輔助塊中的數據DATA_C處於有效狀態，並且數據DATA_C被再次緩衝在快取緩衝器1441中。

指示多個記憶體裝置1501、1502、1503和1504的各自輔助塊中空白空間的位置的儲存位置資訊從多個記憶體裝置1501、1502、1503和1504的 各自標準塊中讀取並被儲存在位址管理區域1442中。指示第一記憶體裝置1501的第一輔助塊中空白空間的位置的第一儲存位置資訊PA儲存在包括在除第一記憶體裝置1501之外的第二至第四記憶體裝置1502、1503和1504中的任一記憶體裝置中的標準塊中。

指示第二記憶體裝置1502的第二輔助塊中空白空間的位置的第二儲存位置資訊PB儲存在包括在除第二記憶體裝置1502之外的第一、第三和第四記憶體裝置1501、1503和1504中的任一記憶體裝置中的標準塊中。

指示第三記憶體裝置1503的第三輔助塊中空白空間的位置的第三儲存位置資訊PC儲存在包括在除第三記憶體裝置1503之外的第一、第二和第四記憶體裝置1501、1502和1504中的任一記憶體裝置中的標準塊中。

指示第四記憶體裝置1504的第四輔助塊中空白空間的位置的第四儲存位置資訊PD儲存在包括在除第四記憶體裝置1504之外的第一至第三記憶體裝置1501、1502和1503中的任一記憶體裝置中的標準塊中。

雖然出於說明目的已經描述了各自實施例，但是在不偏離如權利要求限定的本發明的精神和範圍的情況下可以做出各種變化和修改，這對於本領域技術人員是顯而易見的。

1441:快取緩衝器

1501:第一記憶體裝置

1502:第二記憶體裝置

1503:第三記憶體裝置

1504:第四記憶體裝置

DATA:數據

Claims (18)

1. 一種記憶體系統，其包括：第一記憶體裝置，其包括第一標準塊和第一輔助塊；第二記憶體裝置，其包括第二標準塊和第二輔助塊；以及控制器，其被配置為以交織方案操作該第一記憶體裝置和該第二記憶體裝置，其中該控制器：當緩衝最近輸入的數據時，檢查快取緩衝器的首先使用區域，當該快取緩衝器的首先使用區域小於預定大小時，將一第一數據編程在該第一輔助塊或該第二輔助塊中而不從該快取緩衝器抹除該第一數據；當該快取緩衝器的首先使用區域等於或大於該預定大小時，將佔據該快取緩衝器的首先使用區域的一部分的該預定大小的第二數據編程至該第一標準塊或該第二標準塊同時從該快取緩衝器抹除該第二數據；以及其中該控制器將關於該第一數據的物理位址和邏輯位址以及該第二數據的物理位址的映射資訊儲存在位址管理區域中，並且不將該第二數據的邏輯位址儲存在該位址管理區域中。
2. 如請求項1所述的記憶體系統，其中在當在該第一數據之前輸入的第三數據保留在該快取緩衝器中時輸入該第一數據的情況下，該控制器進一步將該第一數據與該第三數據一起緩衝在該快取緩衝器中。
3. 如請求項1所述的記憶體系統，其中該控制器將指示該第一輔助塊的空白空間開始的位置的物理位址編程在該位址管理區域中，作為第一儲存位置資訊； 並將指示該第二輔助塊的空白空間開始的位置的物理位址編程在該位址管理區域中，作為第二儲存位置資訊。
4. 如請求項3所述的記憶體系統，其中當以該交織方案操作該第一記憶體裝置時，該控制器將該第一數據編程在該第一輔助塊中或將該第二數據編程在該第一標準塊中，並且當以該交織方案操作該第二記憶體裝置時，該控制器將該第一數據編程在該第二輔助塊中或將該第二數據編程在該第二標準塊中。
5. 如請求項4所述的記憶體系統，其中當以該交織方案操作該第一記憶體裝置時，該控制器將該第二數據與該第二儲存位置資訊編程在該第一標準塊中，並且當以該交織方案操作該第二記憶體裝置時，該控制器將該第二數據與該第一儲存位置資訊編程在該第二標準塊中。
6. 如請求項5所述的記憶體系統，其中，在當以該交織方案操作該第一記憶體裝置時該第一數據被編程在該第一輔助塊中的情況下，該控制器使用該第一儲存位置資訊將該第一數據編程在該第一輔助塊的空白空間中，然後更新該第一儲存位置資訊；以及其中，在當以該交織方案操作該第二記憶體裝置時該第一數據被編程在該第二輔助塊中的情況下，該控制器使用該第二儲存位置資訊將該第一數據編程在該第二輔助塊的空白空間中，然後更新該第二儲存位置資訊。
7. 如請求項2所述的記憶體系統，其中，當該第一數據和該第三數據的大小等於或大於該預定大小時，該控制器將作為該第二數據的該第一數據和該第三數據編程在該第一標準塊或該第二標準塊中。
8. 如請求項7所述的記憶體系統，其中當該第一數據被同時儲存在該第一輔助塊和該第二輔助塊的任一個中和該快取緩衝器中時，該控制器在該第一輔助 塊或該第二輔助塊中將該第一數據管理為有效狀態；並且當該第一數據被同時儲存在該第一輔助塊和該第二輔助塊的任一個中和該第一標準塊和該第二標準塊的任一個中時，該控制器在該第一輔助塊或該第二輔助塊中將該第一數據管理為無效狀態。
9. 如請求項8所述的記憶體系統，其中，在啟動操作期間，該控制器將儲存在該第一輔助塊和該第二輔助塊中的有效狀態的第一數據緩衝在該快取緩衝器中，讀取儲存在該第一標準塊中的該第二儲存位置資訊和儲存在該第二標準塊中的該第一儲存位置資訊，並且將該第一儲存位置資訊和該第二儲存位置資訊儲存在該位址管理區域中。
10. 如請求項3所述的記憶體系統，其中該控制器使用該第一儲存位置資訊或該第二儲存位置資訊檢查該第一輔助塊或該第二輔助塊的第二使用區域，並且當該第二使用區域超過預定可用大小時抹除該第一輔助塊或該第二輔助塊。
11. 一種用於操作具有第一記憶體裝置和第二記憶體裝置的記憶體系統的方法，該第一記憶體裝置包括第一標準塊和第一輔助塊，該第二記憶體裝置包括第二標準塊和第二輔助塊，該方法包括：以交織方案操作該第一記憶體裝置和該第二記憶體裝置；當緩衝最近輸入的數據時檢查快取緩衝器的首先使用區域；當該快取緩衝器的首先使用區域小於預定大小時，將一第一數據編程在該第一輔助塊或該第二輔助塊中而不從該快取緩衝器抹除該第一數據；當該快取緩衝器的首先使用區域等於或大於該預定大小時，將佔據該快取緩衝器的首先使用區域的一部分的該預定大小的第二數據編程至該第一標準塊或該第二標準塊同時從該快取緩衝器抹除該第二數據； 將關於該第一數據的物理位址和邏輯位址以及該第二數據的物理位址的映射資訊儲存在位址管理區域中；以及不將該第二數據的邏輯位址儲存在該位址管理區域中。
12. 如請求項11所述的方法，其中，在當在該第一數據之前輸入的第三數據保留在該快取緩衝器中時輸入該第一數據的情況下，該第一數據的緩衝包括將該第三數據與該第一數據緩衝在該快取緩衝器中。
13. 如請求項11所述的方法，其進一步包括：將指示該第一輔助塊的空白空間開始的位置的物理位址儲存在該位址管理區域中，作為第一儲存位置資訊；以及將指示該第二輔助塊的空白空間開始的位置的物理位址儲存在該位址管理區域中，作為第二儲存位置資訊。
14. 如請求項13所述的方法，其中當該快取緩衝器的首先使用區域等於或大於該預定大小時，從該快取緩衝器抹除該第二數據包括：根據該交織方案選擇該第一記憶體裝置或該第二記憶體裝置；當選擇該第一記憶體裝置時，將該第二數據與該第二儲存位置資訊編程在該第一標準塊中並從該快取緩衝器抹除該第二數據；以及當選擇該第二記憶體裝置時，將該第二數據與該第一儲存位置資訊編程在該第二標準塊中並從該快取緩衝器抹除該第二數據。
15. 如請求項14所述的方法，其中當該快取緩衝器的首先使用區域小於預定大小時，不從該快取緩衝器抹除該第一數據包括：根據該交織方案選擇該第一記憶體裝置或該第二記憶體裝置；當選擇該第一記憶體裝置時，使用該第一儲存位置資訊將該第一數據編 程在該第一輔助塊的空白空間中，更新該第一儲存位置資訊，並不從該快取緩衝器抹除該第一數據；以及當選擇該第二記憶體裝置時，使用該第二儲存位置資訊將該第一數據編程在該第二輔助塊的空白空間中，更新該第二儲存位置資訊，並不從該快取緩衝器抹除該第一數據。
16. 如請求項12所述的方法，其中，當該第一數據和該第三數據的大小等於或大於預定大小時，該預定大小的第二數據的編程包括將作為該第二數據的該第一數據和該第三數據編程在該第一標準塊或該第二標準塊中。
17. 如請求項16所述的方法，其進一步包括：當該第一數據被同時儲存在該第一輔助塊和該第二輔助塊的任一個中和該快取緩衝器中時，在該第一輔助塊或該第二輔助塊中將該第一數據管理為有效狀態；以及當該第一數據被同時儲存在該第一輔助塊和該第二輔助塊的任一個中和該第一標準塊和該第二標準塊的任一個中時，在該第一輔助塊或該第二輔助塊中將該第一數據管理為無效狀態。
18. 如請求項17所述的方法，其進一步包括：在啟動操作期間，將儲存在該第一輔助塊和該第二輔助塊中的有效狀態的第一數據緩衝在該快取緩衝器中；在該啟動操作期間，讀取儲存在該第一標準塊中的該第二儲存位置資訊和儲存在該第二標準塊中的該第一儲存位置資訊；以及在該啟動操作期間，將該第一儲存位置資訊和該第二儲存位置資訊儲存在該位址管理區域中。

Images