TWI691105B - 壓電裝置、形成壓電裝置的方法及形成壓電結構的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 108
- 230000008569 process Effects 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000059 patterning Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 239000012528 membrane Substances 0.000 abstract description 5
- 230000000873 masking effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 268
- 230000009471 action Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 230000012447 hatching Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/802—Circuitry or processes for operating piezoelectric or electrostrictive devices not otherwise provided for, e.g. drive circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/87—Electrodes or interconnections, e.g. leads or terminals
- H10N30/877—Conductive materials
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R17/00—Piezoelectric transducers; Electrostrictive transducers
- H04R17/02—Microphones
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/04—Treatments to modify a piezoelectric or electrostrictive property, e.g. polarisation characteristics, vibration characteristics or mode tuning
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/05—Manufacture of multilayered piezoelectric or electrostrictive devices, or parts thereof, e.g. by stacking piezoelectric bodies and electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/06—Forming electrodes or interconnections, e.g. leads or terminals
- H10N30/063—Forming interconnections, e.g. connection electrodes of multilayered piezoelectric or electrostrictive parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/85—Piezoelectric or electrostrictive active materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/87—Electrodes or interconnections, e.g. leads or terminals
- H10N30/871—Single-layered electrodes of multilayer piezoelectric or electrostrictive devices, e.g. internal electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/87—Electrodes or interconnections, e.g. leads or terminals
- H10N30/872—Interconnections, e.g. connection electrodes of multilayer piezoelectric or electrostrictive devices
- H10N30/874—Interconnections, e.g. connection electrodes of multilayer piezoelectric or electrostrictive devices embedded within piezoelectric or electrostrictive material, e.g. via connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R31/00—Apparatus or processes specially adapted for the manufacture of transducers or diaphragms therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/08—Shaping or machining of piezoelectric or electrostrictive bodies
- H10N30/082—Shaping or machining of piezoelectric or electrostrictive bodies by etching, e.g. lithography
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
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- Y10T29/42—Piezoelectric device making
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Signal Processing (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
- Micromachines (AREA)
Abstract
本發明的各種實施例關於一種形成包括壓電隔膜及多個
導電層的壓電裝置的方法。所述方法包括在壓電隔膜中形成所述多個導電層，所述多個導電層彼此在縱向上偏移。在壓電隔膜之上形成罩幕層。根據罩幕層執行蝕刻製程以同時暴露出所述多個導電層中的每一導電層的上表面。在所述多個導電層中的上表面之上形成多個導通孔。
Description
本發明實施例是關於壓電裝置、形成壓電裝置的方法及形成壓電結構的方法。
諸多現代電子裝置(例如，汽車感測器/致動器、航空航太感測器/致動器、揚聲器、微型揚聲器、麥克風、智慧型電話、助聽器等)中皆使用壓電裝置(例如，壓電致動器、壓電感測器等)。壓電裝置可用於在系統中的實體部分的移動與電信號之間進行轉化。由壓電裝置產生或觀測到的實體移動可用於為機械系統、音訊系統及/或光學系統傳送或接收不同類型的信號。
在一些實施例中，本申請提供一種形成壓電裝置的方法，所述方法包括：在壓電隔膜中形成多個導電層，所述多個導電層彼此在縱向上偏移；在所述壓電隔膜之上形成罩幕層；根據所述罩幕層執行蝕刻製程，以同時暴露出所述多個導電層中的每
一導電層的上表面；以及在所述多個導電層的上表面之上形成多個導通孔。
在一些實施例中，本申請提供一種形成壓電結構的方法，所述方法包括：在壓電隔膜中形成多個電極，所述多個電極被壓電層在縱向上分離且與多個導電區段在橫向上分離；通過移除壓電隔膜的位於所述多個電極中的每一電極上方且位於導電區段的側壁之間的犧牲區來蝕刻所述壓電隔膜，以同時暴露出所述多個電極中的每一電極的上表面，所述多個電極及所述多個導電區段在橫向上且在縱向上位於犧牲區之外；在所述壓電隔膜之上形成導電層；以及將所述導電層圖案化，以界定上覆於所述多個電極中的每一電極的上表面的多個通孔。
在一些實施例中，本申請提供一種壓電裝置，所述壓電裝置包括：半導體基底；多個導電層，位於所述半導體基底之上；多個壓電層，將所述多個導電層彼此分離；以及多個導通孔，延伸穿過所述多個壓電層中的一者或多者，所述多個導通孔的最底表面分別沿著所述多個導電層中的一個導電層的上表面連續地延伸，且至少一個導通孔包括內側壁，所述內側壁分別包括在第一傾斜區段之上的第一垂直區段及在第二傾斜區段之上的第二垂直區段。
100、200、300:壓電結構
102:基底
104:壓電層
106:導電層
108:壓電層
110:導電層
110a:中間電極
110b:第一中間導電區段
110b1、110c1、114b1、114c1、114d1、114e1:凸緣
110c:第二中間導電區段
112:壓電層
114:導電層
114a:頂部電極
114b:第一頂部導電區段
114c:第二頂部導電區段
114d:第三頂部導電區段
114e:第四頂部導電區段
116:壓電層
118:罩幕層
120:壓電隔膜
122:導通孔
122s1、124s1、126s1:側壁
122s2、124s2、126s2:側壁
124:導通孔
126:導通孔
400a、400b、400c、700、800、900、1000、1100、1200、1300、1400:剖視圖
500:壓電裝置
500a:第一壓電麥克風
500b:第二壓電麥克風
500c:第三壓電麥克風
500d:第四壓電麥克風
502:最上部導電層
504:中心空腔
506、508:下部氧化物層
510、512:載體基底
600a、600b:積體晶片
600c、600d:俯視圖
601:互補金屬氧化物半導體積體電路晶粒
602a、602b、602c:焊球
604a、604b、604c:接合打線
606:接合墊
608:後端製程金屬化堆疊
610:互補金屬氧化物半導體基底
612:層間介電結構
614:電晶體
616:源極/汲極區
618:閘極電極
620:閘極電介質
622:導電觸點
624:內連通孔
626:內連打線
640:介電層
642:頂部層間介電層
1102、1104、1106:開口
1110:第一犧牲區
1112:第二犧牲區
1114:第三犧牲區
1202、1204、1206:導通孔開口
1302:導通孔層
1500:方法
1502、1504、1506、1508、1510、1512、1514、1516、1518、1520:動作
d1:第一距離
d2:第二距離
d3:第三距離
Dm:最大距離
Lbm、Lbt、Lcm、Lct、Ldt、Let:長度
Wfc:第一寬度
Wsc:第二寬度
Wtc:第三寬度
α:非零角度
結合附圖進行閱讀，從以下詳細說明最透徹地理解本發明的各方面。注意，根據業界中的標準慣例，各種特徵未必按比例繪
製。事實上，為論述清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1說明壓電結構的一些實施例的剖視圖，所述壓電結構包括具有多個通孔及多個電極的壓電隔膜。
圖2及圖3說明圖1所示壓電結構的一些替代實施例的剖視圖。
圖4A到圖4C說明圖3所示壓電結構的一些片段的特寫圖的一些實施例的剖視圖。
圖5說明圖1所示壓電結構的一些替代實施例的剖視圖。
圖6A及圖6B說明包括圖5所示壓電結構的積體晶片的一些實施例的剖視圖，所述圖5所示壓電結構打線接合到互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)積體電路(integrated circuit，IC)晶粒。
圖6C說明圖6B所示積體晶片的俯視圖的一些實施例，如圖6B中的剖切線所指示。
圖6D說明圖3所示壓電結構的俯視圖的一些實施例，如圖3中的剖切線所指示。
圖7到圖14說明形成壓電結構的一些實施例的剖視圖，所述壓電結構包括具有三個通孔及三個電極的壓電隔膜。
圖15以流程圖格式說明一種方法，所述流程圖說明形成壓電結構的方法的一些實施例。
以下公開內容提供諸多不同的實施例或實例以實施所提
供主題的不同特徵。下文闡述元件及佈置的具體實例以使本發明簡潔。當然，這些僅是實例並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括額外的特徵可形成在第一特徵與第二特徵之間以使得第一特徵與第二特徵不可直接接觸的實施例。另外，本發明可在各種實例中重複使用參考編號及/或字母。此重複是出於簡潔及清晰目的，本質上並不指示所述的各種實施例及/或配置之間的關係。
此外，為便於進行說明，本文中可使用例如「之下」、「下方」、「下部」、「上方」、「上部」等空間相對用語來闡述圖中所說明的一個元件或特徵與另外的元件或特徵的關係。除了圖中所繪示的定向之外，所述空間相對用語還旨在囊括裝置在使用或操作中的不同定向。設備可以其他方式進行定向(旋轉90°或處於其他定向)，且同樣地可對本文中所使用的空間相對描述符加以相應地解釋。
一些壓電裝置(例如，壓電換能器(piezoelectric transducers))包括彼此堆疊且被多個電極分離的多個壓電層。多個通孔延伸穿過在不同位置處的所述多個壓電層以直接接觸所述多個電極，以使得單個通孔電耦合到單個電極。壓電裝置內具有多個壓電層可提高裝置的性能(例如，通過允許換能器回應於所施加的信號產生較大的力，或者響應於所施加的力產生較大的信號)。
在形成此多層壓電裝置期間，在多個壓電層之間形成多個電極，以使得每一電極通過至少一個壓電層在縱向上偏移
(vertically offset)其他電極。通常，通過分開的多次蝕刻製程(例如，多次乾蝕刻製程，後續接著至少一次濕蝕刻)形成上覆於所述多個電極的通孔開口(via openings)。舉例來說，可使用第一光罩(photomask)來將第一罩幕層圖案化，所述第一罩幕層包括界定直接位於所述多個電極中的第一電極之上的第一通孔開口的側壁。隨後，根據第一罩幕層執行第一乾蝕刻製程以形成所述第一通孔開口。然後，使用第二光罩來將第二罩幕層圖案化，所述第二罩幕層包括界定直接位於所述多個電極中的第二電極之上的第二通孔開口的側壁。隨後，根據第二罩幕層執行第二乾蝕刻製程以形成所述第二通孔開口。然後，執行濕蝕刻製程以移除直接位於第一電極及第二電極的被暴露出的上表面上方的壓電材料的任何殘餘。在第一電極及第二電極的上表面之上形成導電膜，並隨後蝕刻所述導電膜以界定第一導通孔及第二導通孔。應瞭解，可重複進行上述製程以形成任何數目的電極及導通孔(例如，N個電極及N個通孔，其中N是正整數)。
上述方法所面臨的挑戰在於方法的複雜性，所述方法使用光罩及蝕刻製程來形成每一導通孔。舉例來說，如果存在N個電極及N個通孔，則要使用至少N個光罩及N+1次蝕刻製程來形成上述壓電裝置。所述方法的複雜性也包括與壓電裝置的形成相關聯的長時間(即，將N個罩幕層圖案化及執行N+1次蝕刻製程所使用的時間)及高成本(即，形成N個光罩的成本)。
在一些實施例中，本發明關於一種通過減少在製作期間所使用的微影及蝕刻製程的次數來將多層壓電裝置的製作簡化的方法。舉例來說，為了不使用N個光罩及N+1次蝕刻製程來在N
個電極之上形成N個導通孔，可根據自對準技術來形成N個導通孔。在一些實施例中，壓電隔膜形成為具有N個電極，所述N個電極彼此是通過N個壓電層中的相應壓電層分離。所述N個電極形成為使得具有非導電材料的N個區直接存在於每一電極上方。每一區從電極的上表面延伸到最頂部壓電層。所述N個區彼此在橫向上偏移(laterally offset)。在壓電裝置之上形成罩幕層，所述罩幕層包括界定N個開口的側壁。所述N個開口在縱向上對準在所述N個區上方。執行蝕刻製程(例如，濕蝕刻製程)以移除所述N個區內的材料且同時暴露出每一電極的上表面，因此界定N個通孔開口。在每一電極的上表面之上形成導電膜，並隨後蝕刻所述導電膜以在N個通孔開口中界定N個導通孔。
因此，所公開方法使用一個光罩及兩次蝕刻製程(例如，一次將罩幕層圖案化且一次將所述N個壓電層圖案化)來形成具有位於N個電極之上的N個導通孔的壓電裝置。所公開方法不再使用N個光罩及N+1次蝕刻製程來在N個電極之上形成N個導通孔(即，新方法利用單個光罩及兩次蝕刻製程來在N個電極之上形成N個導通孔)，因此會減少形成壓電裝置的成本及時間。
參考圖1，提供根據一些實施例的壓電結構100的剖視圖。
壓電結構100包括上覆於基底102的壓電隔膜120。壓電隔膜120包括多個壓電層104、108、112、116。多個導電層106、110、114通過所述多個壓電層104、108、112、116彼此在縱向上分離(vertically separated)。罩幕層118上覆於頂部壓電層116。多個導通孔122、124、126延伸穿過壓電隔膜120且上覆於所述
多個導電層106、110、114。在各種實施例中，所述多個導電層106、110、114可包括任何數目的導電層(例如，2個導電層、3個導電層、4個導電層等)
在一些實施例中，所述多個導電層可包括底部導電層106、中間導電層110及頂部導電層114。在這些實施例中，底部導電層106包括位於第一壓電層108之下且電耦合到第三導通孔126的底部電極。中間導電層110上覆於第一壓電層108。中間導電層110包括中間電極110a、第一中間導電區段110b及第二中間導電區段110c。中間電極110a與第一中間導電區段110b及第二中間導電區段110c電隔離。中間電極110a電耦合到第二導通孔124。第二壓電層112上覆於中間導電層110。頂部導電層114上覆於第二壓電層112。頂部導電層114包括頂部電極114a、第一頂部導電區段114b、第二頂部導電區段114c、第三頂部導電區段114d及第四頂部導電區段114e。頂部電極114a電耦合到第一導通孔122，且通過頂部壓電層116與第一頂部導電區段114b、第二頂部導電區段114c、第三頂部導電區段114d及第四頂部導電區段114e電隔離。
第一導通孔122的相對的側壁122s1、122s2分別沿著罩幕層118的側壁及頂部壓電層116的側壁共形地延伸。第二導通孔124的相對的側壁124s1、124s2分別沿著罩幕層118的側壁、頂部壓電層116的側壁、第一頂部導電區段114b及第二頂部導電區段114c的側壁以及第二壓電層112的側壁共形地延伸。第三導通孔126的相對的側壁126s1、126s2分別沿著罩幕層118的側壁、頂部壓電層116的側壁、第三頂部導電區段114d及第四頂部導電
區段114e的側壁、第二壓電層112的側壁、第一中間導電區段110b及第二中間導電區段110c的側壁以及第一壓電層108的側壁共形地延伸。
所述多個導通孔122、124、126中的一者或多者的相對的側壁(例如，相對的側壁122s1、122s2，相對的側壁124s1、124s2以及相對的側壁126s1、126s2)可相對於與基底102的上表面垂直的線而被定向成非零角度α。在一些實施例中，所述多個導通孔122、124、126中的一者或多者的相對的側壁的定向可實質上相等。舉例來說，相對的側壁124s1、124s2的定向可實質上等於相對的側壁126s1、126s2的定向。在一些實施例中，相對的側壁可被定向成處於大約20°與大約70°之間的範圍中的非零角度α。相對的側壁(例如，相對的側壁122s1、122s2，相對的側壁124s1、124s2以及相對的側壁126s1、126s2)的定向是由單次濕蝕刻製程形成，所述單次濕蝕刻製程用於同時地形成含有所述多個導通孔122、124、126的通孔開口且從而減低製作壓電結構100的成本及複雜性。
在一些實施例中，在壓電結構100的運作期間，在所述多個導通孔122、124、126內的至少兩個導通孔之間施加電壓。由所施加的電壓產生的電場可使得壓電隔膜120內的所述多個壓電層104、108、112、116從第一形狀改變成第二形狀(未示出)。此形狀改變可用於控制各種類型的系統(例如，音訊系統、機械系統、光學系統等)或產生聲波。在其他實施例中，在壓電結構100的運作期間，可對壓電隔膜120施加力(例如，來自入射聲波的壓力)。所述力會使得所述多個壓電層104、108、112、116產
生電壓。可將所述電壓經由所述多個導通孔122、124、126耦合到邏輯裝置(例如，數位訊號處理器)(未示出)，所述邏輯裝置被配置成將電壓轉換為信號(例如，數位信號)。
參考圖2，提供根據圖1所示壓電結構100的一些替代實施例的壓電結構200的剖視圖。
壓電結構200說明壓電結構(圖1所示100)的一實施例，其中所述多個導電層106、110、114具有不同的佈局。此不同的佈局轉而使得第一導通孔122、第二導通孔124及第三導通孔126分別直接接觸頂部電極114a、中間電極110a及底部導電層106，而不會接觸壓電隔膜120內的其他導電區段。因此，第一導通孔122的相對的側壁122s1、122s2是垂直的。第二導通孔124的相對的側壁124s1、124s2分別包括上覆於傾斜區段的垂直區段。第三導通孔126的相對的側壁126s1、126s2分別包括上覆於傾斜區段的垂直區段。
在一些實施例中，第一導通孔122、第二導通孔124及第三導通孔126可接觸頂部電極114a的最上部表面、中間電極110a的最上部表面及底部導電層106的最上部表面。在其他實施例中，第一通孔122可在頂部電極114a的最頂表面下方延伸達第一距離d1，第二通孔124可在頂部中間電極110a的最頂表面下方延伸達第二距離d2，且第三通孔126可在底部導電層106的最頂表面下方延伸第三距離d3。在一些實施例中，第一距離d1可大於第二距離d2，且第二距離d2可大於第三距離d3。
參考圖3，提供根據圖1所示壓電結構100的一些替代實施例的壓電結構300的剖視圖。
壓電結構300包括上覆於基底102的壓電隔膜120。在壓電結構300的形成期間，蝕刻壓電隔膜120會使得在所述多個導電層106、110、114中形成每一導電區段的凸緣(ledge)。因此，第二導通孔124的第一側壁124s1沿著罩幕層118的側壁、頂部壓電層116的側壁、第一頂部導電區段114b的凸緣114b1、第一頂部導電區段114b的側壁及第二壓電層112的側壁共形地延伸。類似地，第二導通孔124的第二側壁124s2沿著罩幕層118的側壁、頂部壓電層116的側壁、第二頂部導電區段114c的凸緣114c1、第二頂部導電區段114c的側壁及第二壓電層112的側壁共形地延伸。此外，第三頂部導電區段114d的凸緣114d1與第三導通孔126直接接觸。第四頂部導電區段114e的凸緣114e1與第三導通孔126直接接觸。第一中間導電區段110b的凸緣110b1與第三導通孔126直接接觸，且第二中間導電區段110c的凸緣110c1與第三導通孔126直接接觸。
在一些實施例中，舉例來說，所述多個導電層106、110、114可以是或包含鉬(例如，鉬(VI))、鎳等。在一些實施例中，舉例來說，所述多個壓電層104、108、112、116可以是或包含壓電材料，例如氮化鋁、氧化鋅等。在一些實施例中，舉例來說，罩幕層118可以是或包含氧化矽、碳化矽、氮化矽等。在一些實施例中，舉例來說，所述多個導通孔122、124、126可以是或包含鋁、銅等。在一些實施例中，舉例來說，基底102可以是或包括塊狀基底(例如，塊狀矽基底)、單晶矽、P型摻雜的矽、N型摻雜的矽等。
參考圖4A，提供圖3所示壓電結構300的一部分的剖視
圖400a的一些實施例，如由圖3中所示的虛線框輪廓所指示。
如在剖視圖400a中所見，第一導通孔122從罩幕層118的頂表面連續地延伸到頂部電極114a的頂表面。第一導通孔122的第一側壁122s1與罩幕層118的側壁的傾斜形狀及頂部壓電層116的側壁的傾斜形狀共形。因此，第一側壁122s1包括上覆於傾斜區段的垂直區段。
參考圖4B，提供圖3所示壓電結構300的一部分的剖視圖400b的一些實施例，如由圖3中所示的虛線框輪廓所指示。
如在剖視圖400b中所見，第二導通孔124從罩幕層118的頂表面連續地延伸到中間電極110a的頂表面。第二導通孔124的第二側壁124s2與罩幕層118的側壁的傾斜形狀及頂部壓電層116的側壁的傾斜形狀共形。第二導通孔124的第二側壁124s2與第二頂部導電區段114c的側壁的彎曲形狀及第二壓電層112的側壁的彎曲形狀共形。在一些實施例中，第二頂部導電區段114c由於在壓電結構300的製作期間執行的底蝕刻(under-etch)製程而懸垂於(overhang)第二壓電層112上方。第二頂部導電區段114c的凸緣114c1的長度Lct與第二導通孔124直接接觸。在一些實施例中，長度Lct大於大約50埃或處於大約50埃到750埃範圍內。
參考圖4C，提供圖3所示壓電結構300的一部分的剖視圖400c的一些實施例，如由圖3中所示的虛線框輪廓所指示。
如在剖視圖400c中所見，第三導通孔126從罩幕層118的頂表面連續地延伸到底部導電層106的頂表面。第三導通孔126的第二側壁126s2與罩幕層118的側壁的傾斜形狀及頂部壓電層116的側壁的傾斜形狀共形。第三導通孔126的第二側壁126s2與
第四頂部導電區段114e的側壁的形狀及第二壓電層112的傾斜側壁的形狀共形。第二側壁126s2與凸緣110c1及第二中間導電區段110c的側壁共形。第二側壁126s2沿著第一壓電層108的側壁的傾斜形狀延伸且與第一壓電層108的側壁的傾斜形狀共形。第四頂部導電區段114e的凸緣114e1的長度Let與第三導通孔126直接接觸。在一些實施例中，長度Let大於大約50埃或處於大約50埃到750埃範圍內。在一些實施例中，凸緣110c1的長度Lcm大於大約50埃或處於大約50埃到500埃範圍內。在一些實施例中，長度Lcm小於長度Let。
參考圖5，提供根據一些實施例的壓電裝置500的剖視圖。壓電裝置500包括圖1所示壓電結構100的一些實施例。
壓電裝置500包括壓電結構(圖1所示100)的一實施例，其中所述多個導電層106、110、114以及第一導通孔122、第二導通孔124及第三導通孔126具有不同的佈局。最上部導電層502設置於罩幕層118與頂部壓電層116之間。第三導通孔126通過中心空腔504在橫向上偏移於第一導通孔122及第二導通孔124。中心空腔504延伸穿過壓電隔膜120。在一些實施例中，中心空腔504可包括圓形形狀。
位於底部導電層106之下的底部壓電層104通過下部氧化物層506、508接合到載體基底510、512。在一些實施例中，舉例來說，載體基底510、512可以是或包括塊狀基底(例如，塊狀矽基底)、單晶矽、P型摻雜的矽、N型摻雜的矽等。在一些實施例中，舉例來說，下部氧化物層506、508可以是或包含氧化物、氧化矽等。在一些實施例中，壓電裝置500被配置為壓電麥克風，
在所述壓電麥克風中，中心空腔504被配置成允許聲學聲波穿過壓電隔膜120。在壓電裝置500的運作期間，入射聲波對壓電隔膜120施加力。所述力使得所述多個壓電層104、108、112產生電壓，所產生的電壓經由第一導通孔122、第二導通孔124及第三導通孔126中的至少兩個導通孔輸出。可將經由導通孔122、導通孔124及/或導通孔126輸出的電壓提供到被配置成將電壓轉換為數位信號的數位信號處理元件。
參考圖6A，提供根據一些實施例的積體晶片600a的剖視圖。積體晶片600a包括接合到互補金屬氧化物半導體(CMOS)積體電路(IC)晶粒601的圖5所示壓電裝置500。
積體晶片600a包括上覆於CMOS IC晶粒601的壓電裝置500。CMOS IC晶粒601包括上覆於CMOS基底610的後端製程(back-end-of-line，BEOL)金屬化堆疊608。層間介電(inter-level dielectric，ILD)結構612位於CMOS基底610與壓電裝置500之間。CMOS基底610及ILD結構612包括電子元件(例如，電晶體614)及/或其他電子元件(未示出)(例如，一個或多個電容器、電阻器、電感器或二極體)。電晶體614包括源極/汲極區616、閘極電極618及閘極電介質620。舉例來說，CMOS基底610可以是或包括塊狀半導體基底或絕緣體上半導體(semiconductor-on-insulator，SOI)基底。BEOL金屬化堆疊608包括ILD結構612、內連打線626、內連通孔624及導電觸點622。ILD結構612可包括一個或多個堆疊式ILD層，所述括一個或多個堆疊式ILD層分別包含低κ值電介質(即，介電常數小於約3.9的電介質)、氧化物等。舉例來說，內連打線626、內連通孔624
及導電觸點622可以是或包含導電材料、鋁、銅、鎢等。
多個焊球602a、602b、602c分別設置在第一導通孔122、第二導通孔124及第三導通孔126的內側壁內。所述多個焊球602a、602b、602c分別為多個接合打線604a、604b、604c提供接觸點。接合墊606上覆於內連打線626且為接合打線604c提供打線接合位置。接合打線604c直接接觸接合墊606及焊球602c。在一些實施例中，壓電裝置500、所述多個焊球602a、602b、602c以及所述多個接合打線604a、604b、604c定義第一壓電麥克風500a。應瞭解，在其他實施例中，壓電裝置500可被配置為例如壓電感測器、壓電致動器等任何壓電裝置，且因此圖6A僅是一實例。
參考圖6B，提供根據一些實施例的積體晶片600b的剖視圖。積體晶片600b包括接合到互補金屬氧化物半導體(CMOS)積體電路(IC)晶粒601的圖6A所示第一壓電麥克風500a。
積體晶片600b包括通過CMOS IC晶粒601在橫向上偏移的第一壓電麥克風500a與第二壓電麥克風500b。積體晶片600b還包括接合到CMOS IC晶粒601的第三壓電麥克風及第四壓電麥克風(未示出)。第一壓電麥克風500a及第二壓電麥克風500b通過內連打線626電耦合到電晶體614。在一些實施例中，第一壓電麥克風500a及第二壓電麥克風500b電耦合到其他電子元件，例如一個或多個電容器、電阻器、電感器及/或二極體(未示出)。
參考圖6C，提供圖6B所示積體晶片600b的俯視圖600c的一些實施例，如由圖6B及圖6C中所示的剖面線所指示。
如在圖6B中所見，圖6C的剖面線是沿著所述多個導通
孔122、124、126的頂表面。如在俯視圖600c中所見，第三壓電麥克風500c與第四壓電麥克風500d通過CMOS IC晶粒601彼此在橫向上偏移。第三壓電麥克風500c及第四壓電麥克風500d電耦合到設置於CMOS IC晶粒601內的電子元件(例如，圖6B所示電晶體614)。在一些實施例中，第三壓電麥克風500c及第四壓電麥克風500d分別包括與第一壓電麥克風500a相同的佈局及功能。
參考圖6D，提供圖3所示壓電結構300的俯視圖600d的一些實施例，如由圖3及圖4D中所示的剖面線所指示。
如在圖3中所見，圖6D的剖面線是沿著所述多個導通孔122、124、126的頂表面。如在俯視圖600d中所見，介電層640環繞罩幕層118。頂部ILD層642環繞介電層640。第一導通孔122的第一側壁122s1與第一導通孔122的第二側壁122s2分離開達第一寬度Wfc。第一寬度Wfc處於大約3微米到7微米範圍內。在一些實施例中，第一寬度Wfc從第一導通孔122的頂表面到第一導通孔122的底表面減小。第二導通孔124的第一側壁124s1與第二導通孔124的第二側壁124s2分離開達第二寬度Wsc。第二寬度Wsc處於大約3微米到7微米範圍內。在一些實施例中，第二寬度Wsc從第二導通孔124的頂表面到第二導通孔124的底表面減小。第三導通孔126的第一側壁126s1與第三導通孔126的第二側壁126s2分離開達第三寬度Wtc。第三寬度Wtc處於大約3微米到7微米範圍內。在一些實施例中，第三寬度Wtc從第三導通孔126的頂表面到第三導通孔126的底表面減小。在一些實施例中，第一導通孔122的頂表面處、第二導通孔124的頂表面處及
第三導通孔126的頂表面處的第一寬度Wfc、第二寬度Wsc及第三寬度Wtc大約相等。
在一些實施例中，兩個相鄰的導通孔的側壁之間的最大距離Dm等於或小於大約8微米。舉例來說，第一導通孔122的第二側壁122s2與第二導通孔124的第一側壁124s1之間的最大距離Dm等於或小於大約8微米。在又一實例中，第二導通孔124的第二側壁124s2與第三導通孔126的第一側壁126s1之間的最大距離Dm等於或小於大約8微米。在一些實施例中，每一相鄰的導通孔的側壁之間的最大距離Dm大約相等。
圖7到圖14說明根據本發明的形成壓電結構的方法的一些實施例的剖視圖700到剖視圖1400。儘管圖7到圖14中所示的剖視圖700到剖視圖1400是參考一種方法加以闡述，但應瞭解圖7到圖14中所示的結構並不限於所述方法，而是可獨立於所述方法而單獨存在。儘管圖7到圖14被闡述為一系列動作，但應瞭解這些動作不具限制性，而是可在其他實施例中對動作次序進行更改，且所公開的方法也適用於其他結構。
如圖7的剖視圖700中所示，提供基底102並在基底102之上形成底部壓電層104。在底部壓電層104之上形成包括底部電極的底部導電層106。在底部導電層106之上形成第一壓電層108。在第一壓電層108之上形成中間導電層110。
如圖8的剖視圖800中所示，將中間導電層110圖案化，從而界定中間電極110a、第一中間導電區段110b及第二中間導電區段110c。在一些實施例中，通過以下操作來執行圖案化製程：在中間導電層110之上形成罩幕層(例如，光阻)，通過所述罩幕
層在適當位置對中間導電層110執行蝕刻，並移除所述罩幕層(未示出)。
如圖9的剖視圖900所示，在中間導電層110及第一壓電層108之上形成第二壓電層112。在第二壓電層112之上形成頂部導電層114。
如圖10的剖視圖1000中所示，將頂部導電層114圖案化，從而界定頂部電極114a、第一頂部導電區段114b、第二頂部導電區段114c、第三頂部導電區段114d及第四頂部導電區段114e。在一些實施例中，通過以下操作執行圖案化製程：在頂部導電層114之上形成罩幕層，通過所述罩幕層在適當位置對頂部導電層114執行蝕刻，並移除所述罩幕層(未示出)。
如圖11的剖視圖1100所示，在頂部導電層114及第二壓電層112之上形成頂部壓電層116。在頂部壓電層116之上形成罩幕層118。罩幕層118包括分別界定多個開口1102、1104、1106的多個相對的側壁。第一犧牲區1110被界定在頂部電極114a的上表面上方。第二犧牲區1112被界定在中間電極110a的上表面上方。第三犧牲區1114被界定在底部導電層106的上表面上方。第一犧牲區1110、第二犧牲區1112及第三犧牲區1114包含壓電材料，不含任何導電材料。在一些實施例中，第一犧牲區1110、第二犧牲區1112及第三犧牲區1114包含單一種壓電材料(例如，氮化鋁)。在一些實施例中，第一犧牲區1110、第二犧牲區1112及第三犧牲區1114內不存在導電材料。第一犧牲區1110、第二犧牲區1112及第三犧牲區1114位於罩幕層118的界定所述多個開口1102、1104、1106的所述多個相對的側壁內。
如圖12的剖視圖1200中所示，根據罩幕層118將第一壓電層108、第二壓電層112及頂部壓電層116圖案化。舉例來說，圖案化製程可包括對第一壓電層108、第二壓電層112及頂部壓電層116執行蝕刻製程。舉例來說，蝕刻製程可以是濕蝕刻，所述濕蝕刻包括在處於大約130℃到160℃範圍內的溫度下將第一壓電層108、第二壓電層112及頂部壓電層116暴露於蝕刻劑。在一些實施例中，蝕刻劑包含至少85%的磷酸及/或可包含15%或更少的另一種化學品(例如，氫氟酸、氫氧化鉀、四甲基氫氧化銨等)。所述蝕刻製程直接在罩幕層118中的所述多個相對的側壁上方界定多個導通孔開口1202、1204、1206。在一些實施例中，蝕刻製程是同時地形成所述多個導通孔開口1202、1204、1206的單次濕蝕刻製程。
在一些實施例中，蝕刻製程移除頂部壓電層116的上覆於第一頂部導電區段114b的一部分，從而界定第一頂部導電區段114b的凸緣。第一頂部導電區段114b的凸緣包括大於大約50埃或處於大約50埃到750埃範圍內的長度Lbt。蝕刻製程移除頂部壓電層116的上覆於第二頂部導電區段114c的一部分，從而界定第二頂部導電區段114c的凸緣。第二頂部導電區段114c的凸緣包括大於大約50埃或處於大約50埃到750埃範圍內的長度Lct。在一些實施例中，長度Lct小於長度Lbt。蝕刻製程移除頂部壓電層116的上覆於第三頂部導電區段114d的一部分，從而界定第三頂部導電區段114d的凸緣。第三頂部導電區段114d的凸緣包括大於大約50埃或處於大約50埃到750埃範圍內的長度Ldt。蝕刻製程移除頂部壓電層116的上覆於第四頂部導電區段114e的一部
分，從而界定第四頂部導電區段114e的凸緣。第四頂部導電區段114e的凸緣包括大於大約50埃或處於大約50埃到750埃範圍內的長度Let。
在一些實施例中，蝕刻製程移除第二壓電層112的上覆於第一中間導電區段110b的一部分，從而界定第一中間導電區段110b的凸緣。第一中間導電區段110b的凸緣包括大於大約50埃或處於大約50埃到750埃範圍內的長度Lbm。在一些實施例中，蝕刻製程移除第二壓電層112的上覆於第二中間導電區段110c的一部分，從而界定第二中間導電區段110c的凸緣。第二中間導電區段110c的凸緣包括大於大約50埃或處於大約50埃到750埃範圍內的長度Lcm。在一些實施例中，長度Lbm與長度Lcm大約相等。
如圖13的剖視圖1300中所示，在壓電隔膜120之上形成導通孔層1302。導通孔層1302填充所述多個導通孔開口1202、1204、1206。
如圖14的剖視圖1400中所示，將導通孔層(圖13所示1302)及罩幕層118圖案化以界定第一導通孔122、第二導通孔124及第三導通孔126。在一些實施例中，通過以下步驟執行圖案化製程：在導通孔層(圖13所示1302)之上形成罩幕層，通過所述罩幕層在適當位置對導通孔層(圖13所示1302)及罩幕層118執行蝕刻，並移除所述罩幕層(未示出)。
圖7到圖14說明形成具有分別耦合到三個導通孔的三個電極的壓電結構的方法的一些實施例。應瞭解，在一些實施例中，圖7到圖14中所概述的方法可例如用於形成具有N個電極(N是大於1的正整數)及N個導通孔的壓電結構。在一些實施例中，
用於形成具有N個電極及N個導通孔的壓電結構的方法利用單個光罩及單次蝕刻製程(例如，濕蝕刻製程)來在形成所述N個導通孔(未示出)之前同時暴露出N個電極中的每一電極的上表面。
圖15說明形成根據一些實施例的壓電結構的方法1500。儘管方法1500被說明及/或闡述為一系列的動作或事件，但應瞭解，所述方法並不限於所說明的排序或動作。因此，在一些實施例中，可以與所說明的不同的次序實施所述動作，及/或可同時地實施所述動作。此外，在一些實施例中，可將所說明的動作或事件細分為多個動作或事件，所述多個動作或事件可單獨地或與其他動作或子動作同時地實施。在一些實施例中，可省略一些所說明的動作或事件，且可包括其他未說明的動作或事件。
在1502處，在底部導電層之上形成第一壓電層。圖7說明與動作1502的一些實施例對應的剖視圖700。
在1504處，在第一壓電層之上形成中間導電層。圖7說明與動作1504的一些實施例對應的剖視圖700。
在1506處，對中間導電層執行圖案化製程，以使得中間導電層包括在橫向上偏移於中間導電區段的中間電極。圖8說明與動作1506的一些實施例對應的剖視圖800。
在1508處，在中間導電層之上形成第二壓電層。圖9說明與動作1508的一些實施例對應的剖視圖900。
在1510處，在第二壓電層之上形成頂部導電層。圖9說明與動作1510的一些實施例對應的剖視圖900。
在1512處，對頂部導電層執行圖案化製程，以使得頂部導電層包括在橫向上偏移於頂部導電區段的頂部電極。圖10說明
與動作1512的一些實施例對應的剖視圖1000。
在1514處，在頂部導電層之上形成頂部壓電層。圖11說明與動作1514的一些實施例對應的剖視圖1100。
在1516處，在頂部壓電層之上形成罩幕層。圖11說明與動作1516的一些實施例對應的剖視圖1100。
在1518處，根據罩幕層執行蝕刻製程，以同時暴露出底部導電層、中間電極及頂部電極的上表面。圖12說明與動作1518的一些實施例對應的剖視圖1200。
在1520處，分別在底部導電層、中間電極及頂部電極之上形成第一導通孔、第二導通孔及第三導通孔。圖13及圖14說明與動作1520的一些實施例對應的剖視圖1300及剖視圖1400。
因此，在一些實施例中，本發明關於一種形成壓電結構的方法，所述方法包括執行單次蝕刻製程以暴露出壓電隔膜內的多個電極的上表面。在所述多個電極的上表面之上形成多個導通孔。
在一些實施例中，本申請提供一種形成壓電裝置的方法，所述方法包括：在壓電隔膜中形成多個導電層，所述多個導電層彼此在縱向上偏移；在所述壓電隔膜之上形成罩幕層；根據所述罩幕層執行蝕刻製程，以同時暴露出所述多個導電層中的每一導電層的上表面；以及在所述多個導電層的上表面之上形成多個導通孔。
在一些實施例中，所述蝕刻製程是包含至少85%磷酸的蝕刻劑的濕蝕刻。在一些實施例中，形成所述多個導電層包括：形成底部導電層；在所述底部導電層之上形成第一壓電層；在所
述第一壓電層之上形成中間導電層；將所述中間導電層圖案化，以使得所述中間導電層包括在橫向上偏移於中間導電區段的中間電極，其中所述中間導電區段包括界定中間開口的側壁，所述中間開口上覆於所述底部導電層；在所述中間導電層之上形成第二壓電層；在所述第二壓電層之上形成頂部導電層；將所述頂部導電層圖案化，以使得所述頂部導電層包括在橫向上偏移於頂部導電區段的頂部電極，其中所述頂部導電區段包括界定第一頂部開口及第二頂部開口的側壁，所述第一頂部開口與所述中間開口在縱向上對準，所述第二頂部開口上覆於所述中間電極，其中所述第二頂部開口在縱向上偏移於所述第一頂部開口；以及在所述頂部導電層之上形成頂部壓電層，其中所述第一壓電層、所述第二壓電層及所述頂部壓電層界定所述壓電隔膜。在一些實施例中，所述蝕刻製程暴露出所述中間導電區段的側壁及所述頂部導電區段的側壁。在一些實施例中，在所述蝕刻製程之後，所述壓電隔膜包括分別直接位於所述底部導電層、所述中間電極及所述頂部電極上方的多個傾斜側壁。在一些實施例中，所述罩幕層包括側壁，所述側壁界定上覆於所述頂部電極的第一罩幕層開口、與所述第二頂部開口在縱向上對準的第二罩幕層開口及與所述中間開口在縱向上對準的第三罩幕層開口。在一些實施例中，所述蝕刻製程界定直接位於所述第一罩幕層開口下方的第一通孔開口、直接位於所述第二罩幕層開口下方的第二通孔開口及直接位於所述第三罩幕層開口下方的第三通孔開口。在一些實施例中，形成所述多個導通孔包括：在所述壓電隔膜之上形成導通孔層；以及執行圖案化製程以移除所述導通孔層的一部分及所述罩幕層的一部
分，其中所述圖案化製程在所述第一通孔開口內界定第一導通孔，在所述第二通孔開口內界定第二導通孔，且在所述第三通孔開口內界定第三導通孔。在一些實施例中，所述第二導通孔接觸所述頂部導電區段的界定所述第二頂部開口的所述側壁，其中所述第三導通孔接觸所述頂部導電區段的界定所述第一頂部開口的所述側壁，且接觸所述中間導電區段的界定所述中間開口的所述側壁。
在一些實施例中，本申請提供一種形成壓電結構的方法，所述方法包括：在壓電隔膜中形成多個電極，所述多個電極被壓電層在縱向上分離且與多個導電區段在橫向上分離；通過移除壓電隔膜的位於所述多個電極中的每一電極上方且位於導電區段的側壁之間的犧牲區來蝕刻所述壓電隔膜，以同時暴露出所述多個電極中的每一電極的上表面，所述多個電極及所述多個導電區段在橫向上且在縱向上位於犧牲區之外；在所述壓電隔膜之上形成導電層；以及將所述導電層圖案化，以界定上覆於所述多個電極中的每一電極的上表面的多個通孔。
在一些實施例中，所述蝕刻製程移除所述犧牲區內的壓電材料。在一些實施例中，所述蝕刻製程包括將所述壓電隔膜暴露於由至少85%的磷酸組成的蝕刻劑。在一些實施例中，在處於大約130℃到160℃範圍內的溫度下執行所述蝕刻製程。在一些實施例中，在所述蝕刻製程之前，在所述壓電隔膜之上形成罩幕層，所述罩幕層包括多個側壁，所述多個側壁界定在縱向上對準在所述犧牲區之上的多個開口。在一些實施例中，所述蝕刻製程移除所述壓電隔膜的上覆於所述多個導電區段中的每一導電區段的橫
向組件。在一些實施例中，所述壓電隔膜包括氮化鋁，且所述多個電極包含鉬。
在一些實施例中，本申請提供一種壓電裝置，所述壓電裝置包括：半導體基底；多個導電層，位於所述半導體基底之上；多個壓電層，將所述多個導電層彼此分離；以及多個導通孔，延伸穿過所述多個壓電層中的一者或多者，所述多個導通孔的最底表面分別沿著所述多個導電層中的一個導電層的上表面連續地延伸，且至少一個導通孔包括內側壁，所述內側壁分別包括在第一傾斜區段之上的第一垂直區段及在第二傾斜區段之上的第二垂直區段。
在一些實施例中，在縱向上位於最底部導電層上方的所述多個導電層分別包括在橫向上偏移於至少一個導電區段的電極，其中所述電極通過所述多個壓電層中的一個壓電層與所述至少一個導電區段在橫向上分離，其中所述電極的頂表面及底表面分別與所述至少一個導電區段的頂表面及底表面對準。在一些實施例中，所述多個導通孔分別接觸所述電極。在一些實施例中，所述多個導電層包含鉬，且所述多個壓電層包含氮化鋁。
前述內容概述數個實施例的特徵，以使得所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應瞭解，其可容易地使用本發明作為設計或修改其他製程及結構以實現本文中所引入的實施例的相同的目的及/或達成相同的優勢的基礎。所屬領域的技術人員也應意識到，這些等效構造並不背離本發明的精神及範疇，且其可在不背離本發明的精神及範疇的情況下在本文中做出各種改變、替換及更改。
100:壓電結構
102:基底
104:壓電層
106:導電層
108:壓電層
110:導電層
110a:中間電極
110b:第一中間導電區段
110c:第二中間導電區段
112:壓電層
114:導電層
114a:頂部電極
114b:第一頂部導電區段
114c:第二頂部導電區段
114d:第三頂部導電區段
114e:第四頂部導電區段
116:壓電層
118:罩幕層
120:壓電隔膜
122:導通孔
124:導通孔
126:導通孔
α:非零角度
Claims (10)
- 一種形成壓電裝置的方法，所述方法包括：在壓電隔膜中形成多個導電層，其中所述多個導電層彼此在縱向上偏移；在所述壓電隔膜之上形成罩幕層；根據所述罩幕層執行蝕刻製程，以同時移除所述多個導電層中的每一導電層上的不同厚度的部分壓電隔膜，以同時暴露出所述多個導電層中的每一導電層的上表面；以及在所述多個導電層的所述上表面之上形成多個導通孔。
- 如申請專利範圍第1項所述的形成壓電裝置的方法，其中所述蝕刻製程是包含至少85%磷酸的蝕刻劑的濕蝕刻。
- 如申請專利範圍第1項所述的形成壓電裝置的方法，其中形成所述多個導電層包括：形成底部導電層；在所述底部導電層之上形成第一壓電層；在所述第一壓電層之上形成中間導電層；將所述中間導電層圖案化，以使得所述中間導電層包括在橫向上偏移於中間導電區段的中間電極，其中所述中間導電區段包括界定中間開口的側壁，所述中間開口上覆於所述底部導電層；在所述中間導電層之上形成第二壓電層；在所述第二壓電層之上形成頂部導電層；將所述頂部導電層圖案化，以使得所述頂部導電層包括在橫向上偏移於頂部導電區段的頂部電極，其中所述頂部導電區段包括界定第一頂部開口及第二頂部開口的側壁，所述第一頂部開口與 所述中間開口在縱向上對準，所述第二頂部開口上覆於所述中間電極，其中所述第二頂部開口在縱向上偏移於所述第一頂部開口；以及在所述頂部導電層之上形成頂部壓電層，其中所述第一壓電層、所述第二壓電層及所述頂部壓電層界定所述壓電隔膜。
- 如申請專利範圍第3項所述的形成壓電裝置的方法，其中所述蝕刻製程暴露出所述中間導電區段的側壁及所述頂部導電區段的側壁。
- 如申請專利範圍第3項所述的形成壓電裝置的方法，其中在所述蝕刻製程之後，所述壓電隔膜包括分別直接位於所述底部導電層、所述中間電極及所述頂部電極上方的多個傾斜側壁。
- 如申請專利範圍第3項所述的形成壓電裝置的方法，其中所述罩幕層包括側壁，所述側壁界定上覆於所述頂部電極的第一罩幕層開口、與所述第二頂部開口在縱向上對準的第二罩幕層開口及與所述中間開口在縱向上對準的第三罩幕層開口。
- 一種形成壓電結構的方法，所述方法包括：在壓電隔膜中形成多個電極，其中所述多個電極被多個壓電層在縱向上分離且與多個導電區段在橫向上分離；通過同時移除所述壓電隔膜的位於所述多個電極中的每一電極上方且位於所述導電區段的側壁之間的不同厚度的犧牲區來蝕刻所述壓電隔膜，以同時暴露出所述多個電極中的每一電極的上表面，其中所述多個電極及所述多個導電區段在橫向上且在縱向上位於所述犧牲區之外；在所述壓電隔膜之上形成導電層；以及 將所述導電層圖案化以界定上覆於所述多個電極中的每一電極的所述上表面的多個通孔。
- 如申請專利範圍第7項所述的形成壓電結構的方法，其中所述蝕刻製程移除所述犧牲區內的壓電材料。
- 一種壓電裝置，包括：半導體基底；多個導電層，位於所述半導體基底之上；多個壓電層，將所述多個導電層彼此分離；以及多個導通孔，延伸穿過所述多個壓電層中的一者或多者，其中所述多個導通孔的最底表面分別沿著所述多個導電層中的一個導電層的上表面連續地延伸，且其中至少一個導通孔包括內側壁，所述內側壁分別包括位於第一傾斜區段之上的第一垂直區段及位於第二傾斜區段之上的第二垂直區段，其中所述第一垂直區段及所述第二垂直區段沿著所述多個導電層中的二個導電層的側壁配置。
- 如申請專利範圍第9項所述的壓電裝置，其中在縱向上位於最底部導電層上方的所述多個導電層分別包括在橫向上偏移於至少一個導電區段的電極，其中所述電極通過所述多個壓電層中的一個壓電層與所述至少一個導電區段在橫向上分離，其中所述電極的頂表面及底表面分別與所述至少一個導電區段的頂表面及底表面對準。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862753358P | 2018-10-31 | 2018-10-31 | |
| US62/753,358 | 2018-10-31 | ||
| US16/250,049 | 2019-01-17 | ||
| US16/250,049 US11557710B2 (en) | 2018-10-31 | 2019-01-17 | Fully-wet via patterning method in piezoelectric sensor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI691105B true TWI691105B (zh) | 2020-04-11 |
| TW202018983A TW202018983A (zh) | 2020-05-16 |
Family
ID=70325971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108109373A TWI691105B (zh) | 2018-10-31 | 2019-03-19 | 壓電裝置、形成壓電裝置的方法及形成壓電結構的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11557710B2 (zh) |
| CN (2) | CN111129281B (zh) |
| TW (1) | TWI691105B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111682098B (zh) * | 2020-06-12 | 2022-07-01 | 瑞声声学科技(深圳)有限公司 | 一种压电结构及压电装置 |
| US20230357000A1 (en) * | 2022-05-03 | 2023-11-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-Aligned Acoustic Hole Formation in Piezoelectrical MEMS Microphone |
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| TW201738169A (zh) * | 2016-04-15 | 2017-11-01 | 格羅方德半導體私人有限公司 | 壓電微機電系統 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004129223A (ja) * | 2002-07-31 | 2004-04-22 | Murata Mfg Co Ltd | 圧電部品およびその製造方法 |
| JP5145636B2 (ja) * | 2005-12-27 | 2013-02-20 | 富士ゼロックス株式会社 | 液滴吐出ヘッド及び液滴吐出装置 |
| CN100552877C (zh) * | 2006-05-04 | 2009-10-21 | 台湾积体电路制造股份有限公司 | 蚀刻装置、浸润槽及蚀刻方法 |
| US8278802B1 (en) * | 2008-04-24 | 2012-10-02 | Rf Micro Devices, Inc. | Planarized sacrificial layer for MEMS fabrication |
| JP4638530B2 (ja) * | 2008-08-19 | 2011-02-23 | 日本電波工業株式会社 | 圧電部品及びその製造方法 |
| US8813324B2 (en) * | 2010-03-24 | 2014-08-26 | Western Digital (Fremont), Llc | Method for providing a piezoelectric multilayer |
| US9401309B2 (en) * | 2014-08-26 | 2016-07-26 | Sandisk Technologies Llc | Multiheight contact via structures for a multilevel interconnect structure |
| US10722918B2 (en) * | 2015-09-03 | 2020-07-28 | Qualcomm Incorporated | Release hole plus contact via for fine pitch ultrasound transducer integration |
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| US10886455B2 (en) * | 2017-07-31 | 2021-01-05 | Vanguard International Semiconductor Singapore Pte. Ltd. | Piezoelectric microphone with deflection control and method of making the same |
-
2019
- 2019-01-17 US US16/250,049 patent/US11557710B2/en active Active
- 2019-03-19 TW TW108109373A patent/TWI691105B/zh active
- 2019-03-26 CN CN201910232530.1A patent/CN111129281B/zh active Active
- 2019-03-26 CN CN202311200363.5A patent/CN117241658A/zh active Pending
-
2022
- 2022-07-21 US US17/869,845 patent/US20220367784A1/en active Pending
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| TW201738169A (zh) * | 2016-04-15 | 2017-11-01 | 格羅方德半導體私人有限公司 | 壓電微機電系統 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200136010A1 (en) | 2020-04-30 |
| CN117241658A (zh) | 2023-12-15 |
| US11557710B2 (en) | 2023-01-17 |
| TW202018983A (zh) | 2020-05-16 |
| CN111129281A (zh) | 2020-05-08 |
| US20220367784A1 (en) | 2022-11-17 |
| CN111129281B (zh) | 2023-10-17 |
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