CN117241658A - 集成芯片及压电装置 - Google Patents

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Abstract

本发明的各种实施例涉及压电装置、形成包括压电隔膜及多个导电层的压电装置的方法及形成压电结构的方法。所述方法包括在压电隔膜中形成所述多个导电层，所述多个导电层彼此在纵向上偏移。在压电隔膜之上形成掩蔽层。根据掩蔽层执行蚀刻工艺以同时暴露出所述多个导电层中的每一导电层的上表面。在所述多个导电层中的上表面之上形成多个导通孔。

Description

集成芯片及压电装置
本申请是中国发明专利申请(申请号：201910232530.1，申请日：2019年3月26日，发明名称：压电装置、形成压电装置的方法及形成压电结构的方法)的分案申请。
技术领域
本发明实施例涉及压电装置、形成压电装置的方法及形成压电结构的方法。
背景技术
诸多现代电子装置(例如，汽车传感器/致动器、航空航天传感器/致动器、扬声器、微型扬声器、麦克风、智能电话、助听器等)中皆使用压电装置(例如，压电致动器、压电传感器等)。压电装置可用于在系统中的实体部分的移动与电信号之间进行转化。由压电装置产生或观测到的实体移动可用于为机械系统、音频系统及/或光学系统传送或接收不同类型的信号。
发明内容
在一些实施例中，本申请提供一种形成压电装置的方法，所述方法包括：在压电隔膜中形成多个导电层，所述多个导电层彼此在纵向上偏移；在所述压电隔膜之上形成掩蔽层；根据所述掩蔽层执行蚀刻工艺，以同时暴露出所述多个导电层中的每一导电层的上表面；以及在所述多个导电层的上表面之上形成多个导通孔。
在一些实施例中，本申请提供一种形成压电结构的方法，所述方法包括：在压电隔膜中形成多个电极，所述多个电极被压电层在纵向上分离且与多个导电区段在横向上分离；通过移除压电隔膜的位于所述多个电极中的每一电极上方且位于导电区段的侧壁之间的牺牲区来蚀刻所述压电隔膜，以同时暴露出所述多个电极中的每一电极的上表面，所述多个电极及所述多个导电区段在横向上且在纵向上位于牺牲区之外；在所述压电隔膜之上形成导电层；以及将所述导电层图案化，以界定上覆于所述多个电极中的每一电极的上表面的多个通孔。
在一些实施例中，本申请提供一种压电装置，所述压电装置包括：半导体衬底；多个导电层，位于所述半导体衬底之上；多个压电层，将所述多个导电层彼此分离；以及多个导通孔，延伸穿过所述多个压电层中的一者或多者，所述多个导通孔的最底表面分别沿着所述多个导电层中的一个导电层的上表面连续地延伸，且至少一个导通孔包括内侧壁，所述内侧壁分别包括在第一倾斜区段之上的第一垂直区段及在第二倾斜区段之上的第二垂直区段。
附图说明
结合附图进行阅读，从以下详细说明最透彻地理解本发明的各方面。注意，根据行业中的标准惯例，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意地增大或减小各种特征的尺寸。
图1说明压电结构的一些实施例的剖视图，所述压电结构包括具有多个通孔及多个电极的压电隔膜。
图2及图3说明图1所示压电结构的一些替代实施例的剖视图。
图4A到图4C说明图3所示压电结构的一些片段的特写图的一些实施例的剖视图。
图5说明图1所示压电结构的一些替代实施例的剖视图。
图6A及图6B说明包括图5所示压电结构的集成芯片的一些实施例的剖视图，所述图5所示压电结构打线接合到互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)集成电路(integrated circuit，IC)管芯。
图6C说明图6B所示集成芯片的俯视图的一些实施例，如图6B中的剖切线所指示。
图6D说明图3所示压电结构的俯视图的一些实施例，如图3中的剖切线所指示。
图7到图14说明形成压电结构的一些实施例的剖视图，所述压电结构包括具有三个通孔及三个电极的压电隔膜。
图15以流程图格式说明一种方法，所述流程图说明形成压电结构的方法的一些实施例。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及布置的具体实例以使本发明简洁。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且也可包括额外的特征可形成在第一特征与第二特征之间以使得第一特征与第二特征不可直接接触的实施例。另外，本发明可在各种实例中重复使用参考编号及/或字母。此重复是出于简洁及清晰目的，本质上并不指示所述的各种实施例及/或配置之间的关系。
此外，为便于进行说明，本文中可使用例如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对用语来阐述图中所说明的一个元件或特征与另外的元件或特征的关系。除了图中所绘示的定向之外，所述空间相对用语还旨在囊括装置在使用或操作中的不同定向。设备可以其他方式进行定向(旋转90°或处于其他定向)，且同样地可对本文中所使用的空间相对描述符加以相应地解释。
一些压电装置(例如，压电换能器(piezoelectric transducers))包括彼此堆叠且被多个电极分离的多个压电层。多个通孔延伸穿过在不同位置处的所述多个压电层以直接接触所述多个电极，以使得单个通孔电耦合到单个电极。压电装置内具有多个压电层可提高装置的性能(例如，通过允许换能器响应于所施加的信号产生较大的力，或者响应于所施加的力产生较大的信号)。
在形成此多层压电装置期间，在多个压电层之间形成多个电极，以使得每一电极通过至少一个压电层在纵向上偏移(vertically offset)其他电极。通常，通过分开的多次蚀刻工艺(例如，多次干蚀刻工艺，后续接着至少一次湿蚀刻)形成上覆于所述多个电极的通孔开口(via openings)。举例来说，可使用第一光掩模(photomask)来将第一掩蔽层图案化，所述第一掩蔽层包括界定直接位于所述多个电极中的第一电极之上的第一通孔开口的侧壁。随后，根据第一掩蔽层执行第一干蚀刻工艺以形成所述第一通孔开口。然后，使用第二光掩模来将第二掩蔽层图案化，所述第二掩蔽层包括界定直接位于所述多个电极中的第二电极之上的第二通孔开口的侧壁。随后，根据第二掩蔽层执行第二干蚀刻工艺以形成所述第二通孔开口。然后，执行湿蚀刻工艺以移除直接位于第一电极及第二电极的被暴露出的上表面上方的压电材料的任何残余。在第一电极及第二电极的上表面之上形成导电膜，并随后蚀刻所述导电膜以界定第一导通孔及第二导通孔。应了解，可重复进行上述工艺以形成任何数目的电极及导通孔(例如，N个电极及N个通孔，其中N是正整数)。
上述方法所面临的挑战在于方法的复杂性，所述方法使用光掩模及蚀刻工艺来形成每一导通孔。举例来说，如果存在N个电极及N个通孔，则要使用至少N个光掩模及N+1次蚀刻工艺来形成上述压电装置。所述方法的复杂性也包括与压电装置的形成相关联的长时间(即，将N个掩蔽层图案化及执行N+1次蚀刻工艺所使用的时间)及高成本(即，形成N个光掩模的成本)。
在一些实施例中，本发明涉及一种通过减少在制作期间所使用的光刻及蚀刻工艺的次数来将多层压电装置的制作简化的方法。举例来说，为了不使用N个光掩模及N+1次蚀刻工艺来在N个电极之上形成N个导通孔，可根据自对准技术来形成N个导通孔。在一些实施例中，压电隔膜形成为具有N个电极，所述N个电极彼此是通过N个压电层中的相应压电层分离。所述N个电极形成为使得具有非导电材料的N个区直接存在于每一电极上方。每一区从电极的上表面延伸到最顶部压电层。所述N个区彼此在横向上偏移(laterally offset)。在压电装置之上形成掩蔽层，所述掩蔽层包括界定N个开口的侧壁。所述N个开口在纵向上对准在所述N个区上方。执行蚀刻工艺(例如，湿蚀刻工艺)以移除所述N个区内的材料且同时暴露出每一电极的上表面，因此界定N个通孔开口。在每一电极的上表面之上形成导电膜，并随后蚀刻所述导电膜以在N个通孔开口中界定N个导通孔。
因此，所公开方法使用一个光掩模及两次蚀刻工艺(例如，一次将掩蔽层图案化且一次将所述N个压电层图案化)来形成具有位于N个电极之上的N个导通孔的压电装置。所公开方法不再使用N个光掩模及N+1次蚀刻工艺来在N个电极之上形成N个导通孔(即，新方法利用单个光掩模及两次蚀刻工艺来在N个电极之上形成N个导通孔)，因此会减少形成压电装置的成本及时间。
参考图1，提供根据一些实施例的压电结构100的剖视图。
压电结构100包括上覆于衬底102的压电隔膜120。压电隔膜120包括多个压电层104、108、112、116。多个导电层106、110、114通过所述多个压电层104、108、112、116彼此在纵向上分离(vertically separated)。掩蔽层118上覆于顶部压电层116。多个导通孔122、124、126延伸穿过压电隔膜120且上覆于所述多个导电层106、110、114。在各种实施例中，所述多个导电层106、110、114可包括任何数目的导电层(例如，2个导电层、3个导电层、4个导电层等)
在一些实施例中，所述多个导电层可包括底部导电层106、中间导电层110及顶部导电层114。在这些实施例中，底部导电层106包括位于第一压电层108之下且电耦合到第三导通孔126的底部电极。中间导电层110上覆于第一压电层108。中间导电层110包括中间电极110a、第一中间导电区段110b及第二中间导电区段110c。中间电极110a与第一中间导电区段110b及第二中间导电区段110c电隔离。中间电极110a电耦合到第二导通孔124。第二压电层112上覆于中间导电层110。顶部导电层114上覆于第二压电层112。顶部导电层114包括顶部电极114a、第一顶部导电区段114b、第二顶部导电区段114c、第三顶部导电区段114d及第四顶部导电区段114e。顶部电极114a电耦合到第一导通孔122，且通过顶部压电层116与第一顶部导电区段114b、第二顶部导电区段114c、第三顶部导电区段114d及第四顶部导电区段114e电隔离。
第一导通孔122的相对的侧壁122s1、122s2分别沿着掩蔽层118的侧壁及顶部压电层116的侧壁共形地延伸。第二导通孔124的相对的侧壁124s1、124s2分别沿着掩蔽层118的侧壁、顶部压电层116的侧壁、第一顶部导电区段114b及第二顶部导电区段114c的侧壁以及第二压电层112的侧壁共形地延伸。第三导通孔126的相对的侧壁126s1、126s2分别沿着掩蔽层118的侧壁、顶部压电层116的侧壁、第三顶部导电区段114d及第四顶部导电区段114e的侧壁、第二压电层112的侧壁、第一中间导电区段110b及第二中间导电区段110c的侧壁以及第一压电层108的侧壁共形地延伸。
所述多个导通孔122、124、126中的一者或多者的相对的侧壁(例如，相对的侧壁122s1、122s2，相对的侧壁124s1、124s2以及相对的侧壁126s1、126s2)可相对于与衬底102的上表面垂直的线而被定向成非零角度α。在一些实施例中，所述多个导通孔122、124、126中的一者或多者的相对的侧壁的定向可实质上相等。举例来说，相对的侧壁124s1、124s2的定向可实质上等于相对的侧壁126s1、126s2的定向。在一些实施例中，相对的侧壁可被定向成处于大约20°与大约70°之间的范围中的非零角度α。相对的侧壁(例如，相对的侧壁122s1、122s2，相对的侧壁124s1、124s2以及相对的侧壁126s1、126s2)的定向是由单次湿蚀刻工艺形成，所述单次湿蚀刻工艺用于同时地形成含有所述多个导通孔122、124、126的通孔开口且从而减低制作压电结构100的成本及复杂性。
在一些实施例中，在压电结构100的运作期间，在所述多个导通孔122、124、126内的至少两个导通孔之间施加电压。由所施加的电压产生的电场可使得压电隔膜120内的所述多个压电层104、108、112、116从第一形状改变成第二形状(未示出)。此形状改变可用于控制各种类型的系统(例如，音频系统、机械系统、光学系统等)或产生声波。在其他实施例中，在压电结构100的运作期间，可对压电隔膜120施加力(例如，来自入射声波的压力)。所述力会使得所述多个压电层104、108、112、116产生电压。可将所述电压经由所述多个导通孔122、124、126耦合到逻辑装置(例如，数字信号处理器)(未示出)，所述逻辑装置被配置成将电压转换为信号(例如，数字信号)。
参考图2，提供根据图1所示压电结构100的一些替代实施例的压电结构200的剖视图。
压电结构200说明压电结构(图1所示100)的一实施例，其中所述多个导电层106、110、114具有不同的佈局。此不同的佈局转而使得第一导通孔122、第二导通孔124及第三导通孔126分别直接接触顶部电极114a、中间电极110a及底部导电层106，而不会接触压电隔膜120内的其他导电区段。因此，第一导通孔122的相对的侧壁122s1、122s2是垂直的。第二导通孔124的相对的侧壁124s1、124s2分别包括上覆于倾斜区段的垂直区段。第三导通孔126的相对的侧壁126s1、126s2分别包括上覆于倾斜区段的垂直区段。
在一些实施例中，第一导通孔122、第二导通孔124及第三导通孔126可接触顶部电极114a的最上部表面、中间电极110a的最上部表面及底部导电层106的最上部表面。在其他实施例中，第一通孔122可在顶部电极114a的最顶表面下方延伸达第一距离d1，第二通孔124可在顶部中间电极110a的最顶表面下方延伸达第二距离d2，且第三通孔126可在底部导电层106的最顶表面下方延伸第三距离d3。在一些实施例中，第一距离d1可大于第二距离d2，且第二距离d2可大于第三距离d3。
参考图3，提供根据图1所示压电结构100的一些替代实施例的压电结构300的剖视图。
压电结构300包括上覆于衬底102的压电隔膜120。在压电结构300的形成期间，蚀刻压电隔膜120会使得在所述多个导电层106、110、114中形成每一导电区段的凸缘(ledge)。因此，第二导通孔124的第一侧壁124s1沿着掩蔽层118的侧壁、顶部压电层116的侧壁、第一顶部导电区段114b的凸缘114bl、第一顶部导电区段114b的侧壁及第二压电层112的侧壁共形地延伸。类似地，第二导通孔124的第二侧壁124s2沿着掩蔽层118的侧壁、顶部压电层116的侧壁、第二顶部导电区段114c的凸缘114cl、第二顶部导电区段114c的侧壁及第二压电层112的侧壁共形地延伸。此外，第三顶部导电区段114d的凸缘114dl与第三导通孔126直接接触。第四顶部导电区段114e的凸缘114el与第三导通孔126直接接触。第一中间导电区段110b的凸缘110bl与第三导通孔126直接接触，且第二中间导电区段110c的凸缘110cl与第三导通孔126直接接触。
在一些实施例中，举例来说，所述多个导电层106、110、114可以是或包含钼(例如，钼(VI))、镍等。在一些实施例中，举例来说，所述多个压电层104、108、112、116可以是或包含压电材料，例如氮化铝、氧化锌等。在一些实施例中，举例来说，掩蔽层118可以是或包含氧化硅、碳化硅、氮化硅等。在一些实施例中，举例来说，所述多个导通孔122、124、126可以是或包含铝、铜等。在一些实施例中，举例来说，衬底102可以是或包括块状衬底(例如，块状硅衬底)、单晶硅、P型掺杂的硅、N型掺杂的硅等。
参考图4A，提供图3所示压电结构300的一部分的剖视图400a的一些实施例，如由图3中所示的虚线框轮廓所指示。
如在剖视图400a中所见，第一导通孔122从掩蔽层118的顶表面连续地延伸到顶部电极114a的顶表面。第一导通孔122的第一侧壁122s1与掩蔽层118的侧壁的倾斜形状及顶部压电层116的侧壁的倾斜形状共形。因此，第一侧壁122s1包括上覆于倾斜区段的垂直区段。
参考图4B，提供图3所示压电结构300的一部分的剖视图400b的一些实施例，如由图3中所示的虚线框轮廓所指示。
如在剖视图400b中所见，第二导通孔124从掩蔽层118的顶表面连续地延伸到中间电极110a的顶表面。第二导通孔124的第二侧壁124s2与掩蔽层118的侧壁的倾斜形状及顶部压电层116的侧壁的倾斜形状共形。第二导通孔124的第二侧壁124s2与第二顶部导电区段114c的侧壁的弯曲形状及第二压电层112的侧壁的弯曲形状共形。在一些实施例中，第二顶部导电区段114c由于在压电结构300的制作期间执行的底蚀刻(under-etch)工艺而悬垂于(overhang)第二压电层112上方。第二顶部导电区段114c的凸缘114cl的长度Lct与第二导通孔124直接接触。在一些实施例中，长度Lct大于大约50埃或处于大约50埃到750埃范围内。
参考图4C，提供图3所示压电结构300的一部分的剖视图400c的一些实施例，如由图3中所示的虚线框轮廓所指示。
如在剖视图400c中所见，第三导通孔126从掩蔽层118的顶表面连续地延伸到底部导电层106的顶表面。第三导通孔126的第二侧壁126s2与掩蔽层118的侧壁的倾斜形状及顶部压电层116的侧壁的倾斜形状共形。第三导通孔126的第二侧壁126s2与第四顶部导电区段114e的侧壁的形状及第二压电层112的倾斜侧壁的形状共形。第二侧壁126s2与凸缘110cl及第二中间导电区段110c的侧壁共形。第二侧壁126s2沿着第一压电层108的侧壁的倾斜形状延伸且与第一压电层108的侧壁的倾斜形状共形。第四顶部导电区段114e的凸缘114el的长度Let与第三导通孔126直接接触。在一些实施例中，长度Let大于大约50埃或处于大约50埃到750埃范围内。在一些实施例中，凸缘110cl的长度Lcm大于大约50埃或处于大约50埃到500埃范围内。在一些实施例中，长度Lcm小于长度Let。
参考图5，提供根据一些实施例的压电装置500的剖视图。压电装置500包括图1所示压电结构100的一些实施例。
压电装置500包括压电结构(图1所示100)的一实施例，其中所述多个导电层106、110、114以及第一导通孔122、第二导通孔124及第三导通孔126具有不同的佈局。最上部导电层502设置于掩蔽层118与顶部压电层116之间。第三导通孔126通过中心空腔504在横向上偏移于第一导通孔122及第二导通孔124。中心空腔504延伸穿过压电隔膜120。在一些实施例中，中心空腔504可包括圆形形状。
位于底部导电层106之下的底部压电层104通过下部氧化物层506、508接合到载体衬底510、512。在一些实施例中，举例来说，载体衬底510、512可以是或包括块状衬底(例如，块状硅衬底)、单晶硅、P型掺杂的硅、N型掺杂的硅等。在一些实施例中，举例来说，下部氧化物层506、508可以是或包含氧化物、氧化硅等。在一些实施例中，压电装置500被配置为压电麦克风，在所述压电麦克风中，中心空腔504被配置成允许声学声波穿过压电隔膜120。在压电装置500的运作期间，入射声波对压电隔膜120施加力。所述力使得所述多个压电层104、108、112产生电压，所产生的电压经由第一导通孔122、第二导通孔124及第三导通孔126中的至少两个导通孔输出。可将经由导通孔122、导通孔124及/或导通孔126输出的电压提供到被配置成将电压转换为数字信号的数字信号处理元件。
参考图6A，提供根据一些实施例的集成芯片600a的剖视图。集成芯片600a包括接合到互补金属氧化物半导体(CMOS)集成电路(IC)管芯601的图5所示压电装置500。
集成芯片600a包括上覆于CMOS IC管芯601的压电装置500。CMOS IC管芯601包括上覆于CMOS衬底610的后端工艺(back-end-of-line，BEOL)金属化堆叠608。层间介电(inter-level dielectric，ILD)结构612位于CMOS衬底610与压电装置500之间。CMOS衬底610及ILD结构612包括电子组件(例如，晶体管614)及/或其他电子组件(未示出)(例如，一个或多个电容器、电阻器、电感器或二极管)。晶体管614包括源极/漏极区616、栅极电极618及栅极电介质620。举例来说，CMOS衬底610可以是或包括块状半导体衬底或绝缘体上半导体(semiconductor-on-insulator，SOI)衬底。BEOL金属化堆叠608包括ILD结构612、内连打线626、内连通孔624及导电触点622。ILD结构612可包括一个或多个堆叠式ILD层，所述括一个或多个堆叠式ILD层分别包含低κ值电介质(即，介电常数小于约3.9的电介质)、氧化物等。举例来说，内连打线626、内连通孔624及导电触点622可以是或包含导电材料、铝、铜、钨等。
多个焊球602a、602b、602c分别设置在第一导通孔122、第二导通孔124及第三导通孔126的内侧壁内。所述多个焊球602a、602b、602c分别为多个接合打线604a、604b、604c提供接触点。接合垫606上覆于内连打线626且为接合打线604c提供打线接合位置。接合打线604c直接接触接合垫606及焊球602c。在一些实施例中，压电装置500、所述多个焊球602a、602b、602c以及所述多个接合打线604a、604b、604c定义第一压电麦克风500a。应了解，在其他实施例中，压电装置500可被配置为例如压电传感器、压电致动器等任何压电装置，且因此图6A仅是一实例。
参考图6B，提供根据一些实施例的集成芯片600b的剖视图。集成芯片600b包括接合到互补金属氧化物半导体(CMOS)集成电路(IC)管芯601的图6A所示第一压电麦克风500a。
集成芯片600b包括通过CMOS IC管芯601在横向上偏移的第一压电麦克风500a与第二压电麦克风500b。集成芯片600b还包括接合到CMOS IC管芯601的第三压电麦克风及第四压电麦克风(未示出)。第一压电麦克风500a及第二压电麦克风500b通过内连打线626电耦合到晶体管614。在一些实施例中，第一压电麦克风500a及第二压电麦克风500b电耦合到其他电子组件，例如一个或多个电容器、电阻器、电感器及/或二极管(未示出)。
参考图6C，提供图6B所示集成芯片600b的俯视图600c的一些实施例，如由图6B及图6C中所示的剖面线所指示。
如在图6B中所见，图6C的剖面线是沿着所述多个导通孔122、124、126的顶表面。如在俯视图600c中所见，第三压电麦克风500c与第四压电麦克风500d通过CMOS IC管芯601彼此在横向上偏移。第三压电麦克风500c及第四压电麦克风500d电耦合到设置于CMOS IC管芯601内的电子组件(例如，图6B所示晶体管614)。在一些实施例中，第三压电麦克风500c及第四压电麦克风500d分别包括与第一压电麦克风500a相同的佈局及功能。
参考图6D，提供图3所示压电结构300的俯视图600d的一些实施例，如由图3及图6D中所示的剖面线所指示。
如在图3中所见，图6D的剖面线是沿着所述多个导通孔122、124、126的顶表面。如在俯视图600d中所见，介电层640环绕掩蔽层118。顶部ILD层642环绕介电层640。第一导通孔122的第一侧壁122s1与第一导通孔122的第二侧壁122s2分离开达第一宽度Wfc。第一宽度Wfc处于大约3微米到7微米范围内。在一些实施例中，第一宽度Wfc从第一导通孔122的顶表面到第一导通孔122的底表面减小。第二导通孔124的第一侧壁124s1与第二导通孔124的第二侧壁124s2分离开达第二宽度Wsc。第二宽度Wsc处于大约3微米到7微米范围内。在一些实施例中，第二宽度Wsc从第二导通孔124的顶表面到第二导通孔124的底表面减小。第三导通孔126的第一侧壁126s1与第三导通孔126的第二侧壁126s2分离开达第三宽度Wtc。第三宽度Wtc处于大约3微米到7微米范围内。在一些实施例中，第三宽度Wtc从第三导通孔126的顶表面到第三导通孔126的底表面减小。在一些实施例中，第一导通孔122的顶表面处、第二导通孔124的顶表面处及第三导通孔126的顶表面处的第一宽度Wfc、第二宽度Wsc及第三宽度Wtc大约相等。
在一些实施例中，两个相邻的导通孔的侧壁之间的最大距离Dm等于或小于大约8微米。举例来说，第一导通孔122的第二侧壁122s2与第二导通孔124的第一侧壁124s1之间的最大距离Dm等于或小于大约8微米。在又一实例中，第二导通孔124的第二侧壁124s2与第三导通孔126的第一侧壁126s1之间的最大距离Dm等于或小于大约8微米。在一些实施例中，每一相邻的导通孔的侧壁之间的最大距离Dm大约相等。
图7到图14说明根据本发明的形成压电结构的方法的一些实施例的剖视图700到剖视图1400。尽管图7到图14中所示的剖视图700到剖视图1400是参考一种方法加以阐述，但应了解图7到图14中所示的结构并不限于所述方法，而是可独立于所述方法而单独存在。尽管图7到图14被阐述为一系列动作，但应了解这些动作不具限制性，而是可在其他实施例中对动作次序进行更改，且所公开的方法也适用于其他结构。
如图7的剖视图700中所示，提供衬底102并在衬底102之上形成底部压电层104。在底部压电层104之上形成包括底部电极的底部导电层106。在底部导电层106之上形成第一压电层108。在第一压电层108之上形成中间导电层110。
如图8的剖视图800中所示，将中间导电层110图案化，从而界定中间电极110a、第一中间导电区段110b及第二中间导电区段110c。在一些实施例中，通过以下操作来执行图案化工艺：在中间导电层110之上形成掩蔽层(例如，光刻胶)，通过所述掩蔽层在适当位置对中间导电层110执行蚀刻，并移除所述掩蔽层(未示出)。
如图9的剖视图900所示，在中间导电层110及第一压电层108之上形成第二压电层112。在第二压电层112之上形成顶部导电层114。
如图10的剖视图1000中所示，将顶部导电层114图案化，从而界定顶部电极114a、第一顶部导电区段114b、第二顶部导电区段114c、第三顶部导电区段114d及第四顶部导电区段114e。在一些实施例中，通过以下操作执行图案化工艺：在顶部导电层114之上形成掩蔽层，通过所述掩蔽层在适当位置对顶部导电层114执行蚀刻，并移除所述掩蔽层(未示出)。
如图11的剖视图1100所示，在顶部导电层114及第二压电层112之上形成顶部压电层116。在顶部压电层116之上形成掩蔽层118。掩蔽层118包括分别界定多个开口1102、1104、1106的多个相对的侧壁。第一牺牲区1110被界定在顶部电极114a的上表面上方。第二牺牲区1112被界定在中间电极110a的上表面上方。第三牺牲区1114被界定在底部导电层106的上表面上方。第一牺牲区1110、第二牺牲区1112及第三牺牲区1114包含压电材料，不含任何导电材料。在一些实施例中，第一牺牲区1110、第二牺牲区1112及第三牺牲区1114包含单一种压电材料(例如，氮化铝)。在一些实施例中，第一牺牲区1110、第二牺牲区1112及第三牺牲区1114内不存在导电材料。第一牺牲区1110、第二牺牲区1112及第三牺牲区1114位于掩蔽层118的界定所述多个开口1102、1104、1106的所述多个相对的侧壁内。
如图12的剖视图1200中所示，根据掩蔽层118将第一压电层108、第二压电层112及顶部压电层116图案化。举例来说，图案化工艺可包括对第一压电层108、第二压电层112及顶部压电层116执行蚀刻工艺。举例来说，蚀刻工艺可以是湿蚀刻，所述湿蚀刻包括在处于大约130℃到160℃范围内的温度下将第一压电层108、第二压电层112及顶部压电层116暴露于蚀刻剂。在一些实施例中，蚀刻剂包含至少85％的磷酸及/或可包含15％或更少的另一种化学品(例如，氢氟酸、氢氧化钾、四甲基氢氧化铵等)。所述蚀刻工艺直接在掩蔽层118中的所述多个相对的侧壁上方界定多个导通孔开口1202、1204、1206。在一些实施例中，蚀刻工艺是同时地形成所述多个导通孔开口1202、1204、1206的单次湿蚀刻工艺。
在一些实施例中，蚀刻工艺移除顶部压电层116的上覆于第一顶部导电区段114b的一部分，从而界定第一顶部导电区段114b的凸缘。第一顶部导电区段114b的凸缘包括大于大约50埃或处于大约50埃到750埃范围内的长度Lbt。蚀刻工艺移除顶部压电层116的上覆于第二顶部导电区段114c的一部分，从而界定第二顶部导电区段114c的凸缘。第二顶部导电区段114c的凸缘包括大于大约50埃或处于大约50埃到750埃范围内的长度Lct。在一些实施例中，长度Lct小于长度Lbt。蚀刻工艺移除顶部压电层116的上覆于第三顶部导电区段114d的一部分，从而界定第三顶部导电区段114d的凸缘。第三顶部导电区段114d的凸缘包括大于大约50埃或处于大约50埃到750埃范围内的长度Ldt。蚀刻工艺移除顶部压电层116的上覆于第四顶部导电区段114e的一部分，从而界定第四顶部导电区段114e的凸缘。第四顶部导电区段114e的凸缘包括大于大约50埃或处于大约50埃到750埃范围内的长度Let。
在一些实施例中，蚀刻工艺移除第二压电层112的上覆于第一中间导电区段110b的一部分，从而界定第一中间导电区段110b的凸缘。第一中间导电区段110b的凸缘包括大于大约50埃或处于大约50埃到750埃范围内的长度Lbm。在一些实施例中，蚀刻工艺移除第二压电层112的上覆于第二中间导电区段110c的一部分，从而界定第二中间导电区段110c的凸缘。第二中间导电区段110c的凸缘包括大于大约50埃或处于大约50埃到750埃范围内的长度Lcm。在一些实施例中，长度Lbm与长度Lcm大约相等。
如图13的剖视图1300中所示，在压电隔膜120之上形成导通孔层1302。导通孔层1302填充所述多个导通孔开口1202、1204、1206。
如图14的剖视图1400中所示，将导通孔层(图13所示1302)及掩蔽层118图案化以界定第一导通孔122、第二导通孔124及第三导通孔126。在一些实施例中，通过以下步骤执行图案化工艺：在导通孔层(图13所示1302)之上形成掩蔽层，通过所述掩蔽层在适当位置对导通孔层(图13所示1302)及掩蔽层118执行蚀刻，并移除所述掩蔽层(未示出)。
图7到图14说明形成具有分别耦合到三个导通孔的三个电极的压电结构的方法的一些实施例。应了解，在一些实施例中，图7到图14中所概述的方法可例如用于形成具有N个电极(N是大于1的正整数)及N个导通孔的压电结构。在一些实施例中，用于形成具有N个电极及N个导通孔的压电结构的方法利用单个光掩模及单次蚀刻工艺(例如，湿蚀刻工艺)来在形成所述N个导通孔(未示出)之前同时暴露出N个电极中的每一电极的上表面。
图15说明形成根据一些实施例的压电结构的方法1500。尽管方法1500被说明及/或阐述为一系列的动作或事件，但应了解，所述方法并不限于所说明的排序或动作。因此，在一些实施例中，可以与所说明的不同的次序实施所述动作，及/或可同时地实施所述动作。此外，在一些实施例中，可将所说明的动作或事件细分为多个动作或事件，所述多个动作或事件可单独地或与其他动作或子动作同时地实施。在一些实施例中，可省略一些所说明的动作或事件，且可包括其他未说明的动作或事件。
在1502处，在底部导电层之上形成第一压电层。图7说明与动作1502的一些实施例对应的剖视图700。
在1504处，在第一压电层之上形成中间导电层。图7说明与动作1504的一些实施例对应的剖视图700。
在1506处，对中间导电层执行图案化工艺，以使得中间导电层包括在横向上偏移于中间导电区段的中间电极。图8说明与动作1506的一些实施例对应的剖视图800。
在1508处，在中间导电层之上形成第二压电层。图9说明与动作1508的一些实施例对应的剖视图900。
在1510处，在第二压电层之上形成顶部导电层。图9说明与动作1510的一些实施例对应的剖视图900。
在1512处，对顶部导电层执行图案化工艺，以使得顶部导电层包括在横向上偏移于顶部导电区段的顶部电极。图10说明与动作1512的一些实施例对应的剖视图1000。
在1514处，在顶部导电层之上形成顶部压电层。图11说明与动作1514的一些实施例对应的剖视图1100。
在1516处，在顶部压电层之上形成掩蔽层。图11说明与动作1516的一些实施例对应的剖视图1100。
在1518处，根据掩蔽层执行蚀刻工艺，以同时暴露出底部导电层、中间电极及顶部电极的上表面。图12说明与动作1518的一些实施例对应的剖视图1200。
在1520处，分别在底部导电层、中间电极及顶部电极之上形成第一导通孔、第二导通孔及第三导通孔。图13及图14说明与动作1520的一些实施例对应的剖视图1300及剖视图1400。
因此，在一些实施例中，本发明涉及一种形成压电结构的方法，所述方法包括执行单次蚀刻工艺以暴露出压电隔膜内的多个电极的上表面。在所述多个电极的上表面之上形成多个导通孔。
在一些实施例中，本申请提供一种形成压电装置的方法，所述方法包括：在压电隔膜中形成多个导电层，所述多个导电层彼此在纵向上偏移；在所述压电隔膜之上形成掩蔽层；根据所述掩蔽层执行蚀刻工艺，以同时暴露出所述多个导电层中的每一导电层的上表面；以及在所述多个导电层的上表面之上形成多个导通孔。
在一些实施例中，所述蚀刻工艺是包含至少85％磷酸的蚀刻剂的湿蚀刻。在一些实施例中，形成所述多个导电层包括：形成底部导电层；在所述底部导电层之上形成第一压电层；在所述第一压电层之上形成中间导电层；将所述中间导电层图案化，以使得所述中间导电层包括在横向上偏移于中间导电区段的中间电极，其中所述中间导电区段包括界定中间开口的侧壁，所述中间开口上覆于所述底部导电层；在所述中间导电层之上形成第二压电层；在所述第二压电层之上形成顶部导电层；将所述顶部导电层图案化，以使得所述顶部导电层包括在横向上偏移于顶部导电区段的顶部电极，其中所述顶部导电区段包括界定第一顶部开口及第二顶部开口的侧壁，所述第一顶部开口与所述中间开口在纵向上对准，所述第二顶部开口上覆于所述中间电极，其中所述第二顶部开口在纵向上偏移于所述第一顶部开口；以及在所述顶部导电层之上形成顶部压电层，其中所述第一压电层、所述第二压电层及所述顶部压电层界定所述压电隔膜。在一些实施例中，所述蚀刻工艺暴露出所述中间导电区段的侧壁及所述顶部导电区段的侧壁。在一些实施例中，在所述蚀刻工艺之后，所述压电隔膜包括分别直接位于所述底部导电层、所述中间电极及所述顶部电极上方的多个倾斜侧壁。在一些实施例中，所述掩蔽层包括侧壁，所述侧壁界定上覆于所述顶部电极的第一掩蔽层开口、与所述第二顶部开口在纵向上对准的第二掩蔽层开口及与所述中间开口在纵向上对准的第三掩蔽层开口。在一些实施例中，所述蚀刻工艺界定直接位于所述第一掩蔽层开口下方的第一通孔开口、直接位于所述第二掩蔽层开口下方的第二通孔开口及直接位于所述第三掩蔽层开口下方的第三通孔开口。在一些实施例中，形成所述多个导通孔包括：在所述压电隔膜之上形成导通孔层；以及执行图案化工艺以移除所述导通孔层的一部分及所述掩蔽层的一部分，其中所述图案化工艺在所述第一通孔开口内界定第一导通孔，在所述第二通孔开口内界定第二导通孔，且在所述第三通孔开口内界定第三导通孔。在一些实施例中，所述第二导通孔接触所述顶部导电区段的界定所述第二顶部开口的所述侧壁，其中所述第三导通孔接触所述顶部导电区段的界定所述第一顶部开口的所述侧壁，且接触所述中间导电区段的界定所述中间开口的所述侧壁。
在一些实施例中，本申请提供一种形成压电结构的方法，所述方法包括：在压电隔膜中形成多个电极，所述多个电极被压电层在纵向上分离且与多个导电区段在横向上分离；通过移除压电隔膜的位于所述多个电极中的每一电极上方且位于导电区段的侧壁之间的牺牲区来蚀刻所述压电隔膜，以同时暴露出所述多个电极中的每一电极的上表面，所述多个电极及所述多个导电区段在横向上且在纵向上位于牺牲区之外；在所述压电隔膜之上形成导电层；以及将所述导电层图案化，以界定上覆于所述多个电极中的每一电极的上表面的多个通孔。
在一些实施例中，所述蚀刻工艺移除所述牺牲区内的压电材料。在一些实施例中，所述蚀刻工艺包括将所述压电隔膜暴露于由至少85％的磷酸组成的蚀刻剂。在一些实施例中，在处于大约130℃到160℃范围内的温度下执行所述蚀刻工艺。在一些实施例中，在所述蚀刻工艺之前，在所述压电隔膜之上形成掩蔽层，所述掩蔽层包括多个侧壁，所述多个侧壁界定在纵向上对准在所述牺牲区之上的多个开口。在一些实施例中，所述蚀刻工艺移除所述压电隔膜的上覆于所述多个导电区段中的每一导电区段的横向组件。在一些实施例中，所述压电隔膜包括氮化铝，且所述多个电极包含钼。
在一些实施例中，本申请提供一种压电装置，所述压电装置包括：半导体衬底；多个导电层，位于所述半导体衬底之上；多个压电层，将所述多个导电层彼此分离；以及多个导通孔，延伸穿过所述多个压电层中的一者或多者，所述多个导通孔的最底表面分别沿着所述多个导电层中的一个导电层的上表面连续地延伸，且至少一个导通孔包括内侧壁，所述内侧壁分别包括在第一倾斜区段之上的第一垂直区段及在第二倾斜区段之上的第二垂直区段。
在一些实施例中，在纵向上位于最底部导电层上方的所述多个导电层分别包括在横向上偏移于至少一个导电区段的电极，其中所述电极通过所述多个压电层中的一个压电层与所述至少一个导电区段在横向上分离，其中所述电极的顶表面及底表面分别与所述至少一个导电区段的顶表面及底表面对准。在一些实施例中，所述多个导通孔分别接触所述电极。在一些实施例中，所述多个导电层包含钼，且所述多个压电层包含氮化铝。
前述内容概述数个实施例的特征，以使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改其他工艺及结构以实现本文中所引入的实施例的相同的目的及/或达成相同的优势的基础。所属领域的技术人员也应意识到，这些等效构造并不背离本发明的精神及范畴，且其可在不背离本发明的精神及范畴的情况下在本文中做出各种改变、替换及更改。

Claims (10)

1.一种集成芯片，其特征在于，包括：
压电隔膜，上覆在衬底上；
多个导电层，设置在所述压电隔膜内，其中所述多个导电层包括第二导电层上方的第一导电层，其中所述第一导电层包括第一电极，并且所述第二导电层包括第二电极；
第一导电通孔，设置在所述压电隔膜中并接触所述第一电极；以及
第二导电通孔，设置在所述压电隔膜中并接触所述第二电极，其中所述第二导电通孔的侧壁包括上覆在倾斜侧壁区段上的垂直侧壁区段。
2.根据权利要求1所述的集成芯片，其中所述第二导电通孔包括接触所述第一导电层的第一区段的顶表面的横向区段，其中所述第一导电层的所述第一区段从所述第一电极横向偏移。
3.根据权利要求2所述的集成芯片，其中在所述第一区段的所述顶表面上方的所述第二导电通孔的垂直厚度大于沿着所述第一区段的侧壁设置的所述第二导电通孔的横向厚度。
4.根据权利要求2所述的集成芯片，其中所述第二导电通孔直接接触所述第一导电层的所述第一区段。
5.根据权利要求1所述的集成芯片，还包括：
第三电极，设置在所述第二电极下方的所述压电隔膜中；以及
第三导电通孔，设置在所述压电隔膜内并接触所述第三电极，其中所述第二导电通孔横向设置在所述第一导电通孔和所述第三导电通孔之间。
6.根据权利要求5所述的集成芯片，其中所述第三导电通孔直接接触所述第一导电层的第一区段的顶表面和侧壁以及所述第二导电层的第二区段的顶表面和侧壁。
7.根据权利要求1所述的集成芯片，其中所述第一导电通孔的底表面设置在所述第一电极的顶表面下方。
8.根据权利要求1所述的集成芯片，其中所述第一电极的宽度小于所述第二电极的宽度。
9.一种集成芯片，其特征在于，包括：
压电结构，上覆在衬底上；
多个导电层，设置在所述压电结构内，其中所述多个导电层包括具有第一电极的第一导电层、具有第二电极的第二导电层以及第三导电层，其中所述第二导电层设置在所述第一导电层和所述第三导电层之间；以及
多个导电通孔，设置在所述压电结构内，其中所述多个导电通孔包括所述第一电极上方的第一导电通孔、所述第二电极上方的第二导电通孔以及所述第三导电层上方的第三导电通孔，并且其中所述第三导电通孔横向分离在所述第一导电层的相对侧壁和所述第二导电层的相对侧壁之间。
10.一种压电装置，其特征在于，包括：
半导体衬底；
多个导电层，设置在所述半导体衬底上；
多个压电层，将所述多个导电层彼此分开；以及
多个导电通孔，延伸穿过所述多个压电层中的一个或多个，其中所述多个导电通孔的最底表面分别沿着所述多个导电层中的导电层的上表面连续延伸，并且其中至少一个导电通孔包括内侧壁，所述内侧壁分别包括第一倾斜区段上方的第一垂直区段和第二倾斜区段上方的第二垂直区段。
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