TWI686695B - 鎖步系統的週期性非侵入式診斷 - Google Patents
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Abstract
本文中揭示的各態樣涉及鎖步系統的週期性非侵入式診斷。一種示例性方法包括:使用第一比較器電路,將程式在複數個處理系統中的第一處理系統上的執行與程式在複數個處理系統中的第二處理系統上的執行進行比較;使用第二比較器電路,將程式在第一處理系統上的執行與程式在第二處理系統上的執行進行比較;及在使用第一比較器電路的比較正在進行的同時,在第二比較器電路上執行診斷程式。
Description
本文中揭示的各態樣係關於電腦處理器的領域。更特定言之,本文中揭示的各態樣係關於鎖步系統的週期性非侵入式診斷。
用於車輛控制的自動化系統正在普及。僅針對汽車駕駛員輔助系統(ADAS)而言,一些預測要求在未來五年內24%的複合年增長率。功能安全是針對該等系統的關鍵要求,該等系統可以包括ADAS、無人駕駛飛行器(UAV)系統、航空系統和防禦系統。例如,在汽車中,緊急制動系統和自我調整巡航控制無法承受遇到故障,因為故障可能導致無法承受的後果,例如車禍。類似地,航空控制系統亦無法承受故障。
ISO標準26262要求順應式系統被設計和被配置成避免因為由電氣及/或電子系統的出故障的行為造成的危害所導致的不合理風險。系統中的故障可能是由於軟錯誤、硬體老化或電路故障導致的隨機故障。為了針對故障進行復原,已經隨之而來的一種方法是具有以鎖步方式執行的多於一個的計算引擎,以便將冗餘和每一活動(例如,計算引擎的輸出)在記憶體介面、匯流排介面及/或計算區塊輸入/輸出(I/O)介面處進行比較。若在該等計算引擎中的一或多者中存在故障,則該故障將反映在比較失配中。其中多於一個的計算引擎以鎖步方式執行以便將冗餘和每一活動在一或多個介面處進行比較的系統在本文中被稱為鎖步系統。
若控制系統(例如,車輛的控制系統)的比較電路產生故障,則控制系統中的故障可能沒有被偵測到,從而可能導致不合理的風險。用於避免此種可能性的一種技術是週期性地停止控制系統的計算活動,保存用於控制系統的上下文,執行比較電路和控制系統的剩餘部分的硬體診斷,以及若硬體診斷並未偵測到任何問題,則恢復所保存的上下文並且繼續控制系統的活動。此種技術對控制系統的軟體架構施加嚴重的限制,並且經常非常難以進行,因為通常存在對控制系統的操作的閒置時間持續時間約束。亦即,控制系統閒置的時間段具有最大允許長度,因為在控制系統的控制下的車輛無法不受控制超過極短時段。在設計要求安全操作和可靠性兩者的系統時,這是嚴重的困難。此外,隨著開發具有較大複雜性的系統,存在系統性及/或隨機硬體故障的日益增加的風險。
因此,期望的是,用於使用比較器電路改善控制系統的可靠性的技術。
本文中揭示的各態樣涉及鎖步系統的週期性非侵入式診斷。
在一個態樣中,提供了一種用於對設備的複數個處理系統的執行進行比較的方法。通常,該方法包括:使用第一比較器電路,將程式在該複數個處理系統中的第一處理系統上的執行與該程式在該複數個處理系統中的第二處理系統上的執行進行比較;使用第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較;及在使用該第一比較器電路的該比較正在進行的同時,在該第二比較器電路上執行診斷程式。
在另一態樣中,提供了一種用於對複數個處理系統的執行進行比較的裝置。通常,該裝置包括:處理器,其被配置為:使用第一比較器電路,將程式在該複數個處理系統中的第一處理系統上的執行與該程式在該複數個處理系統中的第二處理系統上的執行進行比較;使用第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較;及在使用該第一比較器電路的該比較正在進行的同時在該第二比較器電路上執行診斷程式;及與該處理器相耦合的記憶體。
在另一態樣中,提供了一種用於對複數個處理系統的執行進行比較的裝置。通常,該裝置包括:用於使用第一比較器電路,將程式在該複數個處理系統中的第一處理系統上的執行與該程式在該複數個處理系統中的第二處理系統上的執行進行比較的構件;用於使用第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較的構件;及用於在使用該第一比較器電路的該比較正在進行的同時在該第二比較器電路上執行診斷程式的構件。
在另一態樣中,提供了一種包括指令的非暫態電腦可讀取媒體。該等指令在由一或多個處理系統執行時使得該一或多個處理系統執行包括以下各項的操作:使用第一比較器電路,將程式在該複數個處理系統中的第一處理系統上的執行與該程式在該複數個處理系統中的第二處理系統上的執行進行比較;使用第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較;及在使用該第一比較器電路的該比較正在進行的同時,在該第二比較器電路上執行診斷程式。
所主張的態樣可以提供優於先前已知方案的一或多個優點。根據一些態樣,可以執行對鎖步計算系統的元件的診斷,而不管花費與鎖步計算系統的閒置時間持續時間約束相比較長的時間,同時亦不允許鎖步計算系統的處理系統在未被驗證的情況下執行程式步驟。
本文中揭示的態樣提供用於鎖步系統的週期性非侵入式診斷的技術。根據本案內容的各態樣,至少兩個比較器電路位於2個計算引擎(例如,處理器、處理器核心)之間,並且對計算引擎的記憶體存取(例如,針對緊密耦合的記憶體(TCM)、1級(L1)資料快取記憶體、2級(L2)資料快取記憶體、L1指令快取記憶體、L2指令快取記憶體、系統記憶體、系統I/O介面)進行比較。若計算引擎是CPU的部分,則比較器電路亦可以比較計算引擎的程式計數器(PCs)。該兩個比較器電路可以以三種模式中的一者進行操作。在第一模式中,在兩個比較器電路上賦能對計算引擎的檢查,並且兩個比較器電路皆處於使用中,以診斷計算引擎是否成功地處於鎖步中。在第二模式中,第一比較器電路處於自診斷下,並且第二比較器處於使用中,以診斷計算引擎是否成功地處於鎖步中。在第三模式中,第二比較器電路處於自診斷下,並且第一比較器電路處於使用中,以診斷計算引擎是否成功地處於鎖步中。
本案內容的各態樣可以具有優於先前已知技術的以下優點。首先,可以避免為支援當前系統中的診斷而施加的軟體架構限制,這是因為比較器電路的非侵入式診斷允許覆蓋被包括在軟體架構中的更多操作。如先前述(見上文),當前技術在達成操作的100%覆蓋同時滿足閒置時間持續時間約束方面有困難。在新的更複雜的用例的情況下,使用單個比較器電路週期性地診斷控制電路可能越來越不可行。本案內容的各態樣允許更多時間裕度、並且因此對操作的更好覆蓋。
圖1是圖示被配置成根據先前已知技術進行操作的計算設備101的方塊圖。計算設備101可以經由網路130連接到其他計算設備。一般來說,網路130可以是電信網及/或廣域網路(WAN)。通常,計算設備101可以是被配置成利用處於鎖步中的核心進行操作的任何類型的計算設備,包括而不限於桌上型電腦、伺服器、膝上型電腦、平板電腦、ADAS和UAV控制系統。
計算設備101通常包括處理器110,處理器110包括兩個處理核心112a、112b和比較器電路114。處理核心112與比較器電路114相連接,比較器電路114比較處理核心112的活動。處理器110的比較器電路114經由匯流排120連接到記憶體108、可選的網路介面設備118、儲存裝置109、輸入設備122和輸出設備124。比較器電路114比較處理核心112的輸出以確保處理核心112正以鎖步方式進行操作。若在處理核心112的輸出中偵測到差異,則比較器電路114報告針對處理器的故障。計算設備101通常根據作業系統(未圖示)進行操作。可以使用支援本文中揭示的功能的任何作業系統。網路介面設備118可以是允許計算設備101經由網路130與其他計算設備進行通訊的任何類型的網路通訊設備。
儲存裝置109可以是永久儲存設備。儘管儲存裝置109被示為單個單元,但是儲存裝置109可以是固定及/或可移除儲存設備的組合,例如,固定磁碟機、固態驅動器、SAN儲存裝置、NAS儲存裝置、可移除記憶卡或光學儲存裝置。記憶體108和儲存裝置109可以是跨越多個主要和次儲存設備的一個虛擬位址空間的一部分。
輸入設備122可以是可操作為使得使用者能夠向計算設備101提供輸入的任何設備,其包括可由使用者操作的輸入設備及/或一或多個感測器。例如,輸入設備122可以是光學感測器。輸出設備124可以是可操作為向計算設備101的使用者及/或向在計算設備的控制下的系統提供輸出的任何設備。例如,輸出設備124可以是汽車或UAV。儘管被示為與輸入設備122分開,但是可以將輸出設備124和輸入設備122組合。例如,具有整合觸控式螢幕的顯示螢幕可以是經組合的輸入設備122和輸出設備124。
圖2A和圖2B圖示根據先前已知技術的用於檢查鎖步計算系統(例如,圖1中所示的計算設備101)的操作的技術的示例性等時線200和250。
在圖2A中所示的等時線200中,在210處,鎖步計算系統正以鎖步方式進行操作。在220處,該系統執行自診斷。自診斷包括用於以下各項的操作:保存用於鎖步計算設備的當前上下文,執行CPU和比較器診斷程式,以及若未發現故障,則恢復所保存的上下文。在230處,鎖步計算系統返回到鎖步執行。如先前述,用於220處的操作的時間必須小於或等於針對鎖步計算系統的閒置時間持續時間約束。
在圖2B中所示的等時線250中,在260處,鎖步計算系統正以鎖步方式進行操作。在270處,該系統執行自診斷。自診斷包括用於以下各項的操作:在核心保持操作性的同時去能由比較器進行的比較,執行比較器診斷程式,以及若未偵測到故障,則賦能由比較器進行的比較。在280處,鎖步計算系統返回到鎖步執行。此種技術在確保自診斷操作必須小於或等於針對鎖步計算系統的閒置時間持續時間約束(見上文)方面不具有困難,然而,儘管在270處比較器的自診斷正在執行,但是比較器沒有檢查在270處的核心的操作,這可能使得核心中的一者中的故障未被偵測到。在使用此種技術的一些系統中,為了限制自診斷程式所需的時間(在此時間期間不檢查核心的操作),用於比較器的自診斷程式的覆蓋是有限的。
圖3是圖示被配置成根據本案內容的各態樣進行操作的計算設備301的方塊圖。計算設備301可以經由網路330連接到其他計算設備。一般來說,網路330可以是電信網路及/或廣域網路(WAN)。通常,計算設備301可以是被配置成根據本案內容的各態樣、利用處於鎖步中的核心進行操作的任何類型的計算設備,其包括(而不限於)桌上型電腦、伺服器、膝上型電腦、平板電腦、ADAS和UAV控制系統。
計算設備301通常包括處理器310,處理器310包括兩個處理核心312a、312b和兩個比較器電路314a、314b。處理核心312與比較器電路314相連接,比較器電路314中的每一者可以比較處理核心312的活動。類似於圖1中的計算設備101,比較器電路314經由匯流排320連接到記憶體308、可選的網路介面設備318、儲存裝置309、輸入設備322和輸出設備324。比較器電路314可以比較處理核心312的輸出,以確保處理核心312正以鎖步方式進行操作。比較器電路可以比較處理核心在各點(包括記憶體介面、匯流排介面和計算區塊I/O介面)處的輸出。計算設備301通常根據作業系統(未圖示)進行操作。如前述,可以使用支援本文中揭示的功能的任何作業系統。網路介面設備318可以是允許計算設備301經由網路330與其他計算設備進行通訊的任何類型的網路通訊設備。
儲存裝置309可以是永久儲存設備。如前述,儘管儲存裝置309被示為單個單元,但是儲存裝置309可以是固定及/或可移除儲存設備的組合,例如,固定磁碟機、固態驅動器、SAN儲存裝置、NAS儲存裝置、可移除記憶卡或光學儲存裝置。記憶體238和儲存裝置309可以是跨越多個主要和次儲存設備的一個虛擬位址空間的一部分。
輸入設備322可以是可操作為向計算設備301提供輸入的任何設備,其包括可由使用者操作的輸入設備及/或一或多個感測器。例如,輸入設備322可以是光學感測器。輸出設備324可以是可操作為向計算設備301的使用者及/或向在計算設備的控制下的系統提供輸出的任何設備。例如,輸出設備324可以是汽車或UAV。儘管被示為與輸入設備322分開,但是可以將輸出設備324和輸入設備322進行組合。例如,具有整合觸控式螢幕的顯示螢幕可以是經組合的輸入設備322和輸出設備324。
儘管計算設備301被示為具有帶有多個核心的單個處理器,但是本案內容並不限於此,並且本案內容的各態樣可以在具有複數個單核心處理器的計算設備中及/或在具有複數個多核心處理器的計算設備中實施。如本文中所使用的,「比較器電路」可以代表處理器中的用於比較處理器的核心的操作的一或多個元件、計算設備中的與處理器分開並且用於比較處理器的核心的操作的一或多個元件、計算設備中的用於比較複數個處理器(例如,在多處理器計算設備中)的操作的一或多個元件,或者用於比較複數個其他處理器的操作的一或多個處理器。
圖4是圖示根據本案內容的各態樣的可以由計算設備(例如,圖3中所示的計算設備301)的一或多個處理系統執行的用於比較複數個處理系統的執行的方法400的流程圖。如本文中所使用的,「處理系統」可以代表處理器的處理核心、代表處理器或代表用於執行電腦處理的一組元件(例如,圖3中所示的處理器310、匯流排320、記憶體308和儲存裝置309)。在至少一個態樣中,處理器310用於執行方法400的步驟。方法400圖示了以下態樣:在該態樣中,計算設備使用第一比較器電路和第二比較器電路,將程式在第一處理系統上的執行與程式在第二處理系統上的執行進行比較,隨後停止使用第二比較器電路的比較,以及在繼續使用第一比較器電路的比較的同時在第二比較器電路上執行診斷程式,如前述並且在下文更詳細地描述的。
在方塊410處,該方法由以下操作開始:計算設備(例如,計算設備301)使用第一比較器電路,將程式在複數個處理系統中的第一處理系統上的執行與該程式在複數個處理系統中的第二處理系統上的執行進行比較。例如,計算設備301的處理器310使用比較器314a,將程式在處理器核心312a上的執行與程式在處理器核心312b上的執行進行比較。
在方塊420處,該方法由以下操作繼續:計算設備使用第二比較器電路,將程式在第一處理系統上的執行與該程式在第二處理系統上的執行進行比較。繼續以上實例,計算設備301的處理器310使用比較器314b,將程式在處理器核心312a上的執行與該程式在處理器核心312b上的執行進行比較。
在方塊430處,該方法由以下操作繼續進行:在使用第一比較器電路的比較正在進行的同時,計算設備在第二比較器電路上執行診斷程式。繼續以上實例,在使用比較器314a將程式在處理器核心312a上的執行與程式在處理器核心312b上的執行進行比較的同時,計算設備301的處理器310在比較器314b上執行自診斷程式。
根據本案內容的各態樣,可以在比較器電路上執行診斷程式之前,去能該比較器電路比較程式在處理系統上的執行。在診斷程式完成執行之後,賦能比較器電路以比較程式在處理系統上的執行。
圖5示出圖示根據本案內容的用於比較鎖步計算系統(例如,圖3中所示的計算設備301)的複數個處理系統的執行的操作的示例性等時線500。在等時線500中,鎖步計算系統的處理器的處理核心正以鎖步方式進行操作。在510處,計算設備在核心保持以鎖步方式進行操作的同時去能第一比較器,而第二比較器是有效的並且驗證核心在未偵測到故障的情況下處於鎖步中。在520處,對第一比較器的診斷完成,並且計算設備賦能第一比較器。在530處,第一和第二比較器兩者皆是有效的,從而檢查處理核心在無故障的情況下正以鎖步方式進行操作。在540處,計算設備在核心保持以鎖步方式進行操作的同時去能第二比較器,而第一比較器是有效的並且驗證核心在未偵測到故障的情況下處於鎖步中。在550處,對第二比較器的診斷完成,並且計算設備賦能第二比較器。在560處,第一和第二比較器兩者皆是有效的,從而檢查處理核心在無故障的情況下以鎖步方式進行操作。在570處,計算設備在核心保持以鎖步方式進行操作的同時去能第一比較器,而第二比較器是有效的並且驗證核心在未偵測到故障的情況下處於鎖步中。570處的操作可以是510處的操作的重複,其中計算設備繼續按照依次去能和檢查每個比較器,同時其他比較器和處理核心保持有效的連續循環進行操作。
等時線500圖示相比於使用先前已知技術的計算系統而言本案內容的實施例可以具有的一些優點。一個優點可能在於,由於在診斷程式在比較器上執行時處理系統(例如,核心)不是閒置的,因此不需要診斷程式在與鎖步計算系統的閒置時間持續時間約束相比較少的時間內完成操作,這不同於與圖2A中所示的等時線相關聯的技術。另一優點可能在於,不存在計算設備的處理系統(例如,核心)沒有被至少一個比較器驗證的時間,這不同於與圖2B中所示的等時線相關聯的技術。
根據本案內容的各態樣,計算設備可以具有故障後可操作的能力。亦即,即使在已經在比較器電路中發現故障之後,計算設備亦可以繼續利用以鎖步方式操作的核心而安全地操作,並且核心的操作由並沒有遭受故障的另一比較器電路進行驗證。下表示出基於計算設備的比較器的狀態、計算設備可以具有的各種操作模式。
根據本案內容的各態樣,使用具有故障後可操作模式的計算設備的系統(例如,汽車、UAV)可以允許該系統在比較器邏輯單元中偵測到故障之後安全地操作。故障後可操作模式中的繼續操作可以允許用於更換故障元件的時間及/或到達該系統可以被修理的服務中心的時間。
圖6是圖示被配置成根據本案內容的各態樣進行操作的計算設備601的方塊圖。計算設備601可以經由網路630連接到其他計算設備。一般來說,網路630可以是電信網路及/或廣域網路(WAN)。通常,計算設備601可以是被配置成根據本案內容的各態樣、利用處於鎖步中的核心進行操作的任何類型的計算設備,其包括(而不限於)桌上型電腦、伺服器、膝上型電腦、平板電腦、ADAS和UAV控制系統。
計算設備601通常包括處理器610,處理器610包括兩個處理核心612a、612b和兩個比較器電路614a、614b。處理核心612與比較器電路614相連接,比較器電路614中的每一者可以比較處理核心612的活動。根據本案內容的各態樣,計算設備601的第二比較器電路614b可以複製第一比較器電路614a的功能的子集,而不是複製第一比較器電路的全部功能。第二比較器電路可以驗證影響計算設備到受控系統(例如,汽車、UAV)的輸出的、處理核心612a和612b的輸出,而不驗證對記憶體(例如,L1快取記憶體、L2 快取記憶體)和其他元件的存取。此種計算設備可以被稱為具有「智慧」冗餘。例如,計算設備可以被配置成使得到受控系統的所有輸出穿過高級可擴展介面(AXI)匯流排及/或加速器一致性埠(ACP)匯流排。在該實例中,計算設備可以具有驗證處理系統的所有輸出的第一比較器電路、以及驗證在AXI和ACP匯流排上來自處理系統的輸出(而非來自處理系統的其他輸出)的第二比較器電路。
類似於圖1中的計算設備101,比較器電路614經由匯流排620連接到記憶體608、可選的網路介面設備618、儲存裝置609、輸入設備622和輸出設備624。比較器電路614a可以比較處理核心612的輸出,以確保處理核心612正以鎖步方式進行操作。比較器電路614b可以比較處理核心到受控系統的輸出。計算設備601通常根據作業系統(未圖示)進行操作。如上,可以使用支援本文中揭示的功能的任何作業系統。網路介面設備618可以是允許計算設備601經由網路630與其他計算設備進行通訊的任何類型的網路通訊設備。
儘管計算設備601被示為具有帶有多個核心的單個處理器,但是本案內容並不限於此,並且本案內容的各態樣可以在具有複數個單核心處理器的計算設備中及/或在具有複數個多核心處理器的計算設備中實施。如本文中所使用的,「比較器電路」可以代表處理器中的用於比較處理器的核心的操作的一或多個元件、計算設備中的與處理器分離並且用於比較處理器的核心的操作的一或多個元件、計算設備中的用於比較複數個處理器(例如,在多處理器計算設備中)的操作的一或多個元件,或者用於比較複數個其他處理器的操作的一或多個處理器。
根據本案內容的各態樣,具有第一比較器電路和複製第一比較器電路的功能的子集的第二比較器電路的計算設備可以具有故障後可操作能力,如前述。亦即,即使在已經在第二比較器電路中發現故障之後,計算設備亦可以繼續利用以鎖步方式操作的核心而安全地操作,並且核心的操作由第一比較器電路進行驗證,類似於上文。而且,即使在已經在第一比較器電路中發現故障之後,計算設備亦可以繼續安全地操作,其中到受控系統(例如,汽車)的輸出由第二比較器電路進行驗證。
根據本案內容的各態樣,與具有是彼此的複製的第一和第二比較器電路的計算設備相比,具有第一比較器電路和複製第一比較器電路的功能的子集的第二比較器電路的計算設備可以具有較低的複雜性及/或管理負擔較少。
根據本案內容的各態樣,具有第一比較器電路和第二比較器電路的計算設備可以賦能對鎖步計算系統的元件(例如,比較器電路)的例行檢查,而不需要針對計算設備的非有效的時間段。例如,如圖5中示出,可以在計算系統保持有效的同時由診斷程式檢查計算設備的第一比較器電路,而第二比較器驗證計算系統的處理系統正以鎖步方式進行操作。
已經描述若干態樣。然而,對該等態樣的各種修改是可能的,並且本文中提供的原理亦可以應用於其他態樣。此類方法的各種任務可以實施為可由邏輯元件的一或多個陣列(例如,微處理器、嵌入式控制器或IP核心)執行的指令集。
前述揭示的設備和功能可以被設計和被配置成儲存在電腦可讀取媒體上的電腦檔案(例如,RTL、GDSII、GERBER等)。一些或全部此類檔案可以被提供給基於此類檔案製作設備的製作處理常式。所得到的產品包括隨後被切割成半導體晶粒(die)並且被封裝成半導體晶片的半導體晶元。一些或全部此類檔案可以被提供給使用設計資料將製作裝備配置為製作本文中所述設備的製作處理常式。所得到的由電腦檔案形成的產品包括隨後被切割成半導體晶粒(例如,處理器101)並且被封裝的半導體晶元,並且可以進一步整合到包括但不限於以下各項的產品中:行動電話、智慧型電話、膝上型電腦、小筆電、平板設備、超級本、桌上型電腦、數位視訊錄影機、機上盒、伺服器和其中使用積體電路的任何其他設備。
在一個態樣中,電腦檔案形成設計結構,其包括以實體設計佈局、原理圖、硬體描述語言(例如,Verilog、VHDL等)的形式在上文描述並且在圖中示出的電路。例如,設計結構可以是如前述並且在圖中示出的電路的文字檔案或圖形表示。設計程序優選地將以下描述的電路合成(或轉化)到網表中,其中該網表(例如)是描述到積體電路設計中的其他元件和電路的連接並且被記錄在機器可讀取媒體中的至少一者上的導線、電晶體、邏輯閘、控制電路、I/O、模型等的清單。例如,媒體可以是儲存媒體,例如,CD、緊湊式快閃記憶體、其他快閃記憶體或硬碟機。在另一實施例中,本文中所描述的硬體、電路系統和方法可以被配置成電腦檔案,電腦檔案在由處理器執行時模擬前述並且在圖中示出的電路的功能。該等電腦檔案可以用於電路系統模擬工具、原理圖編輯器或其他軟體應用中。
如本文中所使用的,代表項目清單「中的至少一項」的用語代表彼等項目的任意組合,其包括單個成員。作為實例,「a
、b
或c
中的至少一項」意欲涵蓋a
、b
、c
、a-b
、a-c
、b-c
和a-b-c
以及與相同元素的倍數的任意組合(例如,a-a
、a-a-a
、a-a-b
、a-a-c
、a-b-b
、a-c-c
、b-b
、b-b-b
、b-b-c
、c-c
和c-c-c
或a
、b
和c
的任何其他排序)。
提供對所揭示的態樣的先前描述,以使得本領域技藝人士能夠實現或使用所揭示的態樣。對於本領域技藝人士而言,對該等態樣的各種修改將是容易顯而易見的,並且在不脫離本案內容的範圍的情況下,本文中所定義的原理可以應用於其他態樣。因此,本案內容並不意欲限於本文中所示的態樣,而是將被賦予與如由以下請求項定義的原理和新穎特徵一致的可能的最廣範圍。
101‧‧‧計算設備108‧‧‧記憶體109‧‧‧儲存裝置110‧‧‧處理器112a‧‧‧處理核心112b‧‧‧處理核心114‧‧‧比較器電路118‧‧‧網路介面設備120‧‧‧匯流排122‧‧‧輸入設備124‧‧‧輸出設備130‧‧‧網路200‧‧‧等時線210‧‧‧操作220‧‧‧操作230‧‧‧操作250‧‧‧等時線260‧‧‧操作270‧‧‧操作280‧‧‧操作301‧‧‧計算設備308‧‧‧記憶體309‧‧‧儲存裝置310‧‧‧處理器312a‧‧‧處理器核心312b‧‧‧處理器核心314a‧‧‧比較器314b‧‧‧比較器318‧‧‧網路介面設備320‧‧‧匯流排322‧‧‧輸入設備324‧‧‧輸出設備330‧‧‧網路400‧‧‧方法410‧‧‧操作420‧‧‧操作430‧‧‧操作500‧‧‧等時線510‧‧‧操作520‧‧‧操作530‧‧‧操作540‧‧‧操作550‧‧‧操作560‧‧‧操作570‧‧‧操作601‧‧‧計算設備608‧‧‧記憶體609‧‧‧儲存裝置610‧‧‧處理器612a‧‧‧處理核心612b‧‧‧處理核心614a‧‧‧比較器電路614b‧‧‧比較器電路618‧‧‧網路介面設備620‧‧‧匯流排622‧‧‧輸入設備624‧‧‧輸出設備630‧‧‧網路
為了獲得並且能夠詳細地理解上述態樣,可以經由參考附圖提供本案內容的以上簡要概述的態樣的更特定描述。
然而,應注意,附圖僅圖示本案內容的一些態樣,並且因此並不被視為對其範圍的限制,因為本案內容可以允許其他態樣。
圖1是被配置成根據本案內容的各態樣進行操作的示例性計算設備的功能方塊圖。
圖2A和圖2B圖示根據本案內容的各態樣的用於檢查鎖步計算系統的操作的技術的示例性等時線。
圖3是圖示被配置成根據本案內容的各態樣進行操作的計算設備的方塊圖。
圖4圖示根據本案內容的各態樣的可以由計算設備的一或多個處理系統執行的操作。
圖5圖示根據本案內容的各態樣的操作的示例性等時線。
圖6是圖示被配置成根據本案內容的各態樣進行操作的計算設備的方塊圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
500‧‧‧等時線
510‧‧‧操作
520‧‧‧操作
530‧‧‧操作
540‧‧‧操作
550‧‧‧操作
560‧‧‧操作
570‧‧‧操作
Claims (34)
- 一種用於對一設備的複數個處理系統的執行進行比較的方法,包括以下步驟:使用一第一比較器電路,將一程式在該複數個處理系統中的一第一處理系統上的執行與該程式在該複數個處理系統中的一第二處理系統上的執行進行比較;使用一第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較;及在使用該第一比較器電路的該比較之步驟正在進行的同時,在該第二比較器電路上執行一診斷程式,該診斷程式經配置以診斷該第二比較器電路的一故障。
- 如請求項1所述之方法,進一步包括以下步驟:在使用該第二比較器電路的該比較之步驟正在進行的同時,在該第一比較器電路上執行該診斷程式或另一診斷程式。
- 如請求項1所述之方法,進一步包括以下步驟:在執行該診斷程式之前,去能該第二比較器電路;及在執行該診斷程式之後,賦能該第二比較器電路。
- 如請求項1所述之方法,其中將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較之步驟包括以下步驟:將由該第一處理系統寫入到一記憶體的第一輸出與由該第二處理系統寫入到該記憶體的第二輸出進行比較。
- 如請求項1所述之方法,其中將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較之步驟包括以下步驟:將由該第一處理系統經由一或多個匯流排傳送的第一輸出與由該第二處理系統經由一或多個匯流排傳送的第二輸出進行比較。
- 如請求項5所述之方法,其中該一或多個匯流排包括一高級可擴展介面(AXI)匯流排或一加速器一致性埠(ACP)匯流排中的至少一項。
- 如請求項1所述之方法,其中:使用該第一比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較之步驟包括以下步驟:將該第一處理系統的第一輸出與該第二處理系統的第二輸出進行比較;及使用該第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較之步驟包括以下步驟:將該第一處理系統的 與該等第一輸出不同的第三輸出與該第二處理系統的與該等第二輸出不同的第四輸出進行比較。
- 如請求項1所述之方法,其中:該第一處理系統包括一多核心處理器的一第一核心;及該第二處理系統包括該多核心處理器的一第二核心。
- 如請求項1所述之方法,其中:該第一處理系統包括該設備的一第一處理器;及該第二處理系統包括該設備的一第二處理器。
- 如請求項1所述之方法,其中該診斷程式偵測該第二比較器電路中的一故障,以及該方法進一步包括以下步驟:輸出關於該設備具有該故障並且正在安全地操作的一指示。
- 如請求項1所述之方法,其中:使用該第一比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較之步驟包括以下步驟:將來自對另一設備進行控制的該第一處理系統和該第二處理系統的輸出進行比較;及使用該第二比較器電路,將該程式在該第一處理系 統上的該執行與該程式在該第二處理系統上的該執行進行比較之步驟包括以下步驟:將來自對另一設備進行控制的該第一處理系統和該第二處理系統的該輸出進行比較,並且將來自該第一處理系統的其他輸出與來自該第二處理系統的對應其他輸出進行比較。
- 一種用於執行非侵入式診斷的裝置,其包括:一第一處理系統;一第二處理系統;一第一比較器電路,其可操作為將一程式在該第一處理系統上的執行與該程式在該第二處理系統上的執行進行比較;及一第二比較器電路,其可操作為:將一程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較,以及在該第一比較器電路正在將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較的同時,執行一診斷程式,該診斷程式經配置以診斷該第二比較器電路的一故障。
- 如請求項12所述之裝置,其中該第一比較器電路可操作為:在該第二比較器電路正在將該程式在該第一處理系統上的該執行與該程式在該第二處理 系統上的該執行進行比較的同時,執行該診斷程式或另一診斷程式。
- 如請求項12所述之裝置,其中該第二比較器電路可操作為在執行該診斷程式之前被去能,以及可操作為在執行該診斷程式之後被賦能。
- 如請求項12所述之裝置,其中:該第一比較器電路被配置為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將由該第一處理系統寫入到一記憶體的第一輸出與由該第二處理系統寫入到該記憶體的第二輸出進行比較;及該第二比較器電路被配置為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將該等第一輸出與該等第二輸出進行比較。
- 如請求項12所述之裝置,其中:該第一比較器電路被配置為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將由該第一處理系統經由一或多個匯流排傳送的第一輸出與由該第二處理系統經由一或多個匯流排傳送的第二輸出進行比較;及該第二比較器電路被配置為藉由以下操作,將該程 式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將該等第一輸出與該等第二輸出進行比較。
- 如請求項16所述之裝置,其中該一或多個匯流排包括一高級可擴展介面(AXI)匯流排或一加速器一致性埠(ACP)匯流排中的至少一項。
- 如請求項12所述之裝置,其中:該第一比較器電路被配置為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將該第一處理系統的第一輸出與該第二處理系統的第二輸出進行比較;及該第二比較器電路被配置為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將該第一處理系統的與該等第一輸出不同的第三輸出與該第二處理系統的與該等第二輸出不同的第四輸出進行比較。
- 如請求項12所述之裝置,其中:該第一處理系統包括一多核心處理器的一第一核心;及該第二處理系統包括該多核心處理器的一第二核心。
- 如請求項12所述之裝置,其中: 該第一處理系統包括該裝置的一第一處理器;以及該第二處理系統包括該裝置的一第二處理器。
- 如請求項12所述之裝置,其中:該第一處理系統、該第二處理系統、該第一比較器電路和該第二比較器電路中的至少一項可操作為:基於該第二比較器電路執行該診斷程式,來偵測該第二比較器電路中的一故障;及該第一處理系統和該第二處理系統中的至少一項可操作為:輸出關於該裝置具有該故障並且正在安全地操作的一指示。
- 如請求項12所述之裝置,其中:該第一比較器電路可操作為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將來自對一設備進行控制的該第一處理系統和該第二處理系統的輸出進行比較;及該第二比較器電路可操作為藉由以下操作,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較:將來自對該設備進行控制的該第一處理系統和該第二處理系統的該輸出進行比較,以及將來自該第一處理系統的其他輸出與來自該第二處理系統的對應其他輸出進行比較。
- 一種用於執行非侵入式診斷的裝置,包括:用於處理的第一構件;用於處理的第二構件;用於將一程式在該用於處理的第一構件上的執行與該程式在用於處理的一第二構件上的執行進行比較的第一構件;用於將該程式在該用於處理的第一構件上的該執行與該程式在該用於處理的第二構件上的該執行進行比較的第二構件;及用於在該用於比較的第一構件正在將該程式在該用於處理的第一構件上的該執行與該程式在該用於處理的第二構件上的該執行進行比較的同時,在該用於比較的第二構件上執行經配置以診斷該用於比較的第二構件的一故障的一診斷程式的構件。
- 如請求項23所述之裝置,進一步包括:用於在該用於比較的第二構件正在將該程式在該用於處理的第一構件上的該執行與該程式在該用於處理的第二構件上的該執行進行比較的同時,在該用於比較的第一構件上執行該診斷程式或另一診斷程式的構件。
- 如請求項23所述之裝置,進一步包括: 用於在執行該診斷程式之前,去能該用於比較的第二構件的構件;及用於在執行該診斷程式之後,賦能該用於比較的第二構件的構件。
- 如請求項23所述之裝置,其中:該用於比較的第一構件包括:用於將由該用於處理的第一構件寫入到一記憶體的第一輸出與由該用於處理的第二構件寫入到該記憶體的第二輸出進行比較的構件;及該用於比較的第二構件包括:用於將該等第一輸出與該等第二輸出進行比較的構件。
- 如請求項23所述之裝置,其中:該用於比較的第一構件包括:用於將由該用於處理的第一構件經由一或多個匯流排傳送的第一輸出與由該用於處理的第二構件經由一或多個匯流排傳送的第二輸出進行比較的構件;及該用於比較的第二構件包括:用於將該等第一輸出與該等第二輸出進行比較的構件。
- 如請求項27所述之裝置,其中該一或多個匯流排包括一高級可擴展介面(AXI)匯流排或一加速器一致性埠(ACP)匯流排中的至少一項。
- 如請求項23所述之裝置,其中: 該用於比較的第一構件包括:用於將該用於處理的第一構件的第一輸出與該用於處理的第二構件的第二輸出進行比較的構件;及該用於比較的第二構件包括:用於將該第一處理系統的與該第一輸出不同的第三輸出與該第二處理系統的與該第二輸出不同的第四輸出進行比較的構件。
- 如請求項23所述之裝置,其中:該用於處理的第一構件包括一多核心處理器的一第一核心;及該用於處理的第二構件包括該多核心處理器的一第二核心。
- 如請求項23所述之裝置,其中:該用於處理的第一構件包括該裝置的一第一處理器;及該用於處理的第二構件包括該裝置的一第二處理器。
- 如請求項23所述之裝置,其中:該用於處理的第一構件、該用於處理的第二構件、該用於比較的第一構件和該用於比較的第二構件中的至少一項包括:用於基於該用於比較的第二構件執行該診斷程式,來偵測該用於比較的第二構件中的一故障的構件;並且 該用於處理的第一構件和該用於處理的第二構件中的至少一項包括:用於輸出關於該裝置具有該故障並且正在安全地操作的一指示的構件。
- 如請求項23所述之裝置,其中:該用於比較的第一構件包括:用於將來自對另一設備進行控制的該用於處理的第一構件和該用於處理的第二構件的輸出進行比較的構件;及該用於比較的第二構件包括:用於將來自對該另一設備進行控制的該用於處理的第一構件和該用於處理的第二構件的該輸出進行比較的構件,以及將來自該用於處理的第一構件的其他輸出與來自該用於處理的第二構件的對應其他輸出進行比較的構件。
- 一種包括指令的非暫態電腦可讀取媒體,該等指令在由一或多個處理系統執行時使得該一或多個處理系統執行包括以下各項的操作:使用一第一比較器電路,將一程式在該複數個處理系統中的一第一處理系統上的執行與該程式在該複數個處理系統中的一第二處理系統上的執行進行比較;使用一第二比較器電路,將該程式在該第一處理系統上的該執行與該程式在該第二處理系統上的該執行進行比較;及在使用該第一比較器電路的該比較正在進行的同時, 在該第二比較器電路上執行一診斷程式,該診斷程式經配置以診斷該第二比較器電路的一故障。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/410,271 US10331532B2 (en) | 2017-01-19 | 2017-01-19 | Periodic non-intrusive diagnosis of lockstep systems |
US15/410,271 | 2017-01-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201830243A TW201830243A (zh) | 2018-08-16 |
TWI686695B true TWI686695B (zh) | 2020-03-01 |
Family
ID=60915647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106143515A TWI686695B (zh) | 2017-01-19 | 2017-12-12 | 鎖步系統的週期性非侵入式診斷 |
Country Status (8)
Country | Link |
---|---|
US (1) | US10331532B2 (zh) |
EP (1) | EP3555748B1 (zh) |
KR (1) | KR102016004B1 (zh) |
CN (1) | CN110140112B (zh) |
BR (1) | BR112019014536A2 (zh) |
SG (1) | SG11201905068VA (zh) |
TW (1) | TWI686695B (zh) |
WO (1) | WO2018136169A1 (zh) |
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- 2017-12-12 SG SG11201905068VA patent/SG11201905068VA/en unknown
- 2017-12-12 EP EP17823301.1A patent/EP3555748B1/en active Active
- 2017-12-12 TW TW106143515A patent/TWI686695B/zh active
- 2017-12-12 KR KR1020197020703A patent/KR102016004B1/ko active IP Right Grant
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- 2017-12-12 WO PCT/US2017/065685 patent/WO2018136169A1/en unknown
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SG11201905068VA (en) | 2019-08-27 |
CN110140112B (zh) | 2020-11-17 |
CN110140112A (zh) | 2019-08-16 |
WO2018136169A1 (en) | 2018-07-26 |
BR112019014536A2 (pt) | 2020-02-27 |
EP3555748B1 (en) | 2020-05-13 |
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US10331532B2 (en) | 2019-06-25 |
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