TWI683602B - 雜訊抑制電路裝置 - Google Patents

Abstract

一種雜訊抑制電路裝置，包含基板，一去耦合電容組，電源通道結構，帶拒濾波單元，及電磁能隙結構。該去耦合電容組設置於該基板，用以隔離第一頻段之雜訊。該電源通道結構設置於該基板，用以隔離第二頻段之雜訊。該帶拒濾波單元設置於該基板，用以隔離第三頻段之雜訊之至少一部份。該電磁能隙結構設置於該基板，用以隔離第四頻段之雜訊。

Description

雜訊抑制電路裝置

本發明關於一種雜訊抑制電路裝置，尤指一種包含多種隔離雜訊之手段的雜訊抑制電路裝置。

當電路形成於電路板上，訊號透過導線傳送之正確性常受到雜訊的影響，特別是在高速訊號傳輸之應用中，抑制雜訊已成為技術面的難題。

為了抑制雜訊，傳統上可設置電容於電路板上，從而濾除雜訊。然而，在複雜度較高的應用中，由於雜訊常分佈於多個頻段，僅使用電容已無法抑制多個頻段之雜訊。此外，亦須考量電路面積之限制。因此，本領域仍須更佳的解決方案，以改善雜訊抑制的工程效果。

實施例提供一種雜訊抑制電路裝置，包含基板，一去耦合電容組，電源通道結構，帶拒濾波單元，及電磁能隙結構。該去耦合電容組設置於該基板，用以隔離第一頻段之雜訊。該電源通道結構設置於該基板，用以隔離第二頻段之雜訊。該帶拒濾波單元設置於該基板，用以隔離第三頻段之雜訊之至少一第一部份。該電磁能隙結構設置於該基板，用以隔離第四頻段之雜訊。

100‧‧‧雜訊抑制電路裝置

100B‧‧‧基板

120‧‧‧去耦合電容組

1201‧‧‧第一電容

1202‧‧‧第二電容

130‧‧‧電源通道結構

1410‧‧‧第一帶拒濾波單元

1420‧‧‧第二帶拒濾波單元

150‧‧‧電磁能隙結構

1301‧‧‧上水平部份

1301A‧‧‧第一上水平端

1301B‧‧‧第二上水平端

1302‧‧‧垂直部份

1302A‧‧‧第一垂直端

1302B‧‧‧第二垂直端

1303‧‧‧下水平部份

1303A‧‧‧第一下水平端

1303B‧‧‧第二下水平端

1501‧‧‧第一電磁能隙結構部份

1501A‧‧‧第一外側

1501B‧‧‧第一內側

1502‧‧‧第二電磁能隙結構部份

1502A‧‧‧第二外側

1502B‧‧‧第二內側

INS‧‧‧受隔離節點

NSS‧‧‧雜訊源

211‧‧‧第一曲線

212‧‧‧第二曲線

213‧‧‧第三曲線

第1圖係實施例中，雜訊抑制電路裝置的示意圖。

第2圖係實施例中，饋入損失相對於頻率的波型示意圖。

第1圖係實施例中，雜訊抑制電路裝置100的示意圖。雜訊抑制電路裝置100可包含基板100B，去耦合電容組120，電源通道結構130，第一帶拒(band-stop)濾波單元1410，及電磁能隙(electromagnetic band-gap，又稱EBG)結構150。舉例而言，基板100B可為(但不限於)印刷電路板。

去耦合電容組120可設置於基板100B，用以隔離第一頻段之雜訊。電源通道結構130可設置於基板100B，用以隔離第二頻段之雜訊。第一帶拒濾波單元1410可設置於基板100B，用以隔離第三頻段之雜訊的至少一第一部份。電磁能隙結構150可設置於基板100B，用以隔離第四頻段之雜訊。此處所述的雜訊，可包含(但不限於)發生於基板100B之接地層至供電層之間的雜訊。

根據實施例，雜訊抑制電路裝置100可另包含第二帶拒濾波單元1420，第二帶拒濾波單元1420可設置於基板100B，用以隔離第三頻段之雜訊之第二部份。根據實施例，第一帶拒濾波單元1410及第二帶拒濾波單元1420可分別為四分之一波長(1/4λ)帶拒濾波單元

根據實施例，上述的第一頻段可小於第二頻段，第二頻段可小於第 四頻段，及第四頻段可小於第三頻段。舉例來說，第一頻段可為低頻的頻段，例如低於1吉赫(GHz)之頻段。第二頻段可為1吉赫至2吉赫之頻段。第三頻段的第一部份可為22吉赫之頻段，且第三頻段的第二部份可為11吉赫之頻段。第四頻段可為5.7吉赫至6吉赫之頻段。根據實施例，關於雜訊的隔離度，在第三頻段之第一部份的22吉赫之頻段可有30dB以上的隔離度，在第三頻段之第二部份的11吉赫之頻段可有50dB以上的隔離度，在第二頻段可有約50dB的隔離度，上述的隔離度僅為舉例。

上述各頻段的頻率數僅為舉例，並非用以限制實施例的範圍。如上述可知，藉由使用去耦合電容組120，電源通道結構130，第一帶拒濾波單元1410，第二帶拒濾波單元1420，及電磁能隙結構150，雜訊抑制電路裝置100分別抑制低頻至高頻之多頻段的雜訊。

如第1圖所示，電源通道結構130可具有Z型之形狀，電源通道結構130可包含上水平部份1301，垂直部份1302及下水平部份1303。其中，上水平部份1301可包含第一上水平端1301A及第二上水平端1301B。垂直部份1302可包含第一垂直端1302A及第二垂直端1302B，其中第一垂直端1302A可連接於第二上水平端1301B。下水平部份1303可包含第一下水平端1303A及第二下水平端1303B，第一下水平端1303A可連接於第二垂直端1302B。

上水平部份1301、垂直部份1302及下水平部份1303可實質上形成Z型的形狀。

根據實施例，去耦合電容組120可包含第一電容1201，其中電源通道結構130之上水平部份1301可耦接於第一電容1201。根據實施例，去耦合電容組 120可另包含第二電容1202，其中電源通道結構130之垂直部份1302可耦接於第二電容1202。舉例而言，第一電容1201可具有2.2奈法拉(nF)之電容值，第二電容1202可具有18奈法拉之電容值，上述電容值僅為舉例，非用以限制實施例的範圍。

根據實施例，電磁能隙結構150可包含第一電磁能隙結構部份1501及第二電磁能隙結構部份1502。第一電磁能隙結構部份1501及第二電磁能隙結構部份1502可實質上平行於電源通道結構130之垂直部份1302設置。電源通道結構130之垂直部份1302可位於第一電磁能隙結構部份1501及第二電磁能隙結構部份1502之間。

如第1圖所示，第一電磁能隙結構部份1501包含第一外側1501A及第一內側1501B。第二電磁能隙結構部份1502可包含第二外側1502A及第二內側1502B。第一帶拒濾波單元1410可位於第一電磁能隙結構部份1501之第一外側1501A。電源通道結構130之垂直部份1302可位於第一電磁能隙結構部份1501之第一內側1501B及第二電磁能隙結構部份1502之第二內側1502B之間。第二帶拒濾波單元1420可位於第二電磁能隙結構部份1502之第二外側1502A。

根據實施例，第一帶拒濾波單元1410可覆蓋雜訊源NSS，第二帶拒濾波單元1420可覆蓋受隔離節點INS，上述的第一頻段、第二頻段、第三頻段及第四頻段之雜訊可來自雜訊源NSS，雜訊抑制電路裝置100可係用以降低受隔離節點INS受到來自雜訊源NSS之雜訊的影響，此外，雜訊抑制電路裝置100也可抑制其他雜訊。經使用如第1圖之佈局方式，可將去耦合電容組120，電源通道結構130，第一帶拒濾波單元1410，第二帶拒濾波單元1420，及電磁能隙結構150 適宜地整合，故可增加雜訊抑制的頻段，亦可不過於增加電路面積。舉例而言，經使用第1圖所示的雜訊抑制電路裝置100，若以30dB為條件，可執行雜訊抑制的頻寬可由極低頻至40吉赫以上。

第2圖係實施例中，饋入損失(insertion loss)相對於頻率的波型示意圖。其中，縱軸為饋入損失值，橫軸為頻率。第一曲線211可對應到不使用實施例之雜訊抑制電路裝置100時量測到的結果，根據第一曲線211可見饋入損失偏高，亦即受雜訊影響較大。第二曲線212可對應到使用了實施例之電源通道結構130，第一帶拒濾波單元1410，第二帶拒濾波單元1420，及電磁能隙結構150時量測到的結果，根據第二曲線212可見饋入損失已降低，亦即受雜訊影響已較小。第三曲線213可對應到使用了實施例之去耦合電容組120，電源通道結構130，第一帶拒濾波單元1410，第二帶拒濾波單元1420，及電磁能隙結構150時量測到的結果，根據第三曲線213可見饋入損失可又降低，亦即受雜訊影響可更小。

綜上，經使用實施例提供的雜訊抑制電路裝置，可有效地整合多種隔離雜訊之手段，可提高對雜訊之隔離，亦可藉由完整且通過驗證的整合佈局方案，避免電路上的工程抵換問題，更可避免不必要地增加電路面積，故對於減少本領域的雜訊抑制之相關難題，有所助益。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧雜訊抑制電路裝置

100B‧‧‧基板

120‧‧‧去耦合電容組

1201‧‧‧第一電容

1202‧‧‧第二電容

130‧‧‧電源通道結構

1410‧‧‧第一帶拒濾波單元

1420‧‧‧第二帶拒濾波單元

150‧‧‧電磁能隙結構

1301‧‧‧上水平部份

1301A‧‧‧第一上水平端

1301B‧‧‧第二上水平端

1302‧‧‧垂直部份

1302A‧‧‧第一垂直端

1302B‧‧‧第二垂直端

1303‧‧‧下水平部份

1303A‧‧‧第一下水平端

1303B‧‧‧第二下水平端

1501‧‧‧第一電磁能隙結構部份

1501A‧‧‧第一外側

1501B‧‧‧第一內側

1502‧‧‧第二電磁能隙結構部份

1502A‧‧‧第二外側

1502B‧‧‧第二內側

INS‧‧‧受隔離節點

NSS‧‧‧雜訊源

Claims (9)

1. 一種雜訊抑制電路裝置，包含：一基板；一去耦合電容組，設置於該基板，用以隔離一第一頻段之雜訊；一電源通道結構，設置於該基板，該電源通道結構耦接至該去耦合電容組，用以隔離一第二頻段之雜訊；一第一帶拒濾波單元，設置於該基板，用以覆蓋一雜訊源，並隔離一第三頻段之雜訊之至少一第一部份；及一電磁能隙結構，設置於該基板，該電磁能隙結構耦接至該電源通道結構，用以隔離一第四頻段之雜訊；其中該第一頻段小於該第二頻段，該第二頻段小於該第四頻段，及該第四頻段小於該第三頻段。
2. 如請求項1所述的雜訊抑制電路裝置，另包含：一第二帶拒濾波單元，設置於該基板，用以覆蓋一受隔離節點，並隔離該第三頻段之雜訊之一第二部份。
3. 如請求項2所述的雜訊抑制電路裝置，其中該第一帶拒濾波單元及該第二帶拒濾波單元係四分之一波長帶拒濾波單元。
4. 如請求項1所述的雜訊抑制電路裝置，其中該電源通道結構具有一Z型，該電源通道結構包含一上水平部份，一垂直部份及一下水平部份，其中：該上水平部份包含一第一上水平端及一第二上水平端； 該垂直部份包含一第一垂直端及一第二垂直端，其中該第一垂直端連接於該第二上水平端；及該下水平部份包含一第一下水平端及一第二下水平端，其中該第一下水平端連接於該第二垂直端；其中該上水平部份、該垂直部份及該下水平部份實質上形成該Z型。
5. 如請求項4所述的雜訊抑制電路裝置，其中該去耦合電容組包含一第一電容，其中該電源通道結構之該上水平部份耦接於該第一電容。
6. 如請求項5所述的雜訊抑制電路裝置，其中該去耦合電容組另包含一第二電容，其中該電源通道結構之該垂直部份耦接於該第二電容。
7. 如請求項4所述的雜訊抑制電路裝置，其中：該電磁能隙結構包含一第一電磁能隙結構部份及一第二電磁能隙結構部份；該第一電磁能隙結構部份及該第二電磁能隙結構部份係實質上平行於該電源通道結構之該垂直部份設置；及該電源通道結構之該垂直部份係位於該第一電磁能隙結構部份及該第二電磁能隙結構部份之間。
8. 如請求項7所述的雜訊抑制電路裝置，另包含一第二帶拒濾波單元，設置於該基板，用以覆蓋一受隔離節點，並隔離該第三頻段雜訊之一第二部份，其中：該第一電磁能隙結構部份包含一第一外側及一第一內側； 該第二電磁能隙結構部份包含一第二外側及一第二內側；該第一帶拒濾波單元係位於該第一電磁能隙結構部份之該第一外側；該電源通道結構之該垂直部份係位於該第一電磁能隙結構部份之該第一內側及該第二電磁能隙結構部份之該第二內側之間；及該第二帶拒濾波單元係位於該第二電磁能隙結構部份之該第二外側。
9. 如請求項8所述的雜訊抑制電路裝置，其中該第一帶拒濾波單元覆蓋一雜訊源，該第二帶拒濾波單元覆蓋一受隔離節點，該第一頻段、該第二頻段、該第三頻段及該第四頻段之雜訊係來自該雜訊源，該雜訊抑制電路裝置係用以降低該受隔離節點受到來自該雜訊源之雜訊的影響。

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