TWI683362B - 矽鰭片結構的修整方法 - Google Patents

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Abstract

一種矽鰭片結構的修整方法,包含以下步驟: (a) 在一基材上形成一矽鰭片結構;及 (b) 使該矽鰭片結構與一極性溶液接觸,以使該矽鰭片結構的(100)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5、(110)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5,以及(100)晶面的蝕刻速率與(110)晶面的蝕刻速率的比值範圍介於0.9~1.1,該極性溶液包括四級銨氫氧化物、水及極性有機溶劑,該極性有機溶劑是選自於二甲基亞碸、環丁碸、四氫呋喃、N-甲基□咯烷酮或其組合。

Description

矽鰭片結構的修整方法
本發明是關於一種鰭式場效電晶體的矽鰭片結構的修整方法,特別是關於一種利用濕蝕刻工藝修整鰭式場效電晶體的矽鰭片結構的修整方法。
為了持續達到金屬氧化物半導體場效電晶體(MOSFET)的微縮,鰭式場效電晶體(FinFET)因應而生。
具有薄型鰭片結構的三閘極電晶體(Tri-gate)具有與現有工藝流程更兼容的優點,因此,三閘極電晶體可用作短通道高性能元件或低壓電路。三閘極電晶體的臨界電壓(threshold voltage,Vth)及漏電流(Off-current,Ioff)受到三閘極的拐角(corner)的頂面及側面的閘極電場(Gate electric fields)重疊的影響,因此需要透過修整鰭片及其拐角來抑制此種拐角效應(corner effect)。
例如,現有的其中一種矽鰭片修整方法是使用多循環氧化加上稀釋的氫氟酸來修整矽鰭片11,然而,矽基材12的淺溝槽隔離結構13或其他結構上的二氧化矽可能也會連帶被蝕刻(參閱圖1),並且會導致其他可靠性問題。
現有的另一種矽鰭片修整方法是利用鹼性物質,例如NH 4OH、TMAH等濕蝕刻矽鰭片21,形成修整後的矽鰭片21a。但是,上述鹼性物質對矽鰭片21的 (100)、(110)及(111) 晶面有很高的各向異性(anisotropic),而導致修整後的矽鰭片21a有頂點問題(tip-top issue)(參閱圖2)。
例如中國專利CN106206314A的矽鰭片修整方法,是在矽鰭片31上形成外延結構32,以補償矽鰭片31的(100)及(111)晶面上的較快蝕刻速率來解決上述的頂點問題,並形成具有特定形狀的修整後的矽鰭片31a(參閱圖3)。然而,該方法的控制非常複雜,而導致製造過程中的再現性差。
因此,本發明的目的,即在提供一種可以改善先前技術的至少一個缺點的矽鰭片結構的修整方法。
於是,本發明矽鰭片結構的修整方法,包含以下步驟: (a) 在一基材上形成一矽鰭片結構;及 (b) 使該矽鰭片結構與一極性溶液接觸,以使該矽鰭片結構的(100)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5、(110)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5,以及(100)晶面的蝕刻速率與(110)晶面的蝕刻速率的比值範圍介於0.9~1.1,該極性溶液包括四級銨氫氧化物、水及極性有機溶劑,該極性有機溶劑是選自於二甲基亞碸、環丁碸、四氫呋喃、N-甲基□咯烷酮或其組合。
本發明的功效在於:本發明透過使用對該矽鰭片結構的(100)、(110)及(111) 晶面具有特定的蝕刻選擇比的該極性溶液,使修整後的該矽鰭片結構具有所希望的形狀,不會導致修整後的該矽鰭片結構有頂點問題。且本發明方法不需於該矽鰭片結構上形成外延結構,整體工藝流程較為簡易。
本發明的另一功效在於:本發明透過使用該極性溶液修整該矽鰭片結構,使修整後的該矽鰭片結構具有較平滑的表面。
以下就本發明矽鰭片結構的修整方法進行詳細說明。
在該步驟(a), 在一基材上形成一矽鰭片結構(silicon fin structure)。在本發明的一些實施態樣中,該基材為塊體矽晶圓(bulk silicon wafer)或絕緣層覆矽晶圓(SOI wafer)。該矽鰭片結構具有密勒指數(100)、(110)及(111)的晶面。在本發明的一些實施態樣中,該基材包括淺溝槽隔離結構(shallow trench isolation structure,STI structure)。在該基材上形成該矽鰭片結構及淺溝槽隔離結構的具體方式,可使用任何現有的鰭狀場效電晶體(FinFET)的製備工藝,於此不再贅述。
在該步驟(b), 使該矽鰭片結構與一包括四級銨氫氧化物、水及極性有機溶劑的極性溶液接觸以修整該矽鰭片結構,形成修整後的矽鰭片結構。且該極性溶液在該矽鰭片結構的(100)晶面的蝕刻速率與在(111)晶面的蝕刻速率的比值範圍不大於2.5、在(110)晶面的蝕刻速率與在(111)晶面的蝕刻速率的比值範圍不大於2.5,以及在(100)晶面的蝕刻速率與在(110)晶面的蝕刻速率的比值範圍介於0.9~1.1,從而使該修整後的矽鰭片結構具有所希望的形狀,且該修整後的矽鰭片結構不會如同現有技術一樣存在著頂點問題(tip-top issue)。
參閱圖4,為本發明的一種實施態樣,該基材41具有淺溝槽隔離結構411,該矽鰭片結構42形成在該基材41上,該矽鰭片結構42與該極性溶液接觸後,形成該修整後的矽鰭片結構42a。
其中,該四級銨氫氧化物的作用是提供氫氧基,以蝕刻該矽鰭片結構,蝕刻的化學反應如下所示: Si + 2OH -+ 2H 2O→SiO 2(OH) 2 2-+ 2H 2較佳地,該四級銨氫氧化物是選自於四甲基銨氫氧化物(TMAH)、四乙基銨氫氧化物(TEAH)、四丁基銨氫氧化物(TBAH)、苄基三甲基銨氫氧化物或其組合。在本發明的一些實施態樣中,以該極性溶液的總量為100 wt%,該四級銨氫氧化物的含量比例範圍為0.1~5 wt%,更有助於該極性溶液對該矽鰭片結構的(100)、(110)及(111)晶面的蝕刻速率在更佳的範圍。更佳地,以該極性溶液的總量為100 wt%,該四級銨氫氧化物的含量比例範圍為0.5~2 wt%。
該極性有機溶劑使得該極性溶液對該矽鰭片結構具有良好的濕潤能力,從而有利於蝕刻反應的擴散及輸送。該極性有機溶劑的另一個作用是保護鰭式場效電晶體中其他結構的介電質不被該極性溶液蝕刻,上述介電質例如但不限於二氧化矽(SiO 2)、氮化矽(SiN)、碳氮化矽(SiCN)、氮氧化矽(SiON)等。該極性有機溶劑是選自於二甲基亞碸(DMSO)、環丁碸(sulfolane)、四氫呋喃(THF)、N-甲基□咯烷酮(NMP)或其組合。在本發明的一些實施態樣中,以該極性溶液的總量為100 wt%,該極性有機溶劑的含量比例範圍為5~90 wt%,更有助於該極性溶液對矽鰭片結構的(100)、(110)及(111)晶面的蝕刻選擇比在更佳的範圍。更佳地,以該極性溶液的總量為100 wt%,該極性有機溶劑的含量比例範圍為10~85 wt%。
較佳地,該極性溶液還包括陽離子界面活性劑。該陽離子界面活性劑會附著在該矽鰭片結構,形成能減緩該四級銨氫氧化物擴散的擴散阻擋層,進而減緩蝕刻反應的擴散。且該陽離子界面活性劑對該矽鰭片結構的(100)、(110)及(111)晶面有不同的親和力,從而更顯著地改變蝕刻選擇比(etching selectivity)。更佳地,該陽離子界面活性劑是選自於四級鏻氯化物、聚乙二醇的銨鹽[cationic ammonium salt of poly(ethylene glycol), 簡稱ASPEG]或其組合。在本發明的一些實施態樣中,以該極性溶液的總量為100 wt%,該陽離子界面活性劑的含量比例範圍為0.01~2wt%,能夠避免該極性溶液具有過多泡沫,以及更有助於該極性溶液對矽鰭片結構的(100)、(110)及(111)晶面的蝕刻選擇比在更佳的範圍。更佳地,以該極性溶液的總量為100 wt%,該陽離子界面活性劑的含量比例範圍為0.05~1 wt%。
本發明將就以下實施例來作進一步說明,但應瞭解的是,該實施例僅為例示說明之用,而不應被解釋為本發明實施之限制。
[實施例1]矽鰭片結構的修整方法 (a)利用黃光顯影搭配乾蝕刻, 在一個矽晶圓基材上形成一個矽鰭片結構。該矽鰭片結構具有(100) 、(110)及(111)的晶面。 (b) 在30℃的環境,使該矽鰭片結構與一極性溶液接觸3分鐘以修整該矽鰭片結構。該極性溶液包括0.8wt%的四甲基銨氫氧化物、35wt%的環丁碸、0.1wt%的聚乙二醇的銨鹽,以及64.1wt%的水。
[實施例2及比較例1]矽鰭片結構的修整方法 實施例2及比較例1的矽鰭片結構的修整方法是與實施例1的矽鰭片結構的修整方法相似,不同在於:在該實施例2及比較例1中,依據表1改變極性溶液的組成。
[測試例1] 在30℃的環境,使用實施例1中的該極性溶液,將表2所列的介電質薄膜與實施例1的極性溶液分別接觸20分鐘。
[測試例2] 測試例2是與測試例1相似,不同在於:在該測試例2,使用實施例2中的該極性溶液。
[性質評價]
1. 蝕刻速率: 以下用實施例1的該矽鰭片結構的(100)晶面以及比較例1的介電質薄膜,示例說明蝕刻速率的測量方式。實施例1的該矽鰭片結構的其他晶面、實施例2、比較例1及測試例2是根據同樣的測量方式得到蝕刻速率。 利用橢圓儀(廠商型號:J.A.woollam M-2000)量測實施例1的該矽鰭片結構的(100)晶面於修整前的厚度以及修整後的厚度[單位:埃(angstrom)]。並將修整前的厚度與修整後的厚度的差值除以該矽鰭片結構接觸該極性溶液的接觸時間,得到該矽鰭片結構的(100)晶面的蝕刻速率。 使用相似的測量方式,利用橢圓儀量測測試例1的介電質薄膜於修整前的厚度以及修整後的厚度[單位:埃(angstrom)]。並將修整前的厚度與修整後的厚度的差值除以該介電質薄膜接觸該極性溶液的接觸時間,得到該介電質薄膜的蝕刻速率。
2. 均方根表面粗糙度(RMS roughness): 利用原子力電子顯微鏡(atomic force microscope,簡稱 AFM;廠商為Bruker),量測實施例1至2及比較例1的矽鰭片結構的(100)晶面及(110)晶面於修整前及修整後的均方根粗糙度。
表1
  實施例1 實施例2 比較例1
極性溶液 四級銨氫氧化物 TMAH 0.8wt% TMAH 1.6wt% TMAH 2.38wt%
極性有機溶劑 sulfolane 35wt% sulfolane 75wt% 0 wt%
陽離子界面活性劑 ASPEG 0.1wt% ASPEG 0.1wt% 0 wt%
64.1wt% 23.3wt% 97.62wt%
蝕刻速率 (單位:埃/min) (100)晶面 14.3 19.3 100
(110)晶面 13 18 87.9
(111)晶面 7 8 16
蝕刻速率的比值 (100)/(111) 2.0 2.4 6.25
(110)/(111) 1.9 2.3 5.5
(100)/(110) 1.1 1.1 1.1
均分根粗糙度 (單位: nm) (100) 修整前 1.9 1.9 1.9
修整後 3.3 2.8 18.2
(110) 修整前 1.8 1.8 1.8
修整後 2.2 2.4 13.5
表2
  測試例1 測試例2
極性溶液 種類 實施例1 實施例2
四級銨氫氧化物 TMAH 0.8wt% TMAH 1.6wt%
極性有機溶劑 sulfolane 35wt% sulfolane 75wt%
陽離子界面活性劑 ASPEG 0.1wt% ASPEG 0.1wt%
64.1wt% 23.3wt%
蝕刻速率 (單位:埃/min) 介電質薄膜 SiO2 小於1 小於1
SiN 小於1 小於1
SiON 小於1 小於1
SiC 小於1 小於1
SiCN 小於1 小於1
註:「TMAH」表示四甲基銨氫氧化物;「sulfolane」表示環丁碸;「ASPEG」表示聚乙二醇的銨鹽。
由表1的結果可知,實施例1及2矽鰭片結構的修整方法,透過使用包括四級銨氫氧化物、極性有機溶劑、陽離子界面活性劑及水的極性溶液,使該矽鰭片結構的(100)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值不大於2.5,(110)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5,(100)晶面的蝕刻速率與(110)晶面的蝕刻速率的比值在0.9~1.1,進而使修整後的矽鰭片結構具有所希望的形狀。且相較於比較例1,實施例1及2矽鰭片結構的修整方法,透過使用該極性溶液,使修整後的矽鰭片具有較平滑的表面。
並由表2可知,實施例1及2矽鰭片結構的修整方法所使用的極性溶液幾乎不會蝕刻上述介電質薄膜。
綜上所述,本發明透過使用包括四級銨氫氧化物、水及極性有機溶劑的該極性溶液修整該矽鰭片結構,該極性溶液對該矽鰭片結構的(100)、(110)及(111) 晶面具有特定的蝕刻選擇比,因此本發明不需於該矽鰭片結構上形成外延結構,也能夠使修整後的該矽鰭片結構具有所希望的形狀,不會導致修整後的該矽鰭片結構有頂點問題,且本發明還能使修整後的該矽鰭片結構具有較平滑的表面。此外,本發明所使用的極性溶液幾乎不會蝕刻例如二氧化矽、氮化矽、碳氮化矽、氮氧化矽等介電質材料。故確實能達成本發明的目的。
惟以上所述者,僅為本發明的實施例而已,當不能以此限定本發明實施的範圍,凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾,皆仍屬本發明專利涵蓋的範圍內。
41‧‧‧基材 411‧‧‧淺溝槽隔離結構 42‧‧‧矽鰭片結構 42a‧‧‧修整後的矽鰭片結構
本發明的其他的特徵及功效,將於參照圖式的實施方式中清楚地呈現,其中:  圖1是一種現有技術的矽鰭片修整方法的一示意圖;  圖2是一種現有技術的矽鰭片修整方法的一示意圖;  圖3是一種現有技術的矽鰭片修整方法的一示意圖;及  圖4是本發明矽鰭片結構的修整方法的一示意圖。
41‧‧‧基材
411‧‧‧淺溝槽隔離結構
42‧‧‧矽鰭片結構
42a‧‧‧修整後的矽鰭片結構

Claims (7)

  1. 一種矽鰭片結構的修整方法,包含以下步驟: (a) 在一基材上形成一矽鰭片結構;及 ( b) 使該矽鰭片結構與一極性溶液接觸,以使該矽鰭片結構的(100)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5、(110)晶面的蝕刻速率與(111)晶面的蝕刻速率的比值範圍不大於2.5,以及(100)晶面的蝕刻速率與(110)晶面的蝕刻速率的比值範圍介於0.9~1.1,該極性溶液包括四級銨氫氧化物、水及極性有機溶劑,該極性有機溶劑是選自於二甲基亞碸、環丁碸、四氫呋喃、N-甲基□咯烷酮或其組合。
  2. 如請求項1所述的矽鰭片結構的修整方法,其中,該四級銨氫氧化物是選自於四甲基銨氫氧化物、四乙基銨氫氧化物、四丁基銨氫氧化物、苄基三甲基銨氫氧化物或其組合。
  3. 如請求項1所述的矽鰭片結構的修整方法,其中,該極性溶液還包括陽離子界面活性劑。
  4. 如請求項3所述的矽鰭片結構的修整方法,其中,該陽離子界面活性劑是選自於四級鏻氯化物、聚乙二醇的銨鹽或其組合。
  5. 如請求項3所述的矽鰭片結構的修整方法,其中,以該極性溶液的總量為100 wt%,該陽離子界面活性劑的含量比例範圍為0.01~2wt%。
  6. 如請求項1所述的矽鰭片結構的修整方法,其中,以該極性溶液的總量為100 wt%,該四級銨氫氧化物的含量比例範圍為0.1~5wt%。
  7. 如請求項1所述的矽鰭片結構的修整方法,其中,以該極性溶液的總量為100 wt%,該極性有機溶劑的含量比例範圍為5~90 wt%。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201517128A (zh) * 2013-06-28 2015-05-01 Intel Corp 用於III-N磊晶之具有Si(111)平面於Si(100)晶片上的奈米結構及奈米特徵
TW201616580A (zh) * 2014-10-24 2016-05-01 格羅方德半導體公司 新穎鰭結構及依斜型鰭之多臨限電壓形態及其形成方法
US20160211352A1 (en) * 2015-01-15 2016-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure
TW201631217A (zh) * 2014-12-26 2016-09-01 Fujifilm Corp 蝕刻液、使用其的蝕刻方法及半導體基板製品的製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354863B2 (en) * 2004-03-19 2008-04-08 Micron Technology, Inc. Methods of selectively removing silicon
JP4826846B2 (ja) * 2009-02-12 2011-11-30 信越化学工業株式会社 パターン形成方法
WO2012161790A1 (en) * 2011-02-24 2012-11-29 John Moore Concentrated chemical composition and method for removing photoresist during microelectric fabrication
CN103107072B (zh) * 2011-11-11 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种多栅极场效应晶体管器件的制造方法
US9873833B2 (en) * 2014-12-29 2018-01-23 Versum Materials Us, Llc Etchant solutions and method of use thereof
US10400167B2 (en) * 2015-11-25 2019-09-03 Versum Materials Us, Llc Etching compositions and methods for using same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201517128A (zh) * 2013-06-28 2015-05-01 Intel Corp 用於III-N磊晶之具有Si(111)平面於Si(100)晶片上的奈米結構及奈米特徵
TW201616580A (zh) * 2014-10-24 2016-05-01 格羅方德半導體公司 新穎鰭結構及依斜型鰭之多臨限電壓形態及其形成方法
TW201631217A (zh) * 2014-12-26 2016-09-01 Fujifilm Corp 蝕刻液、使用其的蝕刻方法及半導體基板製品的製造方法
US20160211352A1 (en) * 2015-01-15 2016-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure
CN106206314A (zh) * 2015-01-15 2016-12-07 台湾积体电路制造股份有限公司 修整鳍结构的方法

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