TWI678891B - 用於有效碼塊擴展的組合編碼方法及通訊裝置 - Google Patents

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Abstract

本發明描述了關於用於有效碼塊擴展的組合編碼設計的概念和示例。通訊設備的處理器可以將通訊通道的通道極化與針對較小尺寸的複數個第一碼塊的第一編碼方案進行組合以生成第二編碼方案。所述處理器還可以使用所述第二編碼方案對較大尺寸的複數個第二碼塊進行編碼。

Description

用於有效碼塊擴展的組合編碼方法及通訊裝置 【相關申請案的交叉引用】
本發明要求於2016年9月12日提交的申請號為62/393,262的美國臨時專利申請為優先權，其內容透過引用整體併入本發明。
本發明概括性地涉及無線通訊技術，更具體地涉及在通訊系統中用於有效碼塊擴展的組合編碼設計。
除非在本發明中另外指出，否則本部分中所描述的方法不作為下面列出的專利申請範圍的先前技術，並且而不被認為是包含在本部分中的先前技術。
在通訊系統中，由於通訊通道受到通道雜訊的影響，因而在從數位資料的源到接收機的傳輸期間可能會引入錯誤。因此，為在不可靠通訊通道上實現可靠的數位資料傳輸，通常會運用各種錯誤檢測技術以及錯誤校正技術來檢測和糾正錯誤。極化(polar)碼是一種改錯碼，具體的為一種線性塊改錯碼。基於短內核碼(short kernel code)的多次遞迴級聯構造極化碼，所述構造可將實體通道轉換為複數個虛擬外通道(virtual outer channels)。隨著遞迴次數增加，所述虛擬通道傾向於具 有高可靠性或低可靠性(因此是極化的，並且為資料的可靠傳輸可以將最可靠的通道分配給資料位元)。換而言之，通道極化是將通訊通道轉換或極化成更好或更差的複數個子通道的有效方法，而且透過適當地開發更好的子通道，可以實現接近通訊通道的通道容量。
以下發明內容僅是說明性的，並不意圖以任何方式進行限制。也即，透過提供下面的概述來介紹本發明所描述的新穎和非顯而易見技術的概念，亮點，益處和優點。在下面的詳細描述中將進一步描述選擇性的實現方式。因此，下面的發明內容不是為了確定所要求保護主題的基本特徵，也不是用於確定所要求保護主題的保護範圍。
在依據本發明所提出的方案和概念下，可以將有效地覆蓋較小碼塊尺寸的通道極化和編碼方案組合。有益地，所述組合生成能夠有效地覆蓋較大碼塊尺寸的編碼，同時以較低成本實現較小碼塊解碼器的最大複用。
在一個方面，一種方法可以涉及處理器將通訊通道的通道極化與用於較小尺寸的複數個第一碼塊的第一編碼方案組合以生成第二編碼方案。所述方法還可以涉及處理器使用所述第二編碼方案對較大尺寸的複數個第二碼塊進行編碼。
在一個方面中，一種裝置可以包括處理器。所述處理器可以包括組合電路和編碼電路。所述組合電路能夠將通訊通道的通道極化與用於較小尺寸的複數個第一碼塊的第一編碼方案組合以生成第二編碼方案。所述編碼電路能夠使用所述第二編碼方案對較大尺寸的複數個第二碼塊進行編碼。
值得注意的是，雖然這裡提供的描述可以在諸如無線保真(Wireless-Fidelity，Wi-Fi)，長期演進(Long term evolution，LTE)，高級長期演進(LTE-Advanced)，專業高級長期演進(LTE-Advanced Pro)，第5代(5th Generation，5G)，新無線電(New Radio，NR)以及物聯網(Internet-of-Things，IoT)等一些無線電存取技術，網路及網路拓撲的背景下，但所提出的概念，方案及其任何變形/衍生物可以在其他類型的無線電存取技術，網路和網路拓撲結構中實現。此外，儘管本發明描述的各種示例是在無線通訊的背景下，但是在適當的情況下，所提出的概念，方案及其任何變形/衍生物可適用於經由一個或複數個有線介質的通訊。因此，本發明的範圍不限於在此描述的示例。
100、200‧‧‧設計
300‧‧‧圖
400‧‧‧裝置
410‧‧‧處理器
412‧‧‧組合電路
414‧‧‧編碼電路
420‧‧‧記憶體
430‧‧‧通訊設備
500‧‧‧進程
510、520‧‧‧塊
伴隨下列圖式以提供對本發明的進一步理解，並且相關圖示被併入並構成本發明的一部分。所述圖式出了本發明的實施方式，並且與描述一起用於解釋本發明的原理。可以理解的是，為了清楚地說明本發明的概念，一些元件可能顯示與實際實施中的大小不成比例，因此所述圖示不一定是按比例進行繪製。
第1圖係依據本發明的實施方式的示例設計圖。
第2圖係依據本發明的實施方式的示例設計圖。
第3圖係依據本發明的實施方式的仿真中的性能示例圖。
第4圖係依據本發明的實施方式的示例裝置的塊圖。
第5圖係依據本發明的實施方式的示例進程的流程圖。
在此公開了所要求保護的主題的詳細實施例和實施方式。然而，應當理解的是，所公開的實施例和實施方式僅為所要求保護的主題的示意性說明，對於這些要求保護的主題可以以各種形式實施。然而，本發明可以以許多不同的形式來實施，並且不應所述被解釋為限於在此闡述的示例性實施例和實施方式。相反，本發明的描述可以透過提供這些示例性實施例和實施方式而變得徹底和完整，並且可以使得本發明的保護範圍充分地傳達給所屬領域具有通常知識者。在下面的描述中，公知特徵和公知技術的細節可以被省略以避免不必要地模糊所給出的實施例和實施方式。
概觀
一般而言，大的極化碼可認為是複數個「子碼」單元上的內部極化結構，其中每個子碼本身可以是小的極化碼。也就是說，Polar碼可以被分解為具有不同碼率的複數個Polar子碼並連接至內部通道極化結構。可以基於子通道的品質和/或每個通道使用的總目標資料速率來選擇碼率。在依據本發明提出的方案下，透過用例如但不限於特博(Turbo)碼，低密度同位元(Low-density parity-check，LDPC)碼或咬尾卷積碼(Tail-biting Convolution Code，TBCC)等另一種類型的編碼來替換所述子碼，可以構造一個大碼(large code)(非極化碼)。所述大碼能夠在內部極化結構上複用(reusing)具有附加簡單的連續刪除解碼或具有小列表尺寸的列表連續刪除(Successive Cancellation List，SCL)解碼的子碼解碼器。因此，可以實現具有子碼複雜度的大碼字(類極化(Polar-like))性能。可以透過順序地解碼複數個較小的極化子碼並在每個子碼(per-subcode)的基礎上執行極化連續刪除(Successive Cancellation，SC)解碼來實現複用較小的極化解碼器。因此，存儲/空間的複雜性可能會大大降低。例如，對於尺寸(size)為N的列表連續刪除(SCL)解碼，列表尺寸為L的空間複雜度為O(LN)。對於混合尺寸為N/M的SCL和尺寸為M的SC解碼，空間複雜度為O(LN/M+N)。在這個示例中，對於L=8和M=4，空間複雜度可以降低到40%以下，對於L=8和M=8，空間複雜度可以降低到小於25%。類似地，也可以減少計算/時間複雜度。
第1圖示出了依據本發明的實施方式的具有M=4的示例設計100。示例設計100是用於有效碼塊擴展(extension)的組合編碼的說明性且非限制性示例。第1圖中所示的尺寸為N/M的複數個子碼可以是極化子碼或其他類型的子碼(例如，Turbo碼，LDPC碼或TBCC)。示例設計100組合了能夠有效地覆蓋較小碼塊尺寸的通道極化和複數個編碼方案(例如，Polar碼，Turbo碼，LDPC碼和/或TBCC)，以生成能夠有效地覆蓋較大碼塊尺寸的編碼，同時以較低成本實現較小碼塊解碼器的最大複用。例如，在第1圖所示的示例中，對於混合尺寸N/M的SCL和尺寸M的SC解碼，空間複雜度可以從O(LN)降低到O(LN/M+N)。
對於極化碼，可以在每個子碼的基礎上增加每個子碼循環冗餘校驗(Cyclic redundancy check，CRC)或有助於子 碼解碼性能的任何其他方案。當使用CRC輔助的SCL解碼時，可以增加用於子碼的複數個局部(local)CRC。在某些情況下，可以在映射到子碼輸入之前引入專門設計的映射。也可以在每個子碼的基礎上增加上述機制。每個子碼的基礎上的增加為對開銷的折衷。
除了每個子碼性能輔助之外，依據本發明的所提出的方案可以添加全域校驗(global check)以確認分配給複數個子碼的所有資訊位元和/或消息位元的正確性。第2圖示出了依據本發明實施方式的具有M=4的示例設計200。在示例設計200中，可以擴展最後子碼的局部CRC以檢查整個消息的有效性。整個消息可能會有額外的校驗/CRC。如第2圖所示示例，對於具有尺寸為N/M的Polar子碼的Polar碼，子碼為單位(subcode-vise)的解碼相對於整個碼字解碼僅顯示出小的損失。
第3圖是依據本發明的實施方式的仿真中的性能示例圖300。在仿真中，N=16384，M=8(子碼尺寸為2048)，碼率等於0.5，對每個子碼執行10位元的CRC，其中最後一個10位元的CRC也用作全域CRC。就結果而言，相對於尺寸N為16384的SCL解碼，性能損失達到0.02dB。另外，在仿真中，存儲/空間複雜度降低到小於25%。而且，計算/時間複雜度大約減少了20%。
在所提出的方案下，儘管每個子碼可以是Polar碼，但是通常子碼可以是另一類型的子碼，例如但不限於，Turbo碼，LDPC碼，TBCC等。透過將子碼類型與尺寸為M的通道極化結構相組合，可以擴展子碼以覆蓋具有增強性能的M倍碼塊尺寸。例如，這可以透過適當選擇每個子碼的碼率來實現。可替換地或另外地，這可以透過具有小尺寸的SC解碼或SCL解碼來實現以運用上述通道極化結構。有利的是，由於可以以順序方式複用子碼解碼器來解碼大碼，因此解碼大碼的整個解碼器複雜度可以保持在與小子碼解碼器相同的次序。
在所提出的方案下，可以依據通道極化之後的子通道品質將資訊位元和/或消息位元適當地分配到每個子碼中。在一些實施方式當中，在低複雜度的實現中，可以複用Polar碼的好位元(good-bit)選擇方案。作為一個示例，對於目標資訊位元數為i的尺寸為N的Polar碼，可以依據Polar碼率匹配設計來選擇複數個好位元索引(indices)。依據位於i乘以N/M至(i+1)乘以N/(M-1)範圍內的好位元索引的數目，放置適當的資訊位元數於第i個子碼(其中，0
Figure TWI678891B_D0001
i
Figure TWI678891B_D0002
M-1)中。然後，每個子碼可以對分配的資訊位元數和碼位元數N/M進行速率匹配。
因此，依據本發明的所提出的方案可以被實現為允許控制通道解碼器有效地解碼小控制消息，並解碼依據本發明的組合結構編碼的大資料消息。此外，依據本發明的所提出的方案可以被實現為將指定的適度的碼塊尺寸的資料編碼設計擴展到較大的碼塊尺寸，從而在更寬的資源跨度上如在時間，頻率和/或空間方面提供更強的保護能力。此外，依據本發明的所提出的方案可以被實現為組合重傳的一個或複數個碼塊作為第一子碼塊並且組合新的一個或複數個資料碼塊作為後面的子碼塊以便透過運用通道極化增益在新的一個或複數個資料碼塊中應用較高的碼率。
在所提出的方案下，極化碼可適應於各種輸出碼位元長度，且複雜度大大降低。因此，本發明提供了包含任何合適的低複雜度速率匹配設計的一般流程。以下是依據本發明的編碼設計和解碼設計的描述。
關於編碼設計，依據本發明的流程可以涉及複數個操作。首先，可以基於所需的資訊位元長度K和碼率R來構造極化碼。碼位元數N和穿孔(punctured)編碼位元P可以由以下公式確定：N=2n,n=ceil(log2(K/R)) P=N-K/R
所述流程可以涉及確定尺寸為N的穿孔點陣圖(bitmap)。這裡，值1可以指示對應位元位置的穿孔(puncture)，並且值0可以指示不穿孔。該流程還可以涉及確定尺寸為N的凍結(frozen)點陣圖。這裡，值1可以用於向Polar解碼器指示對應位元位置的輸入值的凍結，並且值0可以指示可用於攜帶一個資訊位元可變輸入位元值。被穿孔的位元也可以為凍結的位元。
其次，尺寸為N的極化碼可以被劃分成N個子碼。尺寸N可以依據目標子碼解碼器的複雜度來調整。子碼的數量B可以由以下公式確定：B=min(1,N/Ns)
第三，依據以下公式可以確定具有每個子碼的適當的CRC尺寸，其中C i 表示遵從預定集合S={s0,s1,...sk-1}的子碼i中的CRC尺寸：
Figure TWI678891B_D0003
這裡，K i 是子碼i中的資訊位元數量。F i 是子碼i中的凍結位元數。P i 是子碼i中的穿孔位元數。M是為CRC編碼保持足夠數量的資訊位元所使用的參數，其並且可以被適當地設計。在一些實施方式中，K的值可以被設置為8。集合S可以被設計為包括可用或優選的一個或複數個CRC尺寸。在一些實現中，S={0,2,4,8}。
第四，可以執行CRC位元插入。可以不修改在構造Polar碼過程中所獲得的穿孔點陣圖。因此，不能透過額外的CRC位元插入來改變碼率R。該流程可能涉及確定具有資訊位元數量為K與所有C i 之和相加所得值的新凍結點陣圖，其中i從1變化到B。該流程還可以涉及在每個子碼中將CRC位元插入到具有較低索引(index)的非凍結(un-frozen)位元中。
關於解碼設計，依據本發明的流程可以涉及複數個操作。對於每個子碼，解碼可以複用具有目標清單尺寸為L的SCL解碼器。如果C i 不等於0，則可以在列表解碼期間在子碼的末尾執行CRC。所述子碼CRC可以用於向下選擇(down-select)L'個具有最佳路徑指標(metrics)的通過CRC校驗的資訊路徑。在一些實施方式中，解碼器複雜度的降低為優先使用L'等於1。在完成對一個子碼的解碼之後，解碼器可以執行列表大小為L並且以子碼為單位的SCL解碼，以較低索引的一個或複數個子碼解碼的結果獲取下一個子碼解碼的輸入。
值得注意的是可以考慮極化碼速率匹配(rate-matching)設計。依據在速率匹配之前的尺寸為N的Polar 碼的母碼率，一些通道輸出的複數個軟值(soft values)可以被設置為0或者與已知的位元符號相對應的大度量(magnitude)值。因此，可以使用多CRC輔助的極化解碼來解碼具有速率匹配和複數個CRC插入的極化碼。
鑒於以上情況，本領域的普通技術人員可以理解，所提出的方案，例如在5G/NR無線通訊網路中，可能存在多種可能的應用。一個示例應用可以是在5G/NR網路中透過Polar編碼的超可靠低延遲通訊(Ultra-Reliable Low Latency Communications，URLLC)資料。在這種應用中，控制極化解碼器可以對N小於等於512的極化尺寸應用列表解碼(list-decoding)。為了覆蓋尺寸大於512的資料，可能需要更大的極化碼。為了允許複用小極化解碼器，大的極化碼透過每子碼的CRC插入將其分解成尺寸為512的複數個極化子碼，以便為每個子碼複用小的極化解碼器。
所提出的方案的另一示例應用可以是透過LDPC編碼的URLLC資料。在這個應用中，例如，URLLC的資料通道可以使用增強型行動寬頻(Enhanced Mobile Broadband，eMBB)資料通道編碼，例如LDPC。最低的碼率可能是1/3或1/5。在不重新設計LDPC的情況下，極化的LDPC設計有可能提供更低的碼率。由於極化碼沒有錯誤基底(error floor)，所以極化的LDPC也有可能提高先前LDPC的錯誤基底性能。
所提出的方案的另一示例應用可以是增強的機器類型通訊(Enhanced Machine Type Communications，eMTC)。在這個應用中，使用TBCC的窄帶物聯網(Narrowband Internet of Things，NB-IoT)可以考慮用於5G/NR的eMTC。TBCC較為簡單，但碼塊尺寸超過100位元的TBCC性能不如Polar和LDPC。將所提出的編碼組合和擴展方案應用於TBCC和內(inner)極化結構，可以提高資料通道的性能，同時保持TBCC的低成本效益。
說明性的實施方式
第4圖示出了依據本發明實施方式的示例裝置400。裝置400可執行各種功能以實施本發明中包含以上所描述的設計100及200以及下文所描述的進程500中所描述的關於用於通訊系統中的有效碼塊擴展的組合編碼設計的方案，技術，進程及方法。
裝置400可以是電子裝置的一部分，其可以是可擕式或行動裝置，可穿戴裝置，無線通訊裝置或計算裝置。例如，裝置400可以在智慧手機，智慧手錶，個人數位助理，數碼相機或諸如平板電腦，膝上電腦或筆記型電腦的計算設備中實現。在通訊系統的背景下，裝置400可以在使用者設備(UE)或基地台(例如，演進型節點B(Evolved NodeB，eNB)，5G基地台(gNB)或發射和接收點(Transmit-and-Receive Point，TRP))中或作為其一部分來實現。在一些實現中，裝置400可以是機器類型裝置的一部分，其可以是諸如不動或靜態裝置，家庭裝置，有線通訊裝置或計算裝置這樣的IoT裝置。例如，裝置400可以在智慧恒溫器，智慧冰箱，智慧門鎖，無線揚聲器或家庭控制中心中實施。或者，裝置400可以以一個或複數個積體電路(Integrated-Circuit，IC)晶片的形式來實現，例如但不限於， 一個或複數個單核處理器，一個或複數個多核處理器或一個或複數個複雜指令集計算(Complex-Instruction-Set-Computing，CISC)處理器。裝置400可以包括第2圖中所示的元件中的至少一些，例如處理器410。裝置400還可以包括與本發明所提出的方案不相關的一個或複數個其它元件(例如，內部電源，顯示裝置和/或使用者介面裝置)。裝置400的這樣的部件在第4圖中沒有示出。為了簡單和簡潔起見，下面也未描述。
在一個方面，處理器410可以以一個或一個以上單核處理器，一個或一個以上多核處理器或一個或一個以上CISC處理器的形式來實施。也就是說，即使這裡使用單數術語「處理器」來指代處理器410，但是依據本發明，處理器410可以在一些實現中包括複數個處理器，而在其他實現中可以包括單個處理器。在另一方面，處理器410可以以具有電子元件的硬體(並且可選地軔體)的形式來實現，所述電子元件包括，例如但不限於，一個或複數個電晶體，一個或複數個二極體，一個或複數個電容器，一個或複數個電阻器，一個或複數個電感器，一個或複數個憶阻器和/或一個或複數個變容器，依據本發明實現特定目的對上述元件進行配置和佈置。換而言之，在至少一些實施方式中，處理器410是專門設計，安排和配置為執行特定任務的專用機器，上述特定任務包括與依據本發明的各種實施方式有關的用於有效碼塊擴展的組合編碼設計。
在一些實現中，裝置400還可以包括與處理器410耦接的通訊設備430。通訊設備430可以包括能夠無線地和/或經由一個或複數個有線介質發送和接收資料的收發器。
在一些實現中，裝置400還可以包括與處理器410耦接並且能夠被處理器410訪問並在其中存儲資料的記憶體420。記憶體420可以包括諸如動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)，靜態隨機存取記憶體(Static Random-Access Memory，SRAM)，閘流體隨機存取記憶體(Thyristor Random-Access Memory，T-RAM)和/或零電容器隨機存取記憶體(Zero-Capacitor Random-Access Memory，Z-RAM)之類的隨機存取記憶體(Random-Access Memory，RAM)。可選地或附加地，記憶體420可以包括諸如遮罩唯讀記憶體(Mask Read-Only Memory，ROM)，可程式設計唯讀記憶體(Programmable Read-Only Memory，PROM)，可擦除可程式設計唯讀記憶體(Erasable Programmable Read-Only Memory，EPROM)和/或電可擦除可程式設計唯讀記憶體(Electrically Erasable Programmable Read-Only Memory，EEPROM)之類的唯讀記憶體(Read-Only Memory ROM)類型。替換地或附加地，記憶體420可以包括諸如快閃記憶體，固態記憶體，鐵電隨機存取記憶體(Ferroelectric Random-Access Memory，FeRAM)，磁阻隨機存取記憶體(Magnetoresistive Random-Access Memory，MRAM)和/或相變(phase-change)記憶體之類的非揮發性隨機存取記憶體(Non-Volatile Random-Access Memory，NVRAM)。
在一些實施方式中，處理器410可以包括組合電路412和編碼電路414。組合電路412能夠將通訊通道的通道極化與用於較小尺寸的複數個第一碼塊的第一編碼方案進行組 合，以生成第二編碼方案。編碼電路414能夠使用第二編碼方案對較大尺寸的複數個第二碼塊進行編碼。
在一些實施方式中，第一編碼方案可運用經配置以解碼較小尺寸的複數個第一碼塊的一個或複數個較小碼塊解碼器。因此，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行編碼時，編碼電路414可透過複用第一編碼方案的一個或複數個較小碼塊解碼器來解碼較大尺寸的複數個第二碼塊。
在一些實施方式中，在透過複用一個或複數個較小碼塊解碼器來解碼較大尺寸的複數個第二碼塊時，編碼電路414可透過複用一個或複數個較小的極化解碼器來解碼所述較大尺寸的複數個第二碼塊。
在一些實施方式中，在組合通道極化和第一編碼方案中，組合電路412可將大碼分解成具有不同碼率的複數個子碼並連接至內部通道極化結構。
在一些實現中，在將大碼分解成具有不同碼率的複數個子碼中，組合電路412可以基於通訊通道的一個或複數個子通道的品質來選擇不同的碼率作為通道極化的結果。可選地或附加地，在將大碼分解成具有不同碼率的複數個子碼中，組合電路412可以基於每個通道使用的總目標資料速率來選擇不同的碼率。
在一些實施方式中，在將大碼分解成複數個子碼時，組合電路412可將大碼分配成複數個Polar子碼，複數個Turbo碼，複數個低密度同位元(LDPC)碼或複數個咬尾卷積碼(TBCC)。
在一些實施方式中，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行解碼時，編碼電路414可以順序地解碼複數個子碼。另外，編碼電路414可以在每個子碼的基礎上以小列表尺寸執行連續刪除(SC)解碼或列表連續刪除(SCL)解碼。
在一些實施方式中，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行解碼時，編碼電路414還可以在每個子碼的基礎上執行循環冗餘校驗(CRC)。而且，編碼電路414也可以對分佈到複數個子碼中的複數個位元的正確性(correctness)執行全域校驗。
在一些實施方式中，複數個子碼可以包括複數個Polar子碼。相應地，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行解碼時，編碼電路414可以順序地解碼複數個Polar子碼。而且，編碼電路414可以在每個子碼的基礎上以小列表尺寸執行極化SC解碼或SCL解碼。
第5圖示出了依據本發明實施方式的示例進程500。進程500可以表示實施所提出的概念和方案的一個方面，例如上面關於設計100和200以及裝置400所描述的各種方案中的一個或複數個。更具體地，進程500可以表示所提出的概念以及涉及在通訊系統中用於有效碼塊擴展的組合編碼設計方案。例如，進程500可以是上面提到的在通訊系統中用於有效碼塊擴展的組合編碼設計所提出方案的部分或全部示例實施方式。進程500可以包括如塊510和塊520中的一個或複數個所 示的一個或複數個操作，動作或功能。雖然被圖示為分離的塊，但取決於所期望的實施方式，可以將進程500的各個塊拆分為附加的塊，組合成更少的塊，或刪除。而且，進程500的所述塊/子塊可以按照第5圖所示的順序或者以不同的順序執行。可以反覆運算地執行進程500的所述塊/子塊。可以由裝置400或在裝置400中以及其任何變型來實現進程500。僅出於說明的目的且不限制範圍，進程500在以裝置400作為通訊裝置(例如，諸如智慧型電話的UE)的背景下進行如下描述。進程500可以在塊510處開始。
在塊510處，進程500可涉及裝置400的處理器410將通訊通道的通道極化與用於較小尺寸的複數個第一碼塊的第一編碼方案進行組合以生成第二編碼方案。進程500可以從塊510進行到塊520。
在塊520處，進程500可以涉及處理器410使用第二編碼方案對較大尺寸的複數個第二碼塊進行編碼。
在一些實施方式中，第一編碼方案可以運用經配置以解碼較小尺寸的複數個第一碼塊的一個或複數個較小碼塊解碼器使用一個或複數個較小碼塊解碼器，所述一個或複數個較小碼塊解碼器配置用於解碼該較小尺寸的該複數個第一碼塊。因此，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行編碼時，進程500可涉及處理器410經由複用第一編碼方案的一個或複數個較小碼塊解碼器來解碼較大尺寸的複數個第二碼塊。
在一些實施方式中，在經由複用一個或複數個較 小碼塊解碼器來解碼較大尺寸的複數個第二碼塊時，進程500可涉及處理器410經由複用一個或複數個較小的極化解碼器來解碼所述較大尺寸的複數個第二碼塊。
在一些實施方式中，在組合通訊通道的通道極化與第一編碼方案時，進程500可涉及處理器410將大碼分解成具有不同碼率的複數個子碼並連接至內部通道極化結構。
在一些實施方式中，在將大碼分解成具有不同碼率的複數個子碼中，進程500可以涉及處理器410基於通訊通道的一個或複數個子通道的品質選擇不同的碼率作為通道極化的結果。可選地或附加地，在將大碼分解成具有不同碼率的複數個子碼中，進程500可以涉及處理器410基於每通道使用的總目標資料速率來選擇不同的碼率。
在一些實施方式中，在將大碼分解成複數個子碼時，進程500可涉及處理器410將大碼分配成複數個Polar子碼，複數個Turbo碼，複數個LDPC碼或複數個TBCC。
在一些實施方式中，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行解碼時，進程500可以涉及處理器410順序地解碼複數個子碼。另外，進程500可以涉及處理器410以在每個子碼為基礎上以小列表尺寸執行SC解碼或SCL解碼。
在一些實施方式中，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行解碼時，進程500可涉及處理器410執行附加操作。例如，進程500可以涉及處理器410在每個子碼的基礎上執行CRC。而且，進程500可以涉及處理器410對分佈到複數個子碼中的複數個位元的正確性的執行局部校驗。
在一些實施方式中，複數個子碼可以包括複數個Polar子碼。因此，在使用第二編碼方案對較大尺寸的複數個第二碼塊進行解碼時，進程500可涉及處理器410順序解碼複數個Polar子碼。此外，進程500可涉及處理器410在每個子碼為基礎以小列表尺寸執行極化SC解碼或SCL解碼。
補充說明
本發明所描述的主題間或示出不同的元件包含在其他不同的元件內或與其他不同的元件連接。應當理解的是，這樣描述的架構僅僅是示例，並且實際上可用能夠獲取相同功能的許多其他架構實現。在概念意義上，用於實現相同功能的任何元件佈置被有效地「關聯」，從而實現期望的功能。因此，在此被組合以實現特定功能的任何兩個元件可被視為彼此「相關聯」，從而實現期望的功能，而與架構或中間元件無關。同樣地，如此關聯的任何兩個元件也可以被視為彼此「可操作地連接」或「可操作地耦接」以實現期望的功能，並且能夠如此關聯的任何兩個元件也可以被視為「可操作地耦接」，相互達成所需的功能。可操作地可耦接的具體示例包括但不限於實體上可配對的和/或實體上交互的元件和/或可無線交互和/或無線交互元件和/或邏輯交互和/或邏輯交互元件。
此外，關於本發明中基本上任何複數和/或單數術語的使用，所屬領域具有通常知識者可以依據上下文和/或應用適當地將複數轉化為單數和/或將單數轉化為複數。為了清楚起見，這裡可以明確地闡述各種單數/複數置換。
此外，所屬領域具有通常知識者將會理解，一般而言，本發明所使用的術語，特別是所附申請專利範圍(例如所附申請專利範圍書的主體)中的術語一般意圖為「開放」術語，例如，術語「包括」(including)應被解釋為「包括但不限於」，術語「具有」應被解釋為「至少具有」，術語「包括」(includes)應被解釋為「包括但不限於」等等。本領域的技術人員將會進一步理解，如果一引入的申請專利範圍引述的一具體數量是有意圖的，則這樣的意圖將在申請專利範圍中明確記載，並且在沒有這樣的表述的情況下，不存在這樣的意圖。例如，為幫助理解，以下所附申請專利範圍可以包含介紹性短語「至少一個」和「一個或複數個」的使用以引入申請專利範圍引述。然而，這種短語的使用不應當被解釋為暗示由不定冠詞「a」或「an」的申請專利範圍引述的提出將包含這種引入的申請專利範圍引述的任何特定申請專利範圍限制到僅包含一個這樣的引述的方式，甚至當相同的申請專利範圍包括介紹性短語「一個或複數個」或「至少一個」以及諸如「a」或「an」的不定冠詞，例如「a」和/或「an」應當解釋為意指「至少一個」或「一個或複數個」，對於引入用於申請專利範圍引述的定冠詞的使用也是如此。另外，所屬領域具有通常知識者將認識到，即使明確列舉了具體數量的引入的申請專利範圍，這樣的列舉應被解釋為至少意味著所列舉的數量，例如沒有其他修飾語的單調引述「兩個引述」，意指至少兩個引述，或者兩個或更複數個引述。此外，在一些示例中所使用類似於「A，B和C等中的至少一個」的慣例，通常這樣的構造旨在於所屬領域具有通常知識 者能夠理解所述慣例的含義，例如，「具有A，B和C中的至少一個的系統」將包括但不限於僅具有A，僅具有B，僅具有C，具有A和B，具有A和C，具有B和C，和/或具有A，B和C的系統。在一些示例中所使用類似於「A，B或C等中的至少一個」的慣例，通常這樣的構造旨在所屬領域具有通常知識者能夠理解所述慣例，例如「具有A，B或C中的至少一個的系統」將包括但不限於僅具有A，僅具有B，具有C，具有A和B，具有A和C，具有B和C，和/或具有A，B和C的系統。所屬領域具有通常知識者將進一步理解，在說明書，申請專利範圍書或圖式中，呈現兩個或更複數個替代術語的任何分離的詞和/或短語，實際上應理解為考慮可能包括術語中的一個，術語中的任一個或兩個術語。例如，短語「A或B」將被理解為可能包括「A」或「B」或「A和B」。
從前述內容可以理解，為了說明的目的，在此已經描述了本發明的各種實施方式，並且可以在不脫離本發明的範圍和精神的情況下進行各種修改。因此，本發明所公開的各種實施方式不旨在是限制性的，真實的範圍和精神由以下申請專利範圍指示。

Claims (13)

  1. 一種用於有效碼塊擴展的組合編碼方法，包括：處理器將通訊通道的通道極化與用於第一尺寸的複數個第一碼塊的第一編碼方案進行組合以生成第二編碼方案，其中該通訊通道的該通道極化與該第一編碼方案的該組合包括：將大碼分解成具有不同碼率的複數個子碼並且連接至內部通道極化結構；以及該處理器使用該第二編碼方案對第二尺寸的複數個第二碼塊進行編碼；其中，該第一尺寸小於該第二尺寸。
  2. 如申請專利範圍第1項之用於有效碼塊擴展的組合編碼方法，其中該第一編碼方案使用一個或複數個第一碼塊解碼器，該一個或複數個第一碼塊解碼器配置用於解碼該第一尺寸的該複數個第一碼塊，且其中，使用該第二編碼方案對該第二尺寸的該複數個第二碼塊進行編碼包含：經由複用該第一編碼方案的一個或複數個該第一碼塊解碼器來解碼該第二尺寸的該複數個第二碼塊。
  3. 如申請專利範圍第2項之用於有效碼塊擴展的組合編碼方法，其中經由複用該一個或複數個該第一碼塊解碼器來解碼該第二尺寸的該複數個第二碼塊包括：經由複用一個或複數個第一極化解碼器來解碼該第二尺寸的該複數個第二碼塊。
  4. 如申請專利範圍第1項之用於有效碼塊擴展的組合編碼方法，其中將該大碼分解成具有不同碼率的該複數個子碼包括：基於該通訊通道的一個或複數個子通道的品質來選擇該不同的碼率作為該通道極化的結果。
  5. 如申請專利範圍第1項之用於有效碼塊擴展的組合編碼方法，其中將該大碼分解成具有不同碼率的該複數個子碼包括：基於每個通道使用的總目標資料速率來選擇該不同的碼率。
  6. 如申請專利範圍第1項之用於有效碼塊擴展的組合編碼方法，其中將該大碼分解成該複數個子碼包括：將該大碼分配成複數個極化子碼，複數個特博碼，複數個低密度同位元碼或複數個咬尾卷積碼。
  7. 如申請專利範圍第1項之用於有效碼塊擴展的組合編碼方法，其中使用該第二編碼方案解碼該第二尺寸的該複數個第二碼塊包括：順序地解碼該複數個子碼；以及在每個子碼的基礎上以第一列表尺寸執行連續刪除解碼或列表連續刪除解碼。
  8. 如申請專利範圍第7項之用於有效碼塊擴展的組合編碼方法，其中使用該第二編碼方案對該第二尺寸的該複數個第二碼塊進行解碼還包括：在每個子碼的基礎上執行循環冗餘校驗；以及對分佈在該複數個子碼中的複數個位元的正確性執行全域校驗。
  9. 如申請專利範圍第1項之用於有效碼塊擴展的組合編碼方法，其中該複數個子碼包括複數個極化子碼，並且其中使用該第二編碼方案解碼該第二尺寸的該複數個第二碼塊包括：順序解碼該複數個極化子碼；以及在每子碼的基礎上以第一列表尺寸執行極化連續刪除解碼或列表連續刪除解碼。
  10. 一種通訊裝置，包括：處理器，該處理器包括：組合電路，該組合電路能夠將通訊通道的通道極化與用於第一尺寸的複數個第一碼塊的第一編碼方案進行組合以生成第二編碼方案，其中在組合該通道極化和該第一編碼方案時，該組合電路將大碼分解成具有不同碼率的複數個子碼並連接至內部通道極化結構；以及編碼電路，該編碼電路能夠使用該第二編碼方案對第二尺寸的複數個第二碼塊進行編碼。
  11. 如申請專利範圍第10項之通訊裝置，其中該第一編碼方案運用經配置以解碼該第一尺寸的該複數個第一碼塊的一個或複數個第一碼塊解碼器，且其中在使用該第二編碼方案對該第二尺寸的該複數個第二碼塊進行解碼時，該編碼電路經由複用該第一編碼方案的一個或複數個該第一碼塊解碼器來解碼該第二尺寸的該複數個第二碼塊。
  12. 如申請專利範圍第11項之通訊裝置，其中在經由複用該一個或複數個該第一碼塊解碼器來解碼該第二尺寸的該複數個第二碼塊時，該編碼電路經由複用一個或複數個第一極化解碼器來解碼該第二尺寸的該複數個第二碼塊。
  13. 如申請專利範圍第10項之通訊裝置，其中在將該大碼分解成具有不同碼率的該複數個子碼時，該組合電路基於該通訊通道的一個或複數個子通道的品質來選擇該不同的碼率作為該通道極化的結果。
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