WO2023282417A1 - 무선 통신 시스템에서 pc 폴라 코드를 이용하여 harq 기반으로 신호를 전송하기 위한 방법 및 그 장치 - Google Patents

Abstract

본 명세서의 일 실시예에 따른 무선 통신 시스템에서 제1 무선 장치가 PC 폴라 코드(parity check polar code, PC polar code)를 이용하여 HARQ(Hybrid Automatic Repeat reQuest)를 기반으로 신호를 전송하는 방법은 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드를 전송하는 단계, 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계 및 상기 제2 코드워드를 전송하는 단계를 포함한다.

Description

무선 통신 시스템에서 PC 폴라 코드를 이용하여 HARQ 기반으로 신호를 전송하기 위한 방법 및 그 장치

본 명세서는 무선 통신 시스템에서 PC 폴라 코드를 이용하여 HARQ 기반으로 신호를 전송하기 위한 방법 및 그 장치에 관한 것이다.

이동 통신 시스템은 사용자의 활동성을 보장하면서 음성 서비스를 제공하기 위해 개발되었다. 그러나 이동통신 시스템은 음성뿐 아니라 데이터 서비스까지 영역을 확장하였으며, 현재에는 폭발적인 트래픽의 증가로 인하여 자원의 부족 현상이 야기되고 사용자들이 보다 고속의 서비스를 요구하므로, 보다 발전된 이동 통신 시스템이 요구되고 있다.

차세대 이동 통신 시스템의 요구 조건은 크게 폭발적인 데이터 트래픽의 수용, 사용자 당 전송률의 획기적인 증가, 대폭 증가된 연결 디바이스 개수의 수용, 매우 낮은 단대단 지연(End-to-End Latency), 고에너지 효율을 지원할 수 있어야 한다. 이를 위하여 이중 연결성(Dual Connectivity), 대규모 다중 입출력(Massive MIMO: Massive Multiple Input Multiple Output), 전이중(In-band Full Duplex), 비직교 다중접속(NOMA: Non-Orthogonal Multiple Access), 초광대역(Super wideband) 지원, 단말 네트워킹(Device Networking) 등 다양한 기술들이 연구되고 있다.

본 명세서는 PC 폴라 코드(Parity Check Polar code, PC polar code)를 이용하여 HARQ를 기반으로 신호를 전송하기 위한 방법 및 그 장치를 제안한다. 종래 방식(예: NR 표준)은 PC 폴라 코드(PC polar code)를 control data의 전송에만 활용하고 있을 뿐, PC polar code를 통한 HARQ를 지원하지 않는다. 6G 시스템에서는 data 전송에도 PC polar code를 활용하기 위해 HARQ가 지원될 필요가 있다.

증분 프리징(Incremental Freezing, IF) HARQ 방식의 경우, data bit에 할당되는 비트 채널 인덱스(bit channel index)가 달라지게 된다. 이로 인해 재전송에 기초하여 수신된 코드워드와 최초 전송에 기초하여 수신된 코드워드의 컴바이닝(combining)은 재전송에 기초하여 수신된 코드워드의 복호(decoding) 이후에 가능하다.

증분 리던던시(Incremental Redundancy, IR) HARQ 방식의 경우, 재전송된 코드워드를 수신하게 되면 해당 코드워드에 대한 복호(decoding)없이 컴바이닝 동작이 가능하다. 따라서, IF HARQ는 IR HARQ 대비 시스템 성능 개선 정도가 크지 않다.

한편, IR HARQ를 지원하기 위해서는 최초 전송을 위해 생성된 코드워드가 재전송을 위해 생성된 코드워드에 포함되어야 하는 특성이 만족되어야 한다. 이와 관련, 재전송을 위한 폴라 코드의 크기(mother code size)가 최초 전송에 이용된 폴라 코드의 크기와 다를 수 있다. 이 경우, data bit는 폴라 인코더의 신뢰성에 따른 순서로 결정된 비트 채널 인덱스에 할당되는 바 최초 전송을 위해 생성된 코드워드는 재전송을 위해 생성된 코드워드에 포함되지 않는 문제점이 발생할 수 있다.

본 명세서는 PC 폴라 코드에 기반하는 IR HARQ를 지원함에 있어 상술한 문제점을 해결하기 위한 방법을 제안한다.

또한 PC polar code의 경우 data bit 외에도 PC bit가 코드워드에 포함된다. combining을 위해 초기 전송 코드워드의 coded bits를 포함하도록 재전송 코드워드가 생성되더라도 동작 효율 측면에서 PC bit와 data bit를 다르게 취급하여 재전송 코드워드를 생성할 필요가 있다.

본 명세서는 PC 폴라 코드에 기반하는 IR HARQ를 지원함에 있어 data bit와 PC bit의 차이를 고려하여 재전송 코드워드를 생성하는 방법을 제안한다.

본 명세서에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 무선 통신 시스템에서 제1 무선 장치가 PC 폴라 코드(parity check polar code, PC polar code)를 이용하여 HARQ(Hybrid Automatic Repeat reQuest)를 기반으로 신호를 전송하는 방법은 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드를 전송하는 단계, 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계 및 상기 제2 코드워드를 전송하는 단계를 포함한다.

상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성된다.

상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련될 수 있다.

상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당될 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당될 수 있다.

상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함할 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반한다.

상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여, 1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하며, 2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고, 3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며, 4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고, 5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정될 수 있다.

상기 적어도 하나의 제4 비트 채널 인덱스는 i) 상기 신뢰성의 순서 및 ii) 상기 적어도 하나의 제3 비트 채널 인덱스의 개수에 기반하여 결정될 수 있다.

상기 특정 비트 채널 인덱스들은 i) 상기 데이터 블록의 크기 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제1 특정 비트 채널 인덱스들 및 ii) 상기 적어도 하나의 제2 패리티 체크 비트의 개수 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제2 특정 비트 채널 인덱스들을 포함할 수 있다.

상기 하나 이상의 제1 특정 비트 채널 인덱스들에 상기 제3 비트 채널 인덱스가 하나 이상 포함되는 것에 기반하여, 상기 하나 이상의 제2 특정 비트 채널 인덱스들 중 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스가 상기 제1 특정 비트 채널 인덱스로 변경될 수 있다.

상기 제1 특정 비트 채널 인덱스로 변경된 상기 제2 특정 비트 채널 인덱스의 개수에 기반하는 상기 제4 비트 채널 인덱스가 상기 적어도 하나의 제2 패리티 체크 비트에 할당될 수 있다.

상기 신뢰성의 순서는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들과 관련된 신뢰성을 나타내는 값들의 내림차순에 기반할 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 i) 상기 하나 이상의 제1 비트 채널 인덱스들을 포함하거나, ii) 상기 하나 이상의 제1 비트 채널 인덱스들에 특정 값(first specific value)을 더 한 비트 채널 인덱스들을 포함할 수 있다.

상기 데이터 블록의 크기가 기 설정된 값보다 크거나 같은 것에 기반하여, 상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트 외에 하나 이상의 추가 패리티 체크 비트(one or more additional PC bits)를 더 포함할 수 있다.

상기 적어도 하나의 제2 패리티 체크 비트가 상기 하나 이상의 추가 패리티 체크 비트를 포함하는 것에 기반하여, 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제5 비트 채널 인덱스들을 포함할 수 있다.

상기 적어도 하나의 제5 비트 채널 인덱스들은 상기 제2 PC 폴라 코드의 전체 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들 및 상기 적어도 하나의 제4 비트 채널 인덱스들이 제외된 범위에서 상기 신뢰성의 순서에 따라 결정될 수 있다.

상기 특정 비트 값이 상기 적어도 하나의 제2 패리티 체크 비트에 대해서만 관련되는 경우, 상기 제2 PC 폴라 코드의 크기는 상기 제1 PC 폴라 코드의 크기와 동일할 수 있다.

본 명세서의 또 다른 실시예에 따른 무선 통신 시스템에서 PC 폴라 코드(parity check polar code, PC polar code)를 이용하여 HARQ(Hybrid Automatic Repeat reQuest)를 기반으로 신호를 전송하는 제1 무선 장치는 하나 이상의 송수신기, 상기 하나 이상의 송수신기를 제어하는 하나 이상의 프로세서들 및 상기 하나 이상의 프로세서들에 동작 가능하게 접속 가능하고, 상기 하나 이상의 프로세서들에 의해 실행될 때, 상기 하나 이상의 프로세서들이 동작들을 수행하도록 설정하는 지시(instruction)들을 저장하는 하나 이상의 메모리들을 포함한다.

상기 동작들은 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드를 전송하는 단계, 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계 및 상기 제2 코드워드를 전송하는 단계를 포함한다.

상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성된다.

상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련될 수 있다.

상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당될 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당될 수 있다.

상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함할 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반한다.

상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여, 1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하며, 2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고, 3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며, 4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고, 5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정될 수 있다.

상기 제1 무선 장치는 단말(User Equipment, UE) 또는 기지국(Base station, BS)에 기반할 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 i) 상기 하나 이상의 제1 비트 채널 인덱스들을 포함하거나, ii) 상기 하나 이상의 제1 비트 채널 인덱스들에 특정 값(first specific value)을 더 한 비트 채널 인덱스들을 포함할 수 있다.

상기 특정 비트 채널 인덱스들은 i) 상기 데이터 블록의 크기 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제1 특정 비트 채널 인덱스들 및 ii) 상기 적어도 하나의 제2 패리티 체크 비트의 개수 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제2 특정 비트 채널 인덱스들을 포함할 수 있다.

본 명세서의 또 다른 실시예에 따른 장치는 하나 이상의 메모리들 및 상기 하나 이상의 메모리들과 기능적으로 연결되어 있는 하나 이상의 프로세서들을 포함한다. 상기 하나 이상의 메모리들은, 상기 하나 이상의 프로세서들에 의해 실행될 때, 상기 하나 이상의 프로세서들이 동작들을 수행하도록 설정하는 지시(instruction)들을 저장한다.

상기 동작들은 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드를 전송하는 단계, 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계 및 상기 제2 코드워드를 전송하는 단계를 포함한다.

상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성된다.

상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련될 수 있다.

상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당될 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당될 수 있다.

상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함할 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반한다.

상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여, 1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하며, 2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고, 3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며, 4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고, 5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정될 수 있다.

본 명세서의 또 다른 실시예에 따른 하나 이상의 비일시적(non-transitory) 컴퓨터 판독 가능 매체는 하나 이상의 명령어를 저장한다. 상기 하나 이상의 명령어는, 하나 이상의 프로세서에 의해 실행되는 경우, 상기 하나 이상의 프로세서가 동작들을 수행하도록 설정된다.

상기 동작들은 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드를 전송하는 단계, 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계 및 상기 제2 코드워드를 전송하는 단계를 포함한다.

상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성된다.

상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련될 수 있다.

상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당될 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당될 수 있다.

상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함할 수 있다.

상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반한다.

상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여, 1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하며, 2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고, 3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며, 4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고, 5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정될 수 있다.

본 명세서의 실시예에 의하면, 재전송을 위한 코드워드의 생성을 위한 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하고, 패리티 체크 비트와 관련된 하위 폴라 서브코드의 비트 채널 인덱스의 비트 값은 0으로 설정된다.

상기 적어도 하나의 제4 비트 채널 인덱스를 통해 IR HARQ의 지원을 위한 특성이 충족된다. 무선 통신 시스템에서 PC 폴라 코드(PC polar code)에 기반하는 IR HARQ가 지원될 수 있다. 또한 폴라 코드에 기반하는 IR HARQ는 data 전송에 활용될 수 있는 바, reliability 측면에서 시스템 성능이 개선될 수 있다.

또한, 상기 적어도 하나의 제4 비트 채널 인덱스에 기반하는 상기 제2 코드워드의 생성에 있어 PC bit는 상위 폴라 서브코드에 배치되도록 설정되고, PC bit와 관련된 하위 폴라 서브코드의 비트 채널 인덱스의 비트 값은 0으로 설정된다. IR-HARQ 지원 특성을 충족시키기 위한 copy operation은 PC bit에 적용되지 않는다. 하위 폴라 서브코드의 비트 채널 인덱스가 PC bit에 대해서만 관련되는 경우에 해당 PC bit를 frozen bit로 설정된다. 따라서, mother code size의 증가가 coding gain에 기여하지 않는 경우에는 초기 전송과 동일한 mother code size에 기반하여 IR-HARQ가 지원될 수 있다

본 명세서에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

이하에 첨부되는 도면들은 본 명세서에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 본 명세서에 대한 실시 예들을 제공할 수 있다. 다만, 본 명세서의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다. 각 도면에서의 참조 번호(reference numerals)들은 구조적 구성요소(structural elements)를 의미할 수 있다.

도 1은 본 명세서에 적용 가능한 통신 시스템 예시를 나타낸 도면이다.

도 2는 본 명세서에 적용 가능한 무선 기기의 예시를 나타낸 도면이다.

도 3은 본 명세서에 적용 가능한 무선 기기의 다른 예시를 나타낸 도면이다.

도 4는 본 명세서에 적용 가능한 휴대 기기의 예시를 나타낸 도면이다.

도 5는 본 명세서에 적용 가능한 물리 채널들 및 이들을 이용한 신호 전송 방법을 나타낸 도면이다.

도 6은 본 명세서에 적용 가능한 전송 신호를 처리하는 방법을 나타낸 도면이다.

도 7은 본 명세서에 적용 가능한 무선 프레임의 구조를 나타낸 도면이다.

도 8은 본 명세서에 적용 가능한 슬롯 구조를 나타낸 도면이다.

도 9는 본 명세서에 적용 가능한 6G 시스템에서 제공 가능한 통신 구조의 일례를 나타낸 도면이다.

도 10은 본 명세서의 일 실시예에 따른 폴라 코딩을 위한 1차 레벨(1^st level)의 채널 컴바이닝을 나타낸 도면이다.

도 11은 본 명세서의 일 실시예에 따른 폴라 코딩을 위한 N차 레벨(N-th level)의 채널 컴바이닝을 설명하기 위한 도면이다.

도 12는 본 명세서의 일 실시예에 따른 패리티 체크 비트(parity check bit)의 생성을 설명하기 위한 도면이다.

도 13은 본 명세서의 일 실시예에 따른 IF-HARQ를 지원하기 위해 수행되는 폴라 인코딩 동작을 예시한다.

도 14는 본 명세서의 일 실시예에 따른 IF-HARQ를 지원하는 수신기 구조를 예시한다.

도 15는 본 명세서의 일 실시예에 따른 증분 리던던시(Incremental redundancy)와 관련된 인코딩 동작을 설명하기 위한 도면이다.

도 16은 본 명세서의 일 실시예에 따라 비트 채널(bit channel)의 신뢰성(reliability)이 큰 순서로 재배치된 비트 채널 인덱스들을 예시한다.

도 17은 본 명세서의 일 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트의 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 18은 본 명세서의 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 19는 본 명세서의 또 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 20은 본 명세서의 또 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 21은 본 명세서의 또 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 22는 본 명세서의 일 실시예에 따라 펑쳐링(puncturing)이 수행되는 경우 특정 데이터 블록 사이즈 및 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data를 예시하는 도면이다.

도 23은 본 명세서의 일 실시예에 따라 쇼트닝(shortening)이 수행되는 경우 특정 데이터 블록 사이즈 및 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 24는 본 명세서의 일 실시예에 따라 초기 전송에서 쇼트닝(shortening)이 수행되는 경우 IR-HARQ를 지원하기 위해 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 25는 본 명세서의 일 실시예에 따라 최초 전송에서 쇼트닝(shortening) 대신에 펑쳐링(puncturing)을 이용하여 codeword가 생성되는 동작을 설명하기 위한 도면이다.

도 26은 본 명세서의 일 실시예에 따라 무선 장치가 PC 폴라 코드를 이용하여 HARQ를 기반으로 신호를 전송하기 위한 방법을 설명하기 위한 흐름도이다.

이하의 실시 예들은 본 명세서의 구성요소들과 특징들을 소정 형태로 결합한 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려될 수 있다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 명세서의 실시 예를 구성할 수도 있다. 본 명세서의 실시 예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시 예의 일부 구성이나 특징은 다른 실시 예에 포함될 수 있고, 또는 다른 실시 예의 대응하는 구성 또는 특징과 교체될 수 있다.

도면에 대한 설명에서, 본 명세서의 요지를 흐릴 수 있는 절차 또는 단계 등은 기술하지 않았으며, 당업자의 수준에서 이해할 수 있을 정도의 절차 또는 단계는 또한 기술하지 아니하였다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함(comprising 또는 including)"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, "일(a 또는 an)", "하나(one)", "그(the)" 및 유사 관련어는 본 명세서를 기술하는 문맥에 있어서(특히, 이하의 청구항의 문맥에서) 본 명세서에 달리 지시되거나 문맥에 의해 분명하게 반박되지 않는 한, 단수 및 복수 모두를 포함하는 의미로 사용될 수 있다.

본 명세서에서 본 명세서의 실시예들은 기지국과 이동국 간의 데이터 송수신 관계를 중심으로 설명되었다. 여기서, 기지국은 이동국과 직접적으로 통신을 수행하는 네트워크의 종단 노드(terminal node)로서의 의미가 있다. 본 문서에서 기지국에 의해 수행되는 것으로 설명된 특정 동작은 경우에 따라서는 기지국의 상위 노드(upper node)에 의해 수행될 수도 있다.

즉, 기지국을 포함하는 다수의 네트워크 노드들(network nodes)로 이루어지는 네트워크에서 이동국과의 통신을 위해 수행되는 다양한 동작들은 기지국 또는 기지국 이외의 다른 네트워크 노드들에 의해 수행될 수 있다. 이때, '기지국'은 고정국(fixed station), Node B, eNB(eNode B), gNB(gNode B), ng-eNB, 발전된 기지국(advanced base station, ABS) 또는 억세스 포인트(access point) 등의 용어에 의해 대체될 수 있다.

또한, 본 명세서의 실시 예들에서 단말(terminal)은 사용자 기기(user equipment, UE), 이동국(mobile station, MS), 가입자국(subscriber station, SS), 이동 가입자 단말(mobile subscriber station, MSS), 이동 단말(mobile terminal) 또는 발전된 이동 단말(advanced mobile station, AMS) 등의 용어로 대체될 수 있다.

또한, 송신단은 데이터 서비스 또는 음성 서비스를 제공하는 고정 및/또는 이동 노드를 말하고, 수신단은 데이터 서비스 또는 음성 서비스를 수신하는 고정 및/또는 이동 노드를 의미한다. 따라서, 상향링크의 경우, 이동국이 송신단이 되고, 기지국이 수신단이 될 수 있다. 마찬가지로, 하향링크의 경우, 이동국이 수신단이 되고, 기지국이 송신단이 될 수 있다.

본 명세서의 실시 예들은 무선 접속 시스템들인 IEEE 802.xx 시스템, 3GPP(3^rd Generation Partnership Project) 시스템, 3GPP LTE(Long Term Evolution) 시스템, 3GPP 5G(5^th generation) NR(New Radio) 시스템 및 3GPP2 시스템 중 적어도 하나에 개시된 표준 문서들에 의해 뒷받침될 수 있으며, 특히, 본 명세서의 실시 예들은 3GPP TS(technical specification) 38.211, 3GPP TS 38.212, 3GPP TS 38.213, 3GPP TS 38.321 및 3GPP TS 38.331 문서들에 의해 뒷받침 될 수 있다.

또한, 본 명세서의 실시 예들은 다른 무선 접속 시스템에도 적용될 수 있으며, 상술한 시스템으로 한정되는 것은 아니다. 일 예로, 3GPP 5G NR 시스템 이후에 적용되는 시스템에 대해서도 적용 가능할 수 있으며, 특정 시스템에 한정되지 않는다.

즉, 본 명세서의 실시 예들 중 설명하지 않은 자명한 단계들 또는 부분들은 상기 문서들을 참조하여 설명될 수 있다. 또한, 본 문서에서 개시하고 있는 모든 용어들은 상기 표준 문서에 의해 설명될 수 있다.

이하, 본 명세서에 따른 바람직한 실시 형태를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 명세서의 예시적인 실시 형태를 설명하고자 하는 것이며, 본 명세서의 기술 구성이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.

또한, 본 명세서의 실시 예들에서 사용되는 특정 용어들은 본 명세서의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 명세서의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.

이하의 기술은 CDMA(code division multiple access), FDMA(frequency division multiple access), TDMA(time division multiple access), OFDMA(orthogonal frequency division multiple access), SC-FDMA(single carrier frequency division multiple access) 등과 같은 다양한 무선 접속 시스템에 적용될 수 있다.

하기에서는 이하 설명을 명확하게 하기 위해, 3GPP 통신 시스템(e.g.(예, LTE, NR 등)을 기반으로 설명하지만 본 명세서의 기술적 사상이 이에 제한되는 것은 아니다. LTE는 3GPP TS 36.xxx Release 8 이후의 기술을 의미할 수 있다. 세부적으로, 3GPP TS 36.xxx Release 10 이후의 LTE 기술은 LTE-A로 지칭되고, 3GPP TS 36.xxx Release 13 이후의 LTE 기술은 LTE-A pro로 지칭될 수 있다. 3GPP NR은 TS 38.xxx Release 15 이후의 기술을 의미할 수 있다. 3GPP 6G는 TS Release 17 및/또는 Release 18 이후의 기술을 의미할 수 있다. "xxx"는 표준 문서 세부 번호를 의미한다. LTE/NR/6G는 3GPP 시스템으로 통칭될 수 있다.

본 명세서에 사용된 배경기술, 용어, 약어 등에 관해서는 본 명세서 이전에 공개된 표준 문서에 기재된 사항을 참조할 수 있다. 일 예로, 36.xxx 및 38.xxx 표준 문서를 참조할 수 있다.

본 명세서에 적용 가능한 통신 시스템

이로 제한되는 것은 아니지만, 본 문서에 개시된 본 명세서의 다양한 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들은 기기들 간에 무선 통신/연결(예, 5G)을 필요로 하는 다양한 분야에 적용될 수 있다.

이하, 도면을 참조하여 보다 구체적으로 예시한다. 이하의 도면/설명에서 동일한 도면 부호는 다르게 기술하지 않는 한, 동일하거나 대응되는 하드웨어 블록, 소프트웨어 블록 또는 기능 블록을 예시할 수 있다.

도 1은 본 명세서에 적용되는 통신 시스템 예시를 도시한 도면이다. 도 1을 참조하면, 본 명세서에 적용되는 통신 시스템(100)은 무선 기기, 기지국 및 네트워크를 포함한다. 여기서, 무선 기기는 무선 접속 기술(예, 5G NR, LTE)을 이용하여 통신을 수행하는 기기를 의미하며, 통신/무선/5G 기기로 지칭될 수 있다. 이로 제한되는 것은 아니지만, 무선 기기는 로봇(100a), 차량(100b-1, 100b-2), XR(extended reality) 기기(100c), 휴대 기기(hand-held device)(100d), 가전(home appliance)(100e), IoT(Internet of Thing) 기기(100f), AI(artificial intelligence) 기기/서버(100g)를 포함할 수 있다. 예를 들어, 차량은 무선 통신 기능이 구비된 차량, 자율 주행 차량, 차량간 통신을 수행할 수 있는 차량 등을 포함할 수 있다. 여기서, 차량(100b-1, 100b-2)은 UAV(unmanned aerial vehicle)(예, 드론)를 포함할 수 있다. XR 기기(100c)는 AR(augmented reality)/VR(virtual reality)/MR(mixed reality) 기기를 포함하며, HMD(head-mounted device), 차량에 구비된 HUD(head-up display), 텔레비전, 스마트폰, 컴퓨터, 웨어러블 디바이스, 가전 기기, 디지털 사이니지(signage), 차량, 로봇 등의 형태로 구현될 수 있다. 휴대 기기(100d)는 스마트폰, 스마트패드, 웨어러블 기기(예, 스마트워치, 스마트글래스), 컴퓨터(예, 노트북 등) 등을 포함할 수 있다. 가전(100e)은 TV, 냉장고, 세탁기 등을 포함할 수 있다. IoT 기기(100f)는 센서, 스마트 미터 등을 포함할 수 있다. 예를 들어, 기지국(120), 네트워크(130)는 무선 기기로도 구현될 수 있으며, 특정 무선 기기(120a)는 다른 무선 기기에게 기지국/네트워크 노드로 동작할 수도 있다.

무선 기기(100a~100f)는 기지국(120)을 통해 네트워크(130)와 연결될 수 있다. 무선 기기(100a~100f)에는 AI 기술이 적용될 수 있으며, 무선 기기(100a~100f)는 네트워크(130)를 통해 AI 서버(100g)와 연결될 수 있다. 네트워크(130)는 3G 네트워크, 4G(예, LTE) 네트워크 또는 5G(예, NR) 네트워크 등을 이용하여 구성될 수 있다. 무선 기기(100a~100f)는 기지국(120)/네트워크(130)를 통해 서로 통신할 수도 있지만, 기지국(120)/네트워크(130)를 통하지 않고 직접 통신(예, 사이드링크 통신(sidelink communication))할 수도 있다. 예를 들어, 차량들(100b-1, 100b-2)은 직접 통신(예, V2V(vehicle to vehicle)/V2X(vehicle to everything) communication)을 할 수 있다. 또한, IoT 기기(100f)(예, 센서)는 다른 IoT 기기(예, 센서) 또는 다른 무선 기기(100a~100f)와 직접 통신을 할 수 있다.

무선 기기(100a~100f)/기지국(120), 기지국(120)/기지국(120) 간에는 무선 통신/연결(150a, 150b, 150c)이 이뤄질 수 있다. 여기서, 무선 통신/연결은 상향/하향링크 통신(150a)과 사이드링크 통신(150b)(또는, D2D 통신), 기지국간 통신(150c)(예, relay, IAB(integrated access backhaul))과 같은 다양한 무선 접속 기술(예, 5G NR)을 통해 이뤄질 수 있다. 무선 통신/연결(150a, 150b, 150c)을 통해 무선 기기와 기지국/무선 기기, 기지국과 기지국은 서로 무선 신호를 송신/수신할 수 있다. 예를 들어, 무선 통신/연결(150a, 150b, 150c)은 다양한 물리 채널을 통해 신호를 송신/수신할 수 있다. 이를 위해, 본 명세서의 다양한 제안들에 기반하여, 무선 신호의 송신/수신을 위한 다양한 구성정보 설정 과정, 다양한 신호 처리 과정(예, 채널 인코딩/디코딩, 변조/복조, 자원 매핑/디매핑 등), 자원 할당 과정 등 중 적어도 일부가 수행될 수 있다.

본 명세서에 적용 가능한 통신 시스템

도 2는 본 명세서에 적용될 수 있는 무선 기기의 예시를 도시한 도면이다.

도 2를 참조하면, 제1 무선 기기(200a)와 제2 무선 기기(200b)는 다양한 무선 접속 기술(예, LTE, NR)을 통해 무선 신호를 송수신할 수 있다. 여기서, {제1 무선 기기(200a), 제2 무선 기기(200b)}은 도 1의 {무선 기기(100x), 기지국(120)} 및/또는 {무선 기기(100x), 무선 기기(100x)}에 대응할 수 있다.

제1 무선 기기(200a)는 하나 이상의 프로세서(202a) 및 하나 이상의 메모리(204a)를 포함하며, 추가적으로 하나 이상의 송수신기(206a) 및/또는 하나 이상의 안테나(208a)을 더 포함할 수 있다. 프로세서(202a)는 메모리(204a) 및/또는 송수신기(206a)를 제어하며, 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들을 구현하도록 구성될 수 있다. 예를 들어, 프로세서(202a)는 메모리(204a) 내의 정보를 처리하여 제1 정보/신호를 생성한 뒤, 송수신기(206a)을 통해 제1 정보/신호를 포함하는 무선 신호를 전송할 수 있다. 또한, 프로세서(202a)는 송수신기(206a)를 통해 제2 정보/신호를 포함하는 무선 신호를 수신한 뒤, 제2 정보/신호의 신호 처리로부터 얻은 정보를 메모리(204a)에 저장할 수 있다. 메모리(204a)는 프로세서(202a)와 연결될 수 있고, 프로세서(202a)의 동작과 관련한 다양한 정보를 저장할 수 있다. 예를 들어, 메모리(204a)는 프로세서(202a)에 의해 제어되는 프로세스들 중 일부 또는 전부를 수행하거나, 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들을 수행하기 위한 명령들을 포함하는 소프트웨어 코드를 저장할 수 있다. 여기서, 프로세서(202a)와 메모리(204a)는 무선 통신 기술(예, LTE, NR)을 구현하도록 설계된 통신 모뎀/회로/칩의 일부일 수 있다. 송수신기(206a)는 프로세서(202a)와 연결될 수 있고, 하나 이상의 안테나(208a)를 통해 무선 신호를 송신 및/또는 수신할 수 있다. 송수신기(206a)는 송신기 및/또는 수신기를 포함할 수 있다. 송수신기(206a)는 RF(radio frequency) 유닛과 혼용될 수 있다. 본 명세서에서 무선 기기는 통신 모뎀/회로/칩을 의미할 수도 있다.

제2 무선 기기(200b)는 하나 이상의 프로세서(202b), 하나 이상의 메모리(204b)를 포함하며, 추가적으로 하나 이상의 송수신기(206b) 및/또는 하나 이상의 안테나(208b)를 더 포함할 수 있다. 프로세서(202b)는 메모리(204b) 및/또는 송수신기(206b)를 제어하며, 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들을 구현하도록 구성될 수 있다. 예를 들어, 프로세서(202b)는 메모리(204b) 내의 정보를 처리하여 제3 정보/신호를 생성한 뒤, 송수신기(206b)를 통해 제3 정보/신호를 포함하는 무선 신호를 전송할 수 있다. 또한, 프로세서(202b)는 송수신기(206b)를 통해 제4 정보/신호를 포함하는 무선 신호를 수신한 뒤, 제4 정보/신호의 신호 처리로부터 얻은 정보를 메모리(204b)에 저장할 수 있다. 메모리(204b)는 프로세서(202b)와 연결될 수 있고, 프로세서(202b)의 동작과 관련한 다양한 정보를 저장할 수 있다. 예를 들어, 메모리(204b)는 프로세서(202b)에 의해 제어되는 프로세스들 중 일부 또는 전부를 수행하거나, 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들을 수행하기 위한 명령들을 포함하는 소프트웨어 코드를 저장할 수 있다. 여기서, 프로세서(202b)와 메모리(204b)는 무선 통신 기술(예, LTE, NR)을 구현하도록 설계된 통신 모뎀/회로/칩의 일부일 수 있다. 송수신기(206b)는 프로세서(202b)와 연결될 수 있고, 하나 이상의 안테나(208b)를 통해 무선 신호를 송신 및/또는 수신할 수 있다. 송수신기(206b)는 송신기 및/또는 수신기를 포함할 수 있다 송수신기(206b)는 RF 유닛과 혼용될 수 있다. 본 명세서에서 무선 기기는 통신 모뎀/회로/칩을 의미할 수도 있다.

이하, 무선 기기(200a, 200b)의 하드웨어 요소에 대해 보다 구체적으로 설명한다. 이로 제한되는 것은 아니지만, 하나 이상의 프로토콜 계층이 하나 이상의 프로세서(202a, 202b)에 의해 구현될 수 있다. 예를 들어, 하나 이상의 프로세서(202a, 202b)는 하나 이상의 계층(예, PHY(physical), MAC(media access control), RLC(radio link control), PDCP(packet data convergence protocol), RRC(radio resource control), SDAP(service data adaptation protocol)와 같은 기능적 계층)을 구현할 수 있다. 하나 이상의 프로세서(202a, 202b)는 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들에 따라 하나 이상의 PDU(Protocol Data Unit) 및/또는 하나 이상의 SDU(service data unit)를 생성할 수 있다. 하나 이상의 프로세서(202a, 202b)는 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들에 따라 메시지, 제어정보, 데이터 또는 정보를 생성할 수 있다. 하나 이상의 프로세서(202a, 202b)는 본 문서에 개시된 기능, 절차, 제안 및/또는 방법에 따라 PDU, SDU, 메시지, 제어정보, 데이터 또는 정보를 포함하는 신호(예, 베이스밴드 신호)를 생성하여, 하나 이상의 송수신기(206a, 206b)에게 제공할 수 있다. 하나 이상의 프로세서(202a, 202b)는 하나 이상의 송수신기(206a, 206b)로부터 신호(예, 베이스밴드 신호)를 수신할 수 있고, 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들에 따라 PDU, SDU, 메시지, 제어정보, 데이터 또는 정보를 획득할 수 있다.

하나 이상의 프로세서(202a, 202b)는 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 또는 마이크로 컴퓨터로 지칭될 수 있다. 하나 이상의 프로세서(202a, 202b)는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합에 의해 구현될 수 있다. 일 예로, 하나 이상의 ASIC(application specific integrated circuit), 하나 이상의 DSP(digital signal processor), 하나 이상의 DSPD(digital signal processing device), 하나 이상의 PLD(programmable logic device) 또는 하나 이상의 FPGA(field programmable gate arrays)가 하나 이상의 프로세서(202a, 202b)에 포함될 수 있다. 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들은 펌웨어 또는 소프트웨어를 사용하여 구현될 수 있고, 펌웨어 또는 소프트웨어는 모듈, 절차, 기능 등을 포함하도록 구현될 수 있다. 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들은 수행하도록 설정된 펌웨어 또는 소프트웨어는 하나 이상의 프로세서(202a, 202b)에 포함되거나, 하나 이상의 메모리(204a, 204b)에 저장되어 하나 이상의 프로세서(202a, 202b)에 의해 구동될 수 있다. 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도들은 코드, 명령어 및/또는 명령어의 집합 형태로 펌웨어 또는 소프트웨어를 사용하여 구현될 수 있다.

하나 이상의 메모리(204a, 204b)는 하나 이상의 프로세서(202a, 202b)와 연결될 수 있고, 다양한 형태의 데이터, 신호, 메시지, 정보, 프로그램, 코드, 지시 및/또는 명령을 저장할 수 있다. 하나 이상의 메모리(204a, 204b)는 ROM(read only memory), RAM(random access memory), EPROM(erasable programmable read only memory), 플래시 메모리, 하드 드라이브, 레지스터, 캐쉬 메모리, 컴퓨터 판독 저장 매체 및/또는 이들의 조합으로 구성될 수 있다. 하나 이상의 메모리(204a, 204b)는 하나 이상의 프로세서(202a, 202b)의 내부 및/또는 외부에 위치할 수 있다. 또한, 하나 이상의 메모리(204a, 204b)는 유선 또는 무선 연결과 같은 다양한 기술을 통해 하나 이상의 프로세서(202a, 202b)와 연결될 수 있다.

하나 이상의 송수신기(206a, 206b)는 하나 이상의 다른 장치에게 본 문서의 방법들 및/또는 동작 순서도 등에서 언급되는 사용자 데이터, 제어 정보, 무선 신호/채널 등을 전송할 수 있다. 하나 이상의 송수신기(206a, 206b)는 하나 이상의 다른 장치로부터 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도 등에서 언급되는 사용자 데이터, 제어 정보, 무선 신호/채널 등을 수신할 수 있다. 예를 들어, 하나 이상의 송수신기(206a, 206b)는 하나 이상의 프로세서(202a, 202b)와 연결될 수 있고, 무선 신호를 송수신할 수 있다. 예를 들어, 하나 이상의 프로세서(202a, 202b)는 하나 이상의 송수신기(206a, 206b)가 하나 이상의 다른 장치에게 사용자 데이터, 제어 정보 또는 무선 신호를 전송하도록 제어할 수 있다. 또한, 하나 이상의 프로세서(202a, 202b)는 하나 이상의 송수신기(206a, 206b)가 하나 이상의 다른 장치로부터 사용자 데이터, 제어 정보 또는 무선 신호를 수신하도록 제어할 수 있다. 또한, 하나 이상의 송수신기(206a, 206b)는 하나 이상의 안테나(208a, 208b)와 연결될 수 있고, 하나 이상의 송수신기(206a, 206b)는 하나 이상의 안테나(208a, 208b)를 통해 본 문서에 개시된 설명, 기능, 절차, 제안, 방법 및/또는 동작 순서도 등에서 언급되는 사용자 데이터, 제어 정보, 무선 신호/채널 등을 송수신하도록 설정될 수 있다. 본 문서에서, 하나 이상의 안테나는 복수의 물리 안테나이거나, 복수의 논리 안테나(예, 안테나 포트)일 수 있다. 하나 이상의 송수신기(206a, 206b)는 수신된 사용자 데이터, 제어 정보, 무선 신호/채널 등을 하나 이상의 프로세서(202a, 202b)를 이용하여 처리하기 위해, 수신된 무선 신호/채널 등을 RF 밴드 신호에서 베이스밴드 신호로 변환(Convert)할 수 있다. 하나 이상의 송수신기(206a, 206b)는 하나 이상의 프로세서(202a, 202b)를 이용하여 처리된 사용자 데이터, 제어 정보, 무선 신호/채널 등을 베이스밴드 신호에서 RF 밴드 신호로 변환할 수 있다. 이를 위하여, 하나 이상의 송수신기(206a, 206b)는 (아날로그) 오실레이터 및/또는 필터를 포함할 수 있다.

본 명세서에 적용 가능한 무선 기기 구조

도 3은 본 명세서에 적용되는 무선 기기의 다른 예시를 도시한 도면이다.

도 3을 참조하면, 무선 기기(300)는 도 2의 무선 기기(200a, 200b)에 대응하며, 다양한 요소(element), 성분(component), 유닛/부(unit), 및/또는 모듈(module)로 구성될 수 있다. 예를 들어, 무선 기기(300)는 통신부(310), 제어부(320), 메모리부(330) 및 추가 요소(340)를 포함할 수 있다. 통신부는 통신 회로(312) 및 송수신기(들)(314)을 포함할 수 있다. 예를 들어, 통신 회로(312)는 도 2의 하나 이상의 프로세서(202a, 202b) 및/또는 하나 이상의 메모리(204a, 204b)를 포함할 수 있다. 예를 들어, 송수신기(들)(314)는 도 2의 하나 이상의 송수신기(206a, 206b) 및/또는 하나 이상의 안테나(208a, 208b)을 포함할 수 있다. 제어부(320)는 통신부(310), 메모리부(330) 및 추가 요소(340)와 전기적으로 연결되며 무선 기기의 제반 동작을 제어한다. 예를 들어, 제어부(320)는 메모리부(330)에 저장된 프로그램/코드/명령/정보에 기반하여 무선 기기의 전기적/기계적 동작을 제어할 수 있다. 또한, 제어부(320)는 메모리부(330)에 저장된 정보를 통신부(310)을 통해 외부(예, 다른 통신 기기)로 무선/유선 인터페이스를 통해 전송하거나, 통신부(310)를 통해 외부(예, 다른 통신 기기)로부터 무선/유선 인터페이스를 통해 수신된 정보를 메모리부(330)에 저장할 수 있다.

추가 요소(340)는 무선 기기의 종류에 따라 다양하게 구성될 수 있다. 예를 들어, 추가 요소(340)는 파워 유닛/배터리, 입출력부(input/output unit), 구동부 및 컴퓨팅부 중 적어도 하나를 포함할 수 있다. 이로 제한되는 것은 아니지만, 무선 기기(300)는 로봇(도 1, 100a), 차량(도 1, 100b-1, 100b-2), XR 기기(도 1, 100c), 휴대 기기(도 1, 100d), 가전(도 1, 100e), IoT 기기(도 1, 100f), 디지털 방송용 단말, 홀로그램 장치, 공공 안전 장치, MTC 장치, 의료 장치, 핀테크 장치(또는 금융 장치), 보안 장치, 기후/환경 장치, AI 서버/기기(도 1, 140), 기지국(도 1, 120), 네트워크 노드 등의 형태로 구현될 수 있다. 무선 기기는 사용-예/서비스에 따라 이동 가능하거나 고정된 장소에서 사용될 수 있다.

도 3에서 무선 기기(300) 내의 다양한 요소, 성분, 유닛/부, 및/또는 모듈은 전체가 유선 인터페이스를 통해 상호 연결되거나, 적어도 일부가 통신부(310)를 통해 무선으로 연결될 수 있다. 예를 들어, 무선 기기(300) 내에서 제어부(320)와 통신부(310)는 유선으로 연결되며, 제어부(320)와 제1 유닛(예, 130, 140)은 통신부(310)를 통해 무선으로 연결될 수 있다. 또한, 무선 기기(300) 내의 각 요소, 성분, 유닛/부, 및/또는 모듈은 하나 이상의 요소를 더 포함할 수 있다. 예를 들어, 제어부(320)는 하나 이상의 프로세서 집합으로 구성될 수 있다. 예를 들어, 제어부(320)는 통신 제어 프로세서, 어플리케이션 프로세서(application processor), ECU(electronic control unit), 그래픽 처리 프로세서, 메모리 제어 프로세서 등의 집합으로 구성될 수 있다. 다른 예로, 메모리부(330)는 RAM, DRAM(dynamic RAM), ROM, 플래시 메모리(flash memory), 휘발성 메모리(volatile memory), 비-휘발성 메모리(non-volatile memory) 및/또는 이들의 조합으로 구성될 수 있다.

본 명세서가 적용 가능한 휴대 기기

도 4는 본 명세서에 적용되는 휴대 기기의 예시를 도시한 도면이다.

도 4는 본 명세서에 적용되는 휴대 기기를 예시한다. 휴대 기기는 스마트폰, 스마트패드, 웨어러블 기기(예, 스마트 워치, 스마트 글래스), 휴대용 컴퓨터(예, 노트북 등)을 포함할 수 있다. 휴대 기기는 MS(mobile station), UT(user terminal), MSS(mobile subscriber station), SS(subscriber station), AMS(advanced mobile station) 또는 WT(wireless terminal)로 지칭될 수 있다.

도 4를 참조하면, 휴대 기기(400)는 안테나부(408), 통신부(410), 제어부(420), 메모리부(430), 전원공급부(440a), 인터페이스부(440b) 및 입출력부(440c)를 포함할 수 있다. 안테나부(408)는 통신부(410)의 일부로 구성될 수 있다. 블록 410~430/440a~440c는 각각 도 3의 블록 310~330/340에 대응한다.

통신부(410)는 다른 무선 기기, 기지국들과 신호(예, 데이터, 제어 신호 등)를 송수신할 수 있다. 제어부(420)는 휴대 기기(400)의 구성 요소들을 제어하여 다양한 동작을 수행할 수 있다. 제어부(420)는 AP(application processor)를 포함할 수 있다. 메모리부(430)는 휴대 기기(400)의 구동에 필요한 데이터/파라미터/프로그램/코드/명령을 저장할 수 있다. 또한, 메모리부(430)는 입/출력되는 데이터/정보 등을 저장할 수 있다. 전원공급부(440a)는 휴대 기기(400)에게 전원을 공급하며, 유/무선 충전 회로, 배터리 등을 포함할 수 있다. 인터페이스부(440b)는 휴대 기기(400)와 다른 외부 기기의 연결을 지원할 수 있다. 인터페이스부(440b)는 외부 기기와의 연결을 위한 다양한 포트(예, 오디오 입/출력 포트, 비디오 입/출력 포트)를 포함할 수 있다. 입출력부(440c)는 영상 정보/신호, 오디오 정보/신호, 데이터, 및/또는 사용자로부터 입력되는 정보를 입력 받거나 출력할 수 있다. 입출력부(440c)는 카메라, 마이크로폰, 사용자 입력부, 디스플레이부(440d), 스피커 및/또는 햅틱 모듈 등을 포함할 수 있다.

일 예로, 데이터 통신의 경우, 입출력부(440c)는 사용자로부터 입력된 정보/신호(예, 터치, 문자, 음성, 이미지, 비디오)를 획득하며, 획득된 정보/신호는 메모리부(430)에 저장될 수 있다. 통신부(410)는 메모리에 저장된 정보/신호를 무선 신호로 변환하고, 변환된 무선 신호를 다른 무선 기기에게 직접 전송하거나 기지국에게 전송할 수 있다. 또한, 통신부(410)는 다른 무선 기기 또는 기지국으로부터 무선 신호를 수신한 뒤, 수신된 무선 신호를 원래의 정보/신호로 복원할 수 있다. 복원된 정보/신호는 메모리부(430)에 저장된 뒤, 입출력부(440c)를 통해 다양한 형태(예, 문자, 음성, 이미지, 비디오, 햅틱)로 출력될 수 있다.

물리 채널들 및 일반적인 신호 전송

무선 접속 시스템에서 단말은 하향링크(downlink, DL)를 통해 기지국으로부터 정보를 수신하고, 상향링크(uplink, UL)를 통해 기지국으로 정보를 전송할 수 있다. 기지국과 단말이 송수신하는 정보는 일반 데이터 정보 및 다양한 제어 정보를 포함하고, 이들이 송수신 하는 정보의 종류/용도에 따라 다양한 물리 채널이 존재한다.

도 5는 본 명세서에 적용되는 물리 채널들 및 이들을 이용한 신호 전송 방법을 도시한 도면이다.

전원이 꺼진 상태에서 다시 전원이 켜지거나, 새로이 셀에 진입한 단말은 S1011 단계에서 기지국과 동기를 맞추는 등의 초기 셀 탐색(initial cell search) 작업을 수행한다. 이를 위해 단말은 기지국으로부터 주 동기 채널(primary synchronization channel, P-SCH) 및 부 동기 채널(secondary synchronization channel, S-SCH)을 수신하여 기지국과 동기를 맞추고, 셀 ID 등의 정보를 획득할 수 있다.

그 후, 단말은 기지국으로부터 물리 방송 채널(physical broadcast channel, PBCH) 신호를 수신하여 셀 내 방송 정보를 획득할 수 있다. 한편, 단말은 초기 셀 탐색 단계에서 하향링크 참조 신호 (DL RS: Downlink Reference Signal)를 수신하여 하향링크 채널 상태를 확인할 수 있다. 초기 셀 탐색을 마친 단말은 S1012 단계에서 물리 하향링크 제어 채널(physical downlink control channel, PDCCH) 및 물리 하향링크 제어 채널 정보에 따른 물리 하향링크 공유 채널(physical downlink control channel, PDSCH)을 수신하여 조금 더 구체적인 시스템 정보를 획득할 수 있다.

이후, 단말은 기지국에 접속을 완료하기 위해 이후 단계 S1013 내지 단계 S1016과 같은 임의 접속 과정(random access procedure)을 수행할 수 있다. 이를 위해 단말은 물리 임의 접속 채널(physical random access channel, PRACH)을 통해 프리앰블 (preamble)을 전송하고(S1013), 물리 하향링크 제어 채널 및 이에 대응하는 물리 하향링크 공유 채널을 통해 프리앰블에 대한 RAR(random access response)를 수신할 수 있다(S1014). 단말은 RAR 내의 스케줄링 정보를 이용하여 PUSCH(physical uplink shared channel)을 전송하고(S1015), 물리 하향링크 제어채널 신호 및 이에 대응하는 물리 하향링크 공유 채널 신호의 수신과 같은 충돌 해결 절차(contention resolution procedure)를 수행할 수 있다(S1016).

상술한 바와 같은 절차를 수행한 단말은 이후 일반적인 상/하향링크 신호 전송 절차로서 물리 하향링크 제어 채널 신호 및/또는 물리 하향링크 공유 채널 신호의 수신(S1017) 및 물리 상향링크 공유 채널(physical uplink shared channel, PUSCH) 신호 및/또는 물리 상향링크 제어 채널(physical uplink control channel, PUCCH) 신호의 전송(S1018)을 수행할 수 있다.

단말이 기지국으로 전송하는 제어정보를 통칭하여 상향링크 제어정보(uplink control information, UCI)라고 지칭한다. UCI는 HARQ-ACK/NACK(hybrid automatic repeat and request acknowledgement/negative-ACK), SR(scheduling request), CQI(channel quality indication), PMI(precoding matrix indication), RI(rank indication), BI(beam indication) 정보 등을 포함한다. 이때, UCI는 일반적으로 PUCCH를 통해 주기적으로 전송되지만, 실시 예에 따라(예, 제어정보와 트래픽 데이터가 동시에 전송되어야 할 경우) PUSCH를 통해 전송될 수 있다. 또한, 네트워크의 요청/지시에 의해 단말은 PUSCH를 통해 UCI를 비주기적으로 전송할 수 있다.

도 6은 본 명세서에 적용되는 전송 신호를 처리하는 방법을 도시한 도면이다. 일 예로, 전송 신호는 신호 처리 회로에 의해 처리될 수 있다. 이때, 신호 처리 회로(1200)는 스크램블러(1210), 변조기(1220), 레이어 매퍼(1230), 프리코더(1240), 자원 매퍼(1250), 신호 생성기(1260)를 포함할 수 있다. 이때, 일 예로, 도 6의 동작/기능은 도 2의 프로세서(202a, 202b) 및/또는 송수신기(206a, 206b)에서 수행될 수 있다. 또한, 일 예로, 도 6의 하드웨어 요소는 도 2의 프로세서(202a, 202b) 및/또는 송수신기(206a, 206b)에서 구현될 수 있다. 일 예로, 블록 1010~1060은 도 2의 프로세서(202a, 202b)에서 구현될 수 있다. 또한, 블록 1210~1250은 도 2의 프로세서(202a, 202b)에서 구현되고, 블록 1260은 도 2의 송수신기(206a, 206b)에서 구현될 수 있으며, 상술한 실시 예로 한정되지 않는다.

코드워드는 도 6의 신호 처리 회로(1200)를 거쳐 무선 신호로 변환될 수 있다. 여기서, 코드워드는 정보블록의 부호화된 비트 시퀀스이다. 정보블록은 전송블록(예, UL-SCH 전송블록, DL-SCH 전송블록)을 포함할 수 있다. 무선 신호는 도 5의 다양한 물리 채널(예, PUSCH, PDSCH)을 통해 전송될 수 있다. 구체적으로, 코드워드는 스크램블러(1210)에 의해 스크램블된 비트 시퀀스로 변환될 수 있다. 스크램블에 사용되는 스크램블 시퀀스는 초기화 값에 기반하여 생성되며, 초기화 값은 무선 기기의 ID 정보 등이 포함될 수 있다. 스크램블된 비트 시퀀스는 변조기(1220)에 의해 변조 심볼 시퀀스로 변조될 수 있다. 변조 방식은 pi/2-BPSK(pi/2-binary phase shift keying), m-PSK(m-phase shift keying), m-QAM(m-quadrature amplitude modulation) 등을 포함할 수 있다.

복소 변조 심볼 시퀀스는 레이어 매퍼(1230)에 의해 하나 이상의 전송 레이어로 매핑될 수 있다. 각 전송 레이어의 변조 심볼들은 프리코더(1240)에 의해 해당 안테나 포트(들)로 매핑될 수 있다(프리코딩). 프리코더(1240)의 출력 z는 레이어 매퍼(1230)의 출력 y를 N*M의 프리코딩 행렬 W와 곱해 얻을 수 있다. 여기서, N은 안테나 포트의 개수, M은 전송 레이어의 개수이다. 여기서, 프리코더(1240)는 복소 변조 심볼들에 대한 트랜스폼(transform) 프리코딩(예, DFT(discrete fourier transform) 변환)을 수행한 이후에 프리코딩을 수행할 수 있다. 또한, 프리코더(1240)는 트랜스폼 프리코딩을 수행하지 않고 프리코딩을 수행할 수 있다.

자원 매퍼(1250)는 각 안테나 포트의 변조 심볼들을 시간-주파수 자원에 매핑할 수 있다. 시간-주파수 자원은 시간 도메인에서 복수의 심볼(예, CP-OFDMA 심볼, DFT-s-OFDMA 심볼)을 포함하고, 주파수 도메인에서 복수의 부반송파를 포함할 수 있다. 신호 생성기(1260)는 매핑된 변조 심볼들로부터 무선 신호를 생성하며, 생성된 무선 신호는 각 안테나를 통해 다른 기기로 전송될 수 있다. 이를 위해, 신호 생성기(1260)는 IFFT(inverse fast fourier transform) 모듈 및 CP(cyclic prefix) 삽입기, DAC(digital-to-analog converter), 주파수 상향 변환기(frequency uplink converter) 등을 포함할 수 있다.

무선 기기에서 수신 신호를 위한 신호 처리 과정은 도 6의 신호 처리 과정(1210~1260)의 역으로 구성될 수 있다. 일 예로, 무선 기기(예, 도 2의 200a, 200b)는 안테나 포트/송수신기를 통해 외부로부터 무선 신호를 수신할 수 있다. 수신된 무선 신호는 신호 복원기를 통해 베이스밴드 신호로 변환될 수 있다. 이를 위해, 신호 복원기는 주파수 하향 변환기(frequency downlink converter), ADC(analog-to-digital converter), CP 제거기, FFT(fast fourier transform) 모듈을 포함할 수 있다. 이후, 베이스밴드 신호는 자원 디-매퍼 과정, 포스트코딩(postcoding) 과정, 복조 과정 및 디-스크램블 과정을 거쳐 코드워드로 복원될 수 있다. 코드워드는 복호(decoding)를 거쳐 원래의 정보블록으로 복원될 수 있다. 따라서, 수신 신호를 위한 신호 처리 회로(미도시)는 신호 복원기, 자원 디-매퍼, 포스트코더, 복조기, 디-스크램블러 및 복호기를 포함할 수 있다.

도 7은 본 명세서에 적용 가능한 무선 프레임의 구조를 도시한 도면이다.

NR 시스템에 기초한 상향링크 및 하향링크 전송은 도 7과 같은 프레임에 기초할 수 있다. 이때, 하나의 무선 프레임은 10ms의 길이를 가지며, 2개의 5ms 하프-프레임(half-frame, HF)으로 정의될 수 있다. 하나의 하프-프레임은 5개의 1ms 서브프레임(subframe, SF)으로 정의될 수 있다. 하나의 서브프레임은 하나 이상의 슬롯으로 분할되며, 서브프레임 내 슬롯 개수는 SCS(subcarrier spacing)에 의존할 수 있다. 이때, 각 슬롯은 CP(cyclic prefix)에 따라 12개 또는 14개의 OFDM(A) 심볼들을 포함할 수 있다. 일반 CP(normal CP)가 사용되는 경우, 각 슬롯은 14개의 심볼들을 포함할 수 있다. 확장 CP(extended CP)가 사용되는 경우, 각 슬롯은 12개의 심볼들을 포함할 수 있다. 여기서, 심볼은 OFDM 심볼(또는, CP-OFDM 심볼), SC-FDMA 심볼(또는, DFT-s-OFDM 심볼)을 포함할 수 있다.

표 1은 일반 CP가 사용되는 경우, SCS에 따른 슬롯 별 심볼의 개수, 프레임 별 슬롯의 개수 및 서브프레임 별 슬롯의 개수를 나타내고, 표 2는 확장된 CSP가 사용되는 경우, SCS에 따른 슬롯 별 심볼의 개수, 프레임 별 슬롯의 개수 및 서브프레임 별 슬롯의 개수를 나타낸다.

상기 표 1 및 표 2에서,

는 슬롯 내 심볼의 개수를 나타내고,

는 프레임 내 슬롯의 개수를 나타내고,

는 서브프레임 내 슬롯의 개수를 나타낼 수 있다.

또한, 본 명세서가 적용 가능한 시스템에서, 하나의 단말에게 병합되는 복수의 셀들간에 OFDM(A) 뉴모놀로지(numerology)(예, SCS, CP 길이 등)가 상이하게 설정될 수 있다. 이에 따라, 동일한 개수의 심볼로 구성된 시간 자원(예, SF, 슬롯 또는 TTI)(편의상, TU(time unit)로 통칭)의 (절대 시간) 구간이 병합된 셀들 간에 상이하게 설정될 수 있다.

NR은 다양한 5G 서비스들을 지원하기 위한 다수의 numerology(또는 SCS(subcarrier spacing))를 지원할 수 있다. 예를 들어, SCS가 15kHz인 경우, 전통적인 셀룰러 밴드들에서의 넓은 영역(wide area)를 지원하며, SCS가 30kHz/60kHz인 경우, 밀집한-도시(dense-urban), 더 낮은 지연(lower latency) 및 더 넓은 캐리어 대역폭(wider carrier bandwidth)를 지원하며, SCS가 60kHz 또는 그보다 높은 경우, 위상 잡음(phase noise)를 극복하기 위해 24.25GHz보다 큰 대역폭을 지원할 수 있다.

NR 주파수 밴드(frequency band)는 2가지 type(FR1, FR2)의 주파수 범위(frequency range)로 정의된다. FR1, FR2는 아래 표와 같이 구성될 수 있다. 또한, FR2는 밀리미터 웨이브(millimeter wave, mmW)를 의미할 수 있다.

또한, 일 예로, 본 명세서가 적용 가능한 통신 시스템에서 상술한 뉴모놀로지(numerology)가 다르게 설정될 수 있다. 일 예로, 상술한 FR2보다 높은 주파수 대역으로 테라헤르츠 웨이브(Terahertz wave, THz) 대역이 사용될 수 있다. THz 대역에서 SCS는 NR 시스템보다 더 크게 설정될 수 있으며, 슬롯 수도 상이하게 설정될 수 있으며, 상술한 실시 예로 한정되지 않는다. THz 대역에 대해서는 하기에서 후술한다.

도 8은 본 명세서에 적용 가능한 슬롯 구조를 도시한 도면이다.

하나의 슬롯은 시간 도메인에서 복수의 심볼을 포함한다. 예를 들어, 보통 CP의 경우 하나의 슬롯이 7개의 심볼을 포함하나, 확장 CP의 경우 하나의 슬롯이 6개의 심볼을 포함할 수 있다. 반송파(carrier)는 주파수 도메인에서 복수의 부반송파(subcarrier)를 포함한다. RB(Resource Block)는 주파수 도메인에서 복수(예, 12)의 연속한 부반송파로 정의될 수 있다.

또한, BWP(Bandwidth Part)는 주파수 도메인에서 복수의 연속한 (P)RB로 정의되며, 하나의 뉴모놀로지(numerology)(예, SCS, CP 길이 등)에 대응될 수 있다.

반송파는 최대 N개(예, 5개)의 BWP를 포함할 수 있다. 데이터 통신은 활성화된 BWP를 통해서 수행되며, 하나의 단말한테는 하나의 BWP만 활성화될 수 있다. 자원 그리드에서 각각의 요소는 자원요소(Resource Element, RE)로 지칭되며, 하나의 복소 심볼이 매핑될 수 있다.

6G 통신 시스템

6G (무선통신) 시스템은 (i) 디바이스 당 매우 높은 데이터 속도, (ii) 매우 많은 수의 연결된 디바이스들, (iii) 글로벌 연결성(global connectivity), (iv) 매우 낮은 지연, (v) 배터리-프리(battery-free) IoT 디바이스들의 에너지 소비를 낮추고, (vi) 초고신뢰성 연결, (vii) 머신 러닝 능력을 가지는 연결된 지능 등에 목적이 있다. 6G 시스템의 비젼은 "intelligent connectivity", "deep connectivity", "holographic connectivity", "ubiquitous connectivity"와 같은 4가지 측면일 수 있으며, 6G 시스템은 하기 표 4와 같은 요구 사항을 만족시킬 수 있다. 즉, 표 4는 6G 시스템의 요구 사항을 나타낸 표이다.

이때, 6G 시스템은 향상된 모바일 브로드밴드(enhanced mobile broadband, eMBB), 초-저지연 통신(ultra-reliable low latency communications, URLLC), mMTC (massive machine type communications), AI 통합 통신(AI integrated communication), 촉각 인터넷(tactile internet), 높은 스루풋(high throughput), 높은 네트워크 능력(high network capacity), 높은 에너지 효율(high energy efficiency), 낮은 백홀 및 접근 네트워크 혼잡(low backhaul and access network congestion) 및 향상된 데이터 보안(enhanced data security)과 같은 핵심 요소(key factor)들을 가질 수 있다.

도 9는 본 명세서에 적용 가능한 6G 시스템에서 제공 가능한 통신 구조의 일례를 도시한 도면이다.

도 9를 참조하면, 6G 시스템은 5G 무선통신 시스템보다 50배 더 높은 동시 무선통신 연결성을 가질 것으로 예상된다. 5G의 핵심 요소(key feature)인 URLLC는 6G 통신에서 1ms보다 적은 단-대-단(end-to-end) 지연을 제공함으로써 보다 더 주요한 기술이 될 것으로 예상된다. 이때, 6G 시스템은 자주 사용되는 영역 스펙트럼 효율과 달리 체적 스펙트럼 효율이 훨씬 우수할 것이다. 6G 시스템은 매우 긴 배터리 수명과 에너지 수확을 위한 고급 배터리 기술을 제공할 수 있어, 6G 시스템에서 모바일 디바이스들은 별도로 충전될 필요가 없을 수 있다. 또한, 6G에서 새로운 네트워크 특성들은 다음과 같을 수 있다.

- 위성 통합 네트워크(Satellites integrated network): 글로벌 모바일 집단을 제공하기 위해 6G는 위성과 통합될 것으로 예상된다. 지상파, 위성 및 공중 네트워크를 하나의 무선통신 시스템으로 통합은 6G에 매우 중요할 수 있다.

- 연결된 인텔리전스(connected intelligence): 이전 세대의 무선 통신 시스템과 달리 6G는 혁신적이며, “연결된 사물”에서 "연결된 지능"으로 무선 진화가 업데이트될 것이다. AI는 통신 절차의 각 단계(또는 후술할 신호 처리의 각 절차)에서 적용될 수 있다.

- 무선 정보 및 에너지 전달의 완벽한 통합(seamless integration wireless information and energy transfer): 6G 무선 네트워크는 스마트폰들과 센서들과 같이 디바이스들의 배터리를 충전하기 위해 전력을 전달할 것이다. 그러므로, 무선 정보 및 에너지 전송 (WIET)은 통합될 것이다.

- 유비쿼터스 슈퍼 3D 연결(ubiquitous super 3-dimemtion connectivity): 드론 및 매우 낮은 지구 궤도 위성의 네트워크 및 핵심 네트워크 기능에 접속은 6G 유비쿼터스에서 슈퍼 3D 연결을 만들 것이다.

위와 같은 6G의 새로운 네트워크 특성들에서 몇 가지 일반적인 요구 사항은 다음과 같을 수 있다.

- 스몰 셀 네트워크(small cell networks): 스몰 셀 네트워크의 아이디어는 셀룰러 시스템에서 처리량, 에너지 효율 및 스펙트럼 효율 향상의 결과로 수신 신호 품질을 향상시키기 위해 도입되었다. 결과적으로, 스몰 셀 네트워크는 5G 및 비욘드 5G (5GB) 이상의 통신 시스템에 필수적인 특성이다. 따라서, 6G 통신 시스템 역시 스몰 셀 네트워크의 특성을 채택한다.

- 초 고밀도 이기종 네트워크(ultra-dense heterogeneous network): 초 고밀도 이기종 네트워크들은 6G 통신 시스템의 또 다른 중요한 특성이 될 것이다. 이기종 네트워크로 구성된 멀티-티어 네트워크는 전체 QoS를 개선하고 비용을 줄인다.

- 대용량 백홀(high-capacity backhaul): 백홀 연결은 대용량 트래픽을 지원하기 위해 대용량 백홀 네트워크로 특징 지어진다. 고속 광섬유 및 자유 공간 광학 (FSO) 시스템이 이 문제에 대한 가능한 솔루션일 수 있다.

- 모바일 기술과 통합된 레이더 기술: 통신을 통한 고정밀 지역화(또는 위치 기반 서비스)는 6G 무선통신 시스템의 기능 중 하나이다. 따라서, 레이더 시스템은 6G 네트워크와 통합될 것이다.

- 소프트화 및 가상화(softwarization and virtualization): 소프트화 및 가상화는 유연성, 재구성성 및 프로그래밍 가능성을 보장하기 위해 5GB 네트워크에서 설계 프로세스의 기초가 되는 두 가지 중요한 기능이다. 또한, 공유 물리적 인프라에서 수십억 개의 장치가 공유될 수 있다.

앞서 살핀 내용들은 후술할 본 명세서에서 제안하는 방법들과 결합되어 적용될 수 있으며, 또는 본 명세서에서 제안하는 방법들의 기술적 특징을 명확하게 하는데 보충될 수 있다. 이하 설명되는 방법들은 설명의 편의를 위하여 구분된 것일 뿐, 어느 한 방법의 일부 구성이 다른 방법의 일부 구성과 치환되거나, 상호 간에 결합되어 적용될 수 있음은 물론이다.

폴라 코드(Polar code)

폴라 코드(Polar code)는 이진-입력 이산 무기억 채널(binary-input discrete memoryless channel, B-DMC)에서 채널 용량(channel capacity)을 얻을 수 있는 코드이다. 즉, 상기 폴라 코드(Polar code)는 코드 블록(code block)의 크기인 N을 무한히 크게 하면 채널 용량(channel capacity)을 얻을 수 있는 코드이다. 여기서 '채널 용량을 얻는다'는 잡음이 없는 채널과 잡음이 있는 채널이 분리되는 것을 의미할 수 있다. 폴라 코드(Polar code)의 encoder는 채널 컴바이닝(Channel combining)과 채널 스플리팅(Channel splitting) 두 가지 과정으로 이루어진다.

채널 컴바이닝(Channel combining)은 이진-입력 이산 무기억 채널(B-DMC)을 평행(parallel)하게 연접하는 과정으로 코드 블록(code block)의 크기를 결정하는 과정이다.

도 10은 본 명세서의 일 실시예에 따른 폴라 코딩을 위한 1차 레벨(1^st level)의 채널 컴바이닝을 나타낸 도면이다.

도 10을 참조하면, 이진-입력 이산 무기억 채널(B-DMC)(W) 2개가 컴바이닝 된다. 여기서, u1, u2는 이진-입력 소스 비트(binary-input source bit)이며 y1, y2는 출력 코딩 비트(output coded bit)이다. 이 때, 전체 등가 채널(equivalent channel)은 W2로 가정된다. N개의 이진-입력 이산 무기억 채널(B-DMC)이 컴바이닝될 때, 각각의 채널은 재귀하는(recursive) 형태로 표현될 수 있다. 즉,

이고,

일 때 생성 행렬(generator matrix)인 GN은 다음 수학식 1과 같이 계산될 수 있다.

상기 수학식 1에서

은 비트 리버설 인터리버(bit-reversal interleaver)를 나타내며, 입력

이 출력

가 되도록 매핑(mapping)한다. 이와 같은 관계가 도 11에 도시되었다.

도 11은 본 명세서의 일 실시예에 따른 폴라 코딩을 위한 N차 레벨(N-th level)의 채널 컴바이닝을 설명하기 위한 도면이다. 도 11을 참조하면, 코드 블록(code block)의 크기인 N은

인 값(여기서, n은 자연수)을 갖도록 제한될 수 있다.

N개의 이진-입력 이산 무기억 채널(B-DMC)을 컴바이닝한 후 특정 입력에 대한 등가 채널(equivalent channel)을 정의하는 과정을 채널 스플리팅(Channel splitting)이라고 한다. 이는 다음 수학식 2와 같이 채널 전환 확률(channel transition probability)로 표현될 수 있다.

채널 컴바이닝(Channel combining)과 채널 스플리팅(Channel splitting)을 거친 경우, 다음과 같은 원리(theorem)가 정의될 수 있다.

어느 이진-입력 이산 무기억 채널(B-DMC) W 에 대해, 해당 채널들

는 다음과 같은 관점에서 양극화된다. 구체적으로

는 다음의 i), ii)에 기초하여 고정된

에 대해 양극화 된다.

i) 2의 제곱을 통해 N이 무한대가 됨

ii)

인 인덱스의 비율(the fraction of indices

for which

)이

가 되고,

인 비율(the fraction for which

)은 1-

가 됨

따라서, N이 무한대가 되어 감에 따라 채널들은 완전히 잡음이 있거나(noisy) 잡음이 없도록(noisy free) 양극화된다. 송신기(transmitter)측에서는 상기 양극화 된 채널들을 정확히 알고 있기 때문에 나쁜 채널들(bad channels)이 수정되고, 좋은 채널들(good channels)을 통해서는 코딩되지 않은 비트들(uncoded bits)이 전송될 수 있다.

즉, 코드 블록(code block)의 크기 N이 무한대가 되면, 특정 입력 비트에 대한 등가 채널(equivalent channel)이 잡음이 있는 채널(noisy channel)이 되거나 잡음이 없는 채널(noise free channel)로 구분될 수 있다. 이는 특정 입력 비트에 대한 등가 채널(equivalent channel)의 용량(capacity)이 0 또는

(channel W의 capacity)로 구분되는 것과 같은 의미이다.

이와 같은 폴라 코드(Polar code)의 디코딩(decoding) 방식은 연속 제거 복호(successive cancellation decoding, SC decoding) 방식이다. 연속 제거 복호(SC decoding) 방식은 채널 전환 확률(channel transition probability)을 구하여, 이를 입력 비트에 대한 우도비(likelihood ratio, LLR)를 계산하는 방식이다. 이 때 채널 전환 확률(channel transition probability)은, 채널 컴바이닝(Channel combining) 과정과 채널 스플리팅(Channel splitting) 과정이 재귀하는 형태로 이루어진 특성을 이용하여, 재귀하는 형태로 계산될 수 있다.

따라서, 최종적으로 우도비(LLR) 값도 재귀하는 형태로 계산될 수 있다. 우선 입력 비트 ui에 대한 채널 전환 확률(channel transition probability)인

는 아래 수학식 3 및 수학식 4에 기초하여 계산될 수 있다.

는 홀수 인덱스(odd index), 짝수 인덱스(even index)로 구분되며 각각

로 표현될 수 있다.

이 때, LLR인

는 다음 수학식 5 및 수학식 6에 기초하여 계산될 수 있다.

폴라 인코더(polar encoder)및 SC 디코더(SC decoder)의 복잡도는 코드 블록(code block) 길이 N에 따라 달라진다. 일 예로, 상기 복잡도는 O(NlogN)으로 표현될 수 있다.

길이 N의 폴라 코드(Polar code)에서 K bit의 입력 비트를 가정할 때, 부호화율(coding rate)은 K/N가 된다. 이 때, 데이터 페이로드 크기(Data payload size) N의 폴라 인코더(polar encoder)의 생성 행렬(generator matrix)을

이라 할 때, 다음과 같은 사항이 가정될 수 있다.

부호화 된 비트(encoded bit)는

과 같이 표현될 수 있다.

중 K 개의 bit는 payload bit에 해당한다. payload bit에 대응하는

의 행 인덱스(row index)를 I라 하고, 나머지 N-K 개의 bit에 대응하는

의 행 인덱스(row index)를 F로 가정한다.

상기와 같은 폴라 코드(Polar code)의 최소 거리(minimum distance)는 다음 수학식 7과 같이 정의될 수 있다.

상기 수학식 7에서

는

를 이진 확장했을 때 1의 개수를 의미한다(the number of ones in the binary expansion of

, i=0, 1, ... N-1).

앞서 기술하였듯이 채널 컴바이닝(Channel combining)과 채널 스플리팅(Channel splitting)의 과정을 거치면 등가 채널(equivalent channel)이 noisy channel 및 noise free channel로 구분되는 데, 데이터 페이로드(data payload)는 noise free channel로 전송되어야 한다.

즉, 통신 성능 측면에서 noise free한 등가 채널(equivalent channel)에 데이터 페이로드(data payload)가 전송되어야 한다. 이 때, noise free한 등가 채널(equivalent channel)을 찾는 방법은 각 입력 비트에 대해서 등가 채널(equivalent channel)의

값을 구하여 정할 수 있다. 상기 Z(W)는 바타차야 파라미터(Battacharyya parameter)이다. 상기 바타차야 파라미터(Battacharyya parameter)는 이진 입력(binary input)인 0 또는 1이 전송되었을 경우, 최대 사후 확률 결정(Maximum A Posteriori decision, MAP decision)과 관련된 error 확률의 상한(upper-bound)에 해당하는 값이다. 최대 사후 확률(maximum a posteriori, MAP)은 베이즈 통계학에서 사후 확률의 최빈값을 의미한다.

따라서, Z(W) 값이 계산되면, 해당 값을 오름차순(작은 순서)으로 배치함으로써 데이터 페이로드(data payload)를 전송하기 위한 채널(들)이 선택될 수 있다. 본 명세서에서 후술하는 실시예들에 있어 폴라 인코더의 비트 채널 인덱스의 신뢰성의 값은 상기 Z(W)로 표현될 수 있다.

Z(W)는 이진 소거 채널(binary erasure channel, BEC)에 대해 다음 수학식 8에 기초하여 계산될 수 있다.

상기 수학식 8을 이용하여, 이진 소거 채널(BEC)의 소거(erasure) 확률이 0.5이고 코드 블록(code block)의 크기 8인 Z(W) 값을 계산하면 다음과 같다.

Z(W) = {1.00, 0.68, 0.81, 0.12, 0.88, 0.19, 0.32, 0.00}

따라서, 데이터 페이로드(data payload)의 크기가 2인 경우는, 8번째 등가 채널(equivalent channel)(Z(W) = 0.00)과 4번째 등가 채널(equivalent channel)(Z(W) = 0.12)에서 데이터 페이로드(data payload)가 전송될 수 있다.

NR 표준에서의 폴라 코드

먼저 정보 비트 할당(information bit allocation)에 대해 구체적으로 검토한다.

기 서술한 바와 같이 폴라 인코더(polar encoder)의 입력(input)의 위치에 따라 신뢰성(reliability)이 서로 다르다. 일 예로, 상기 신뢰성은 상기 Z(W) 값을 의미할 수 있다.

폴라 인코딩(polar encoding)은 다음과 같이 수행될 수 있다.

데이터 블록(data block)의 크기에 따라 신뢰성(reliability) 순으로 해당 데이터 블록(data block)이 비트 채널(bit channel)에 할당되고, 나머지는 모두 frozen (e.g. '0'의 값)으로 설정된다.

보다 구체적으로 설명하면, 폴라 인코더(polar encoder)의 마더 코드 사이즈(mother code size)를 N, 데이터 블록 사이즈(data block size)를 K로 가정하면, 상기 폴라 인코딩은 다음과 같이 수행될 수 있다. 신뢰성(reliability) 순으로 K 개의 비트 채널(bit channel)에 데이터 블록(data block)을 배치되고, N-K 개의 비트 채널(bit channel)은 0으로 설정된다.

본 명세서에서, 비트 채널(bit channel)에 대한 데이터 블록(data block)/데이터 비트(data bit)의 배치는 데이터 블록(data block)/데이터 비트(data bit)에 대한 비트 채널(bit channel)의 할당으로 표현될 수도 있다. 후술하는 도 18의 18c에서 data bit(u3)을 구체적인 예시로서 설명한다. 상기 예시는 아래 1) 또는 2)와 같이 표현될 수 있다.

1) data bit(예: u3)가 bit channel index 31 및 bit channel index 60에 배치

2) bit channel index 31 및 bit channel index 60가 data bit(예: u3)에 할당

아래 표 5는 최대 마더 코드 사이즈(mother code size)가 1024일 때, 신뢰성(reliability) 순서에 따른 비트 채널 인덱스(bit channel index)를 예시한 것이다. 마더 코드 사이즈(mother code size)가 1024보다 작은 경우, 해당 마더 코드 사이즈(mother code size)보다 큰 비트 채널 인덱스(bit channel index)를 제거하는 nested 방식을 이용하여 신뢰성(reliability)에 따른 비트 채널 인덱스(bit channel index)가 구성될 수 있다.

여기서, 폴라 시퀀스(polar sequence)는

이고,

는 폴라 인코더(polar encoder)의 비트 채널 인덱스(bit channel index)를 나타내며,

이고

이다. 비트 채널 인덱스(bit channel index)의 신뢰성(reliability)을 나타내는

은

를 만족한다.

레이트 매칭(Rate matching)

NR 표준에서 레이트 매칭(Rate matching)은 인터리빙(interleaving)과 펑쳐링/쇼트닝/반복(puncturing/shortening/repetition) 동작으로 이루어진다.

를 인터리버 입력(interleaver input),

를 인터리버 출력(interleaver output)이라 하면 인터리버(interleaver)의 입력, 출력 관계는 다음과 같다.

for n=0 to N-1

;

;

;

end for

이 때, 인터리버 패턴(interleaver pattern)

는 다음 표 6과 같이 예시될 수 있다.

펑쳐링/쇼트닝(puncturing/shortening)은 전송을 위해 할당된 자원이 부호화된 비트(encoded bit)보다 적을 때, 부호화된 비트(encoded bit)의 일부를 전송하지 않는 방법이다. 반복(Repetition)은 전송을 위해 할당된 자원이 부호화된 비트(encoded bit)보다 클 때, 부호화된 비트(encoded bit)의 일부를 중복해서 전송하는 방법이다.

NR 표준에 의하면, 펑쳐링(puncturing)과 쇼트닝(shortening)은 부호화율(coding rate)에 따라서 구분되어 수행된다. 구체적으로, 부호화된 비트(encoded bit)의 사이즈(size)를 E, 데이터 블록 사이즈(data block size)를 K라 할 때,

1)

인 경우 펑쳐링(puncturing)이 수행되고, 2) 그렇지 않은 경우(K/E가 7/16보다 작은 경우), 쇼트닝(shortening)이 수행된다. 또한, 펑쳐링(puncturing)/쇼트닝(shortening)이 수행되는 경우, 인코더(encoder)의 특정 비트 채널(bit channel)은 아래 표 7에서 예시되는 방식에 의해 frozen(즉, 비트 값 0)으로 설정된다.

상기 표 7에서, N은 마더 코드 사이즈(mother code size)이고,

는 패리티 체크 폴라 코드(parity check polar code, PC polar code)가 지원되는 경우의 패리티 체크 비트(PC bit)의 개수를 나타낸다.

은 폴라 시퀀스(polar sequence)에서 데이터 블록(data block) 할당에 사용되는 비트 채널 인덱스(bit channel index)를 나타내고,

은 frozen으로 설정되는 비트 채널 인덱스(bit channel index)를 나타낸다.

패리티 체크 폴라 코드(PC polar code)

PC 폴라 코드는 폴라 인코더(polar encoder)의 입력(input)에 데이터 블록(data block)의 일부를 이용하여 생성된 패리티 체크 비트(parity check bit, PC bit)를 배치하는 폴라 코드(Polar code)이다. PC 폴라 코드는 데이터 블록 사이즈(data block size)가 18<=K<=25일 때 지원되는 폴라 코드(Polar code)이다.

NR 표준에서 PC bit는 3 bit이며, 도 12와 같이 5비트 시프트 레지스터(5-bit shift register)를 이용하여 생성된다.

도 12는 본 명세서의 일 실시예에 따른 패리티 체크 비트(parity check bit)의 생성을 설명하기 위한 도면이다.

도 12를 참조하면, 도 12에서 5-bit shift register인 y[0],..,y[4]는 모두 0으로 초기화된다. 즉, PC bit는 데이터 블록(data block) [u0, u1, u2, .. ,uN-1]에 대해서 다음 표 8에 따라 생성될 수 있다.

이와 같이 생성된 PC bit는 다음과 같이 폴라 인코더(polar encoder)의 입력 비트 채널(input bit channel)에 할당된다. 여기서, E-K+3> 192 일 때

이고, E-K+3 <=192 일 때

이다. 그리고,

은

에서 가장 신뢰성이 높은

개의 비트 인덱스들 이다.

개의 패리티 체크 비트들은

에서 가장 신뢰성이 낮은

개의 비트 인덱스들(the

least reliable bit indices)에 배치된다.

나머지

개의 패리티 체크 비트들은

에서 가장 높은 신뢰성(highest reliability) 및 최소 행 가중치(minimun row weight)를 갖는

개의 비트 인덱스들에 배치된다.

에 동일한 최소 행 가중치의 비트 인덱스가

보다 많이 존재하는 경우, 상기 나머지

개의 패리티 체크 비트들은

에서 가장 높은 신뢰성(highest reliability) 및 최소 행 가중치(minimun row weight)를 갖는

개의 비트 인덱스들에 배치된다.

HARQ(Hybrid Automatic Repeat and reQuest)

HARQ는 전진 에러 수정(forward error correction, FEC)과 자동 재전송 요구(automatic repeat request, ARQ)가 결합된 기술이다. 즉, 송신기에서 FEC를 이용하여 인코딩(encoding)된 coded bit의 전체 또는 일부를 전송하고, 수신기에서 수신된 data의 오류 여부를 검출한 후 송신기로 HARQ-ACK signal을 전송한다. 수신기에 의해 수신된 data의 오류가 없을 경우, 송신기는 새로운 data를 전송하는 반면, 상기 수신된 data의 오류가 존재하는 경우, 송신기는 해당 데이터 블록(data block)을 재전송한다.

수신기는 재전송되는 데이터 블록(data block)을 이전에 전송된 데이터 블록(data block)과 컴바이닝(combining)한 후 다시 복호(decoding)하여 오류 여부를 검출한다. 이와 같은 동작은 오류가 검출되지 않거나 미리 정해진 차수가 될 때까지 수행될 수 있다. 재전송 되는 데이터 블록(data block)의 decoding을 위한 컴바이닝(combining) 방식은 2 가지로 구분될 수 있다.

체이스 컴바이닝(Chase combining): 최초 전송된 coded bit와 동일한 coded bit가 재전송 되는 방법이다. 재전송된 데이터 블록(data block)의 decoding 시 전력 이득(power gain)을 통해서 오류 확률이 감소될 수 있다.

증분 리던던시(Incremental redundancy): 최초 전송된 coded bit와 동일하지 않은 coded bit가 재전송되는 방법이다. 재전송된 데이터 블록(data block)의 decoding 시 부호화 이득(coding gain)을 통해서 오류 확률이 감소될 수 있다. 일반적으로, 체이스 컴바이닝(Chase combining)은 증분 리던던시(incremental redundancy)의 특별한 실시 형태로 해석될 수 있다.

본 명세서에서 부호화된 비트(coded bit)는 코드워드(codeword)를 의미할 수 있다.

HARQ 방식은 다음과 같이 구분될 수 있다. HARQ 방식은 1) 재전송의 타이밍에 따라 동기식 HARQ(synchronous HARQ)와 비동기식 HARQ(asynchronous HARQ)로 구분될 수 있고, 2) 재전송 시 사용되는 자원의 양에 대해 채널 상태를 반영하는 지의 여부에 따라 채널 적응적(channel-adaptive) 방식과 채널 비적응적(channel-non-adaptive) 방식으로 구분될 수 있다.

동기식 HARQ(Synchronous HARQ) 방식은 초기 전송이 실패했을 경우, 이후의 재전송이 시스템에 의해 정해진 타이밍에 이루어지는 방식이다. 즉, 재전송이 이루어지는 타이밍은 초기 전송 실패 후에 매 4번째 시간 단위에 이루어 진다고 가정하면, 이는 기지국과 단말기 사이에 이미 약속이 이루어져 있다. 따라서, 추가로 이 타이밍을 알려주기 위한 시그널링이 수행될 필요는 없다. 다만, 데이터 송신 측에서 NACK 메시지를 받았다면, ACK 메시지를 받기까지 매 4번째 시간 단위에 프레임을 재전송하게 된다.

반면, 비동기식 HARQ(Asynchronous HARQ) 방식은 재전송 타이밍이 새로이 스케줄링 되거나 추가적인 시그널링을 통해 결정될 수 있다. 이전에 실패했던 프레임에 대한 재전송이 이루어지는 타이밍은 채널 상태 등의 여러 요인에 의해 가변될 수 있다.

채널 비적응적 HARQ(Channel-non-adaptive HARQ) 방식은 재전송시 프레임의 변조(modulation)나 이용되는 자원 블록의 수, AMC 등이 초기 전송 시 정해진 대로 이루어지는 방식이다. 이와 달리 채널 적응적 HARQ(channel- adaptive HARQ) 방식은 프레임의 변조(modulation)나 이용되는 자원 블록의 수, AMC 등이 채널의 상태에 따라 가변되는 방식이다.

예를 들어, 송신 측에서 초기 전송 시 6개의 자원 블록을 이용하여 데이터를 전송했고, 이후 재전송 시에도 동일하게 6개의 자원 블록을 이용하여 재전송하는 것이 채널 비적응적 HARQ(Channel-non-adaptive HARQ) 방식이다. 반면, 초기에는 6개를 이용하여 전송이 이루어졌다 하여도 이후에 채널 상태에 따라서는 6개보다 크거나 작은 수의 자원 블록을 이용하여 재전송을 하는 방식이 채널 적응적 HARQ(channel- adaptive HARQ) 방식이다.

이러한 분류에 의해 각각 네 가지의 HARQ의 조합이 이루어 질 수 있으나, 주로 사용되는 HARQ 방식으로는 비동기식 채널 적응적 HARQ(asynchronous and channel-adaptive HARQ)방식과 동기식 채널 비적응적 HARQ(synchronous and channel-non-adaptive HARQ) 방식이 있다.

비동기식 채널 적응적 HARQ(asynchronous and channel-adaptive HARQ) 방식은 재전송 타이밍과 사용되는 자원의 양을 채널의 상태에 따라 적응적으로 달리함으로써 재전송 효율을 극대화 시킬 수 있으나, 오버헤드가 커지는 단점이 있어서 상향링크를 위해서는 일반적으로 고려되지 않는다.

한편, 동기식 채널 비적응적 HARQ(synchronous and channel-non-adaptive HARQ) 방식은 재전송을 위한 타이밍과 자원할당이 시스템 내에서 약속되어 있기 때문에 이를 위한 오버헤드가 거의 없는 것이 장점이지만, 변화가 심한 채널 상태에서 사용될 경우 재전송 효율이 매우 낮아지는 단점이 있다.

이하에서는 폴라 코드(Polar code)의 HARQ를 지원하는 방법을 살펴본다.

증분 프리징(Incremental freezing, IF)

폴라 인코딩(polar encoding)을 수행할 때, 데이터 블록(data block)은 신뢰성(reliability) 순으로 인코더(encoder)의 비트 채널(bit channel)에 배치된 후 인코딩(encoding)이 수행된다. Incremental freezing은 재전송할 때, 상대적으로 신뢰성이 높지 않은 비트 채널(bit channel)에 배치된 data를 신뢰성(reliability)이 높은 채널로 배치한 후 인코딩(encoding)을 수행하여 성능 이득을 얻기 위한 HARQ 방식이다.

도 13은 본 명세서의 일 실시예에 따른 IF-HARQ를 지원하기 위해 수행되는 폴라 인코딩 동작을 예시한다.

도 13을 참조하면, 마더 코드 사이즈(mother code size)인 N은 16이고, 데이터 블록의 크기 K는 12로 가정된다. 13a는 비트 채널의 인덱스들을 나타내며, 13b는 신뢰성 순서에 따라 재배치된 비트 채널 인덱스들을 나타낸다. 이 때, 신뢰성 순서는 오름차순(낮은 신뢰성 -> 높은 신뢰성)일 수 있으며, 다만 이에 한정되는 것은 아니며 다른 순서(내림차순)가 적용될 수도 있다.

13c는 데이터 블록이 처음 전송되는 경우, 비트 채널 인덱스들(13a)에 할당된 데이터 블록(u0~u11)을 나타낸다. 13d는 상기 데이터 블록과 관련된 재전송이 수행되는 경우, 비트 채널 인덱스들(13a)에 할당된 데이터 블록(u0~u2, u4~u6)을 나타낸다.

N=16의 폴라 인코더(polar encoder)에서 신뢰성(reliability)의 오름차순으로 나열한 폴라 시퀀스(polar sequence)(13b)는 {0, 1, 2, 4, 8, 3, 5, 6, 9, 10, 12, 7, 11, 13, 14, 15}로 가정한다.

최초 전송(1^st Tx)은 비트 채널(bit channel) {8, 3, 5, 6, 9, 10, 12, 7, 11, 13, 14, 15}에 데이터 블록(data block)이 배치되어 인코딩(encoding)이 수행된다(13c).

최초 전송에 대한 decoding 시 오류가 발생하여 재전송(2^nd Tx)이 수행되는 경우, 최초 전송된 data 중 낮은 신뢰성(reliability)을 가지는 비트 채널(bit channel)에 배치된 data는 높은 신뢰성(reliability)을 가지는 비트 채널(bit channel)에 배치된 후 인코딩(encoding)이 수행된다.

구체적으로, 최초 전송 12 bit 중 6 bit의 위치가 변경되는 것을 가정하면, 비트 채널(bit channel) {8, 3, 5, 6, 9, 10}에 배치되었던 data bit(u4, u0, u1, u2, u5, u6)가 비트 채널(bit channel){12, 7, 11, 13, 14, 15}에 배치된 후 인코딩(encoding)이 수행된다. 이 때, decoding은 도 14의 수신기에 의해 수행될 수 있다.

도 14는 본 명세서의 일 실시예에 따른 IF-HARQ를 지원하는 수신기 구조를 예시한다.

도 14를 참조하면, 최초 전송에서 비트 채널(bit channel) {12, 7, 11, 13, 14, 15}에 배치된 data bit의 경판정(hard decision) 값이 재전송에 대한 decoding에서 사용된다. 여기서, 경판정(hard decision)이란 수신된 데이터가 2진(0 또는 1)으로만 복호되는 것을 의미한다.

IF-HARQ의 컴바이닝(combining)은 복호화된 비트(decoded bit)의 우도율(log-likelihood ratio, LLR)을 컴바이닝(combining)하여 구현하는 것이 바람직하다. 최초 전송에서 전송된 비트 채널(bit channel)의 신뢰성(reliability)을 고려하여 재전송되는 data bit를 비트 채널(bit channel)에 할당할 수 있다. 최초 전송의 신뢰성(reliability)의 역순으로 재전송 시 비트 채널(bit channel)을 할당할 수 있다. 이하 도 13에 기초하여 보다 구체적으로 설명한다.

비트 채널(bit channel){8, 3, 5, 6, 9, 10}에 배치되었던 data bit(u4, u0, u1, u2, u5, u6)가 비트 채널(bit channel) {15, 14, 13, 11, 7, 12}에 배치된 후 인코딩(encoding)이 수행될 수 있다. 이를 통해, 각 bit들의 신뢰성(reliability)이 평균적으로 개선됨으로써 더 큰 성능 이득을 기대할 수 있다.

증분 리던던시(Incremental redundancy, IR)

폴라 코드(Polar code)의 IR-HARQ를 지원하기 위해서, 재전송 시 마더 코드 사이즈(mother code size)를 증가시킬 수 있다. 예를 들어, 최초 전송에서 이용된 마더 코드 사이즈(mother code size)가 N인 경우, 재전송 시에는 2N으로 증가한 마더 코드 사이즈가 이용될 수 있다. 이 때, 복잡도를 고려하여, 재전송이 반복하여 수행되는 경우에도 상기 증가한 마더 코드 사이즈는 2N 또는 4N으로 한정될 수 있다. 다시 말하면, 재전송이 반복되어 수행되는 경우에 사용되는 마더 코드 사이즈의 최대 값은 최초 전송시에 사용된 마더 코드 사이즈의 2배 또는 4배로 제한될 수 있다. 마더 코드 사이즈가 재전송마다 반복하여 증가하는 경우에는 복잡도가 과다하게 증가할 수 있기 때문이다.

이하 도 15를 참조하여 구체적으로 설명한다.

도 15는 본 명세서의 일 실시예에 따른 증분 리던던시(Incremental redundancy)와 관련된 인코딩 동작을 설명하기 위한 도면이다.

도 15의 (a)는 마더 코드 사이즈(mother code size)는 N=8, 16일 때 폴라 시퀀스(polar sequence) 및 데이터 블록 사이즈 K=6에 대한 비트 채널(bit channel) 할당을 예시한다.

도 15의 (b)는 마더 코드 사이즈(mother code size)는 N=8, 16일 때 인코딩 동작을 예시한다.

도 15에서, 데이터 블록 사이즈(data block size) K=6인 폴라 코드(Polar code)의 최초 전송(1^st Tx) 시 마더 코드 사이즈(mother code size)는 N=8이고, 재전송(2^nd Tx) 시 마더 코드 사이즈(mother code size)가 N=16인 것으로 가정된다.

최초 전송의 경우, K=6이므로 비트 채널 인덱스들(bit channel indices)(15a) 중 신뢰성 순서에 따라 재배치된 비트 채널 인덱스들(15b)로부터 결정된 비트 채널 인덱스{2, 4, 3, 5, 6, 7}에 데이터 블록(data block)이 배치된다. 이를 기초로 폴라 인코딩(polar encoding)이 수행된다.

최초 전송의 decoding 후 오류가 발생하여 재전송이 수행될 때, 마더 코드 사이즈(mother code size) N=16에 대한 폴라 시퀀스(polar sequence)를 적용하면 데이터 블록이 배치되어야 하는 비트 채널 인덱스는 다음과 같다.

비트 채널 인덱스들(bit channel indices)(15c) 중 신뢰성 순서에 따라 재배치된 비트 채널 인덱스들(15d)로부터 결정된 비트 채널 인덱스는 {12, 7, 11, 13, 14, 15}이다. 따라서, 해당 비트 채널 인덱스(bit channel index){12, 7, 11, 13, 14, 15}에 데이터 블록(data block)을 배치하여 encoding이 수행되어야 한다.

하지만, IR HARQ를 지원하기 위해서는 최초 전송을 위해 생성된 coded bit가 재전송을 위해 생성된 coded bit에 포함되어야 하는 특성이 만족되어야 한다.

해당 특성과 관련하여 이하 구체적으로 설명한다. 마더 코드 사이즈(mother code size)가 N에서 2N으로 증가하는 경우 폴라 인코딩(polar encoding)된 코드워드(codeword)는

로 표현될 수 있다. 여기서, F는 마더 코드 사이즈(mother code size) N의 폴라 인코딩(polar encoding)을 위한 커널(kernel)이고,

은 데이터 블록(data block)이다. 이 경우,

는 최초 전송의 코드워드(codeword)가 되어야 IR HARQ의 지원이 가능하다. 따라서, bit channel index 7에 배치되는 data(bit channel index 7이 할당된 data)는 bit channel index 10에도 할당되어야 한다.

다시 말하면, 신뢰성 순서에 따라 결정된 비트 채널 인덱스(bit channel index){12, 7, 11, 13, 14, 15}에 data가 배치되는 경우, bit channel index 10에는 data가 배치되지 않게 되어 최초 전송시의 coded bit가 재전송시의 coded bit에 포함되지 않는다. 이 경우, IR-HARQ를 지원하기 위한 특성이 충족되지 않는다.

상기 문제점을 해결하기 위해 복사 동작(copy operation)이 고려될 수 있다. 상기 copy operation은 IR HARQ의 지원을 위한 특성이 충족되도록 data bit를 특정 비트 채널 인덱스(들)에 복사하는 동작이다. 구체적으로, 상기 copy operation을 통해 bit channel index 7과 bit channel index 10에는 동일한 data bit가 배치된 후 인코딩(encoding)이 수행될 수 있다. 이와 같은 copy operation은 아래 1) 및 2)의 경우에 수행될 수 있다.

1) 재전송 시 마더 코드 사이즈(mother code size)가 증가(예: 8->16)

2) 데이터 블록(data block)이 상위 폴라 인코더(upper polar encoder)에 해당하는 bit channel index에 배치. 즉, 데이터 블록(data block)이 하위 폴라 서브 코드(lower polar subcode)(예: 0~7)에 해당하는 bit channel index(예: 7)에 배치

상기 copy operation은 다음과 같이 수행될 수 있다.

상기 재전송을 위한 폴라코드(예: 제2 폴라 코드)의 하위 폴라 서브코드에 배치된 data bit는 초기 전송시 data bit가 배치되었던 폴라 코드(예: 제1 폴라 코드)의 비트 채널 인덱스(들)(예: 하나 이상의 제1 비트 채널들)와 대응되는 제2 폴라 코드의 비트 채널 인덱스(들)에 추가로 배치된다.

일 실시예에 의하면, 상기 copy operation은 데이터 블록의 사이즈가 특정 값 이상인 것에 기반하여 수행될 수 있다. 상기 특정 값은 재전송을 위한 폴라 코드의 비트 채널 인덱스들 중 하위 폴라 서브 코드에 속하는 비트 채널 인덱스에 데이터 블록(또는 data bit)이 처음으로 배치되었을 때의 데이터 블록 사이즈를 의미할 수 있다.

상술한 특정 값은 하위 폴라 서브 코드에 속하는 비트 채널 인덱스의 순위(ranking)에 기반하여 정의될 수도 있다. 구체적으로, 상기 특정 값은, 폴라 코드의 비트 채널 인덱스들이 신뢰성 순서(내림차순)로 재배치 되었을 때, 상기 하위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 신뢰성이 가장 높은 비트 채널 인덱스의 순위(ranking)와 관련될 수 있다.

이하 도 15를 기초로 상기 특정 값에 대하여 구체적으로 설명한다.

도 15의 예시에 의하면, 마더 코드 사이즈(N)가 16일때, 상위 폴라 인코더(upper polar encoder)와 관련된(또는 하위 폴라 서브코드에 속하는) bit channel index들은 0~7이다. bit channel index 0~7 중에서 가장 신뢰성(reliability)이 높은 bit channel index는 7이다.

신뢰성 순서(내림차순)에 따라 재배치된 전체 비트 채널 인덱스들은 15d의 역순에 따른 비트 채널 인덱스들로서 다음과 같다.

{15, 14, 13, 11, 7, 12, 10, 9, 6, 5, 3, 8, 4, 2, 1, 0}

하위 폴라 서브코드의 비트 채널 인덱스들 중 가장 신뢰성이 높은 bit channel index(7)는 상기 신뢰성 순서(내림차순)에 따라 재배치된 전체 비트 채널 인덱스들 {15, 14, 13, 11, 7, 12, 10, 9, 6, 5, 3, 8, 4, 2, 1, 0} 중에서 5번째의 순위(ranking)를 갖는다.

그러므로 이 경우 특정 값은 5이며, 데이터 블록 사이즈(data block size)가 5 이상인 경우에 재전송되는 coded bit는 최초 전송시의 coded bit(15b)를 포함하지 않게 되는 바, 상기 copy operation이 수행될 필요가 있다.

상기 copy operation에 기초하여 재전송을 위한 coded bit가 생성된다(15e). 상기 재전송을 위한 coded bit(15e)는 최초 전송시의 coded bit(15b)를 포함한다.

도 15의 (b)에서 15f-0 ~ 15f-15는 신뢰성을 나타낸다. 구체적으로, 15f-0은 비트 채널 인덱스들(0~15) 중 bit channel index 0의 신뢰성을 나타낸다. 15f-15는 비트 채널 인덱스들(0~15) 중 bit channel index 15의 신뢰성을 나타낸다. 상기 신뢰성은 오류 발생과 관련된 확률 값으로 표현될 수 있다. bit channel index 15는 그 값(0.0001)이 가장 작으므로 신뢰성이 가장 높고, bit channel index 0은 그 값(1.0)이 가장 크므로 신뢰성이 가장 낮다.

비트 채널 인덱스들(0~15) 중 15f-0 ~ 15f-7은 상위 폴라 인코더(upper polar encoder)와 관련되고, 15f-8 ~ 15f-15는 하위 폴라 인코더(lower polar encoder)와 관련된다.

펑쳐링 (puncturing), 쇼트닝(shortening) 및 반복(repetition)

이하에서는 최초 전송(1st transmission)에 적용되는 펑쳐링(puncturing), 쇼트닝(shortening) 및 반복(repetition) 동작과 관련된 실시예에 대하여 설명한다.

No puncturing/shortening/repetition in the 1st transmission

최초 전송에서 coded bit의 크기가

(n: 자연수)인 경우에는 펑쳐링(puncturing)/반복(repetition)과 같은 레이트 매칭(rate matching) 동작이 필요하지 않다. IR HARQ의 경우 재전송 시 coded bit가 추가로 전송되기 때문에 컴바이닝(combining) 후 부호화율(coding rate)이 감소한다. 상기와 같이 부호화율(coding rate)이 감소하게 되는 바, 성능 이득을 얻을 수 있게 된다. 이 때, 새로운 coded bit를 생성하는 방법은 아래 방법 1 또는 방법 2 중 적어도 하나에 기반할 수 있다.

방법 1

본 실시예는 마더 코드 사이즈(mother code size)를 증가시키지 않고 최초 전송시의 coded bit를 생성한 폴라 인코더(polar encoder)를 통해 생성된 coded bit의 전체 또는 일부를 전송하는 방법이다. 즉, 최초 전송의 전체 일부가 반복(repetition)되는 방식이다. 이하 도 16 내지 도 19를 참조하여 구체적으로 설명한다.

최초 전송에서 N=32인 폴라 코드(Polar code)로 coded bit를 생성하고, 재전송 시 N=64인 폴라 코드(Polar code)로 coded bit를 생성한다고 가정한다.

도 16은 본 명세서의 일 실시예에 따라 비트 채널(bit channel)의 신뢰성(reliability)이 큰 순서로 재배치된 비트 채널 인덱스들을 예시한다. 상기 비트 채널 인덱스들은 상기 표 5에 따라 결정된 비트 채널 인덱스들일 수 있다. 구체적으로 도 16의 (a)는 N=32일때의 bit channel index들을 나타내고, 도 16의 (b)는 N=64일때의 bit channel index들을 나타낸다.

도 16의 (b)에서, N=64의 폴라 시퀀스(polar sequence)에 의할때 데이터 블록 사이즈(data block size) K와 PC bit의 개수 Kpc의 합이 7 미만인 경우, data가 하위 폴라 인코더(lower polar encoder)에 배치된다. 즉, data에 32~63의 범위에서 bit channel index가 할당된다. 이 경우,

의 형태로 표현된 N=64의 codeword에서

가 되어 최종 codeword는

가 된다. 따라서, 재전송 시 coded bit(

)는 최초 전송(

)의 반복(repetition)이 된다.

도 17은 본 명세서의 일 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트의 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 17을 참조하면, 데이터 블록 사이즈(K)는 3이고, 패리티 체크 비트 사이즈(Kpc)는 3이며, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(17b), 64(17c)이다.

17a는 bit channel index를 나타내고, 17b는 N=32 폴라 인코더(polar encoder)에 대한 data bit의 배치(data bit에 대한 bit channel index의 할당)을 나타낸다.

17b에서 비트 채널 인덱스들은, IR HARQ 지원을 위한 특성이 만족되는 지 여부의 확인이 용이하도록, N=64 폴라 인코더의 배치와 비교를 위해 32만큼 오른쪽으로 이동시킨 위치에 도시되었다.

17c는 N=64 폴라 인코더(polar encoder)에 대한 data bit 및 PC bit의 배치를 나타낸다.

17b 및 17c에서, uk (k=0, 1, …)는 data bit를 나타내고, P1, P2, P3는 PC bit를 나타낸다.

도 17의 17b를 참조하면, 하위 폴라 서브코드(lower polar subcode)에 속하는 비트 채널 인덱스들(bit channel indices 0~31)에 할당되는 data bit 및/또는 PC bit가 없다. 따라서, 마더 코드 사이즈(N=64)에 기초하여 생성된 코드워드(17c)는 마더 코드 사이즈(N=32)에 의해 생성되는 코드워드(17b)가 2번 반복된 형태를 갖는다.

도 18은 본 명세서의 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 18을 참조하면, 데이터 블록 사이즈(K)는 4이고, 패리티 체크 비트 사이즈(Kpc)는 3이며, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(18b), 64(18c)이다. N=32 폴라 인코더의 비트 채널 인덱스들(0~31)은 도 17과 동일한 방식으로 32만큼 오른쪽으로 이동시킨 위치에 도시되었다. 18a, 18b, 18c는 도 17의 17a, 17b, 17c에 대응되는 바, 중복되는 설명은 생략한다.

종래 방식(예: NR 표준)에 의하면, 패리티 체크 비트의 사이즈와 이에 따른 PC bit의 배치는 다음 1), 2)와 같이 수행된다.

1) E-K+3<192의 관계를 만족하게 되면, Kpc=3이다. 코드워드의 크기(E)가 폴라 코드의 크기(N)와 동일한 것으로 가정되는 경우, 18b는 E=32이고, 18c는 E=64이다. 따라서, 18b 및 18c는 E-K+3<192의 관계를 만족하는 바, 패리티 체크 비트의 사이즈(Kpc)는 3으로 결정될 수 있다.

2) PC bit는 전체 비트 채널 인덱스들 중 신뢰성(reliability)이 가장 큰 K+Kpc개의 비트 채널 인덱스들에 배치된다. 구체적으로 Kpc개의 PC bit는 상기 K+Kpc개의 비트 채널 인덱스들 중에서 신뢰성이 가장 낮은 Kpc개의 비트 채널 인덱스에 배치된다. 이하에서 초기 전송(N=32) 및 재전송(N=64)를 예로 들어 설명한다.

초기 전송(N=32)의 경우, 전체 비트 채널 인덱스들(0~31) 중 신뢰성이 가장 큰 K+Kpc(3+4=7)개의 비트 채널 인덱스들은 {31, 30, 29, 27, 23,15, 28}이다. 상기 신뢰성이 가장 큰 7개의 비트 채널 인덱스들 {31, 30, 29, 27, 23,15, 28} 중에서 신뢰성이 가장 낮은 Kpc(3)개의 비트 채널 인덱스들은 {23, 15, 28}이다. 따라서, Kpc개의 PC bit(P1, P2, P3)는 {23, 15, 28}에 배치된다(18b).

재전송(N=64)의 경우, 전체 비트 채널 인덱스들(0~63) 중 신뢰성이 가장 큰 K+Kpc(7)개의 비트 채널 인덱스들은 {63, 62, 61, 59, 55, 47, 31}이다. 상기 신뢰성이 가장 큰 7개의 비트 채널 인덱스들 {63, 62, 61, 59, 55, 47, 31} 중에서 신뢰성이 가장 낮은 Kpc(3)개의 비트 채널 인덱스들은 {55, 47, 31}이다. 따라서, Kpc개의 PC bit(P1, P2, P3)는 {55, 47, 31}에 배치된다.

상기 종래 방식의 재전송과 관련된 예시에서, 비트 채널 인덱스 31은 N=64인 폴라 코드의 하위 폴라 서브코드(lower polar subcode)에 속한다. 따라서,

는 비트 채널 인덱스 60이 아닌 비트 채널 인덱스 31에 배치되는 P3를 포함하게 되는 바, 생성된 코드워드

는 N=32인 폴라 코드에 기반하여 생성된 코드워드(18b)를 포함하지 않게 된다. 즉, 상기와 같이 비트 채널 인덱스 31에 배치되어 생성된 코드워드에 포함되는 PC bit(P3)는 최초 전송에서 생성된 P3와 서로 다른 값이 된다. 이에 따라, IR HARQ의 지원을 위한 특성이 충족되지 않는다.

IR-HARQ를 지원하기 위해, 본 명세서의 일 실시예에 따라, 다음의 동작이 고려될 수 있다.

상술한 종래 방식에 따라 하위 폴라 서브코드(lower polar subcode)에 배치되는 PC bit는 상기 하위 폴라 서브코드의 비트 채널 인덱스보다 낮은 신뢰성을 갖는 상위 폴라 서브코드의 비트 채널 인덱스들 중에서 가장 큰 신뢰성을 갖는 비트 채널 인덱스에 배치된다. 상기 하위 폴라 서브코드의 비트 채널 인덱스는 frozen bit로 설정된다. 이하 도 18의 18c를 참조하여 설명한다.

PC bit(P3)가 배치되는 비트 채널 인덱스는, 상술한 종래 방식에 따라, 하위 폴라 서브코드(0~31)에 속하는 비트 채널 인덱스 31로 결정될 수 있다. 이 경우에 IR-HARQ의 지원을 위한 특성이 충족되지 않으므로, PC bit(P3)는 상기 하위 폴라 서브코드의 비트 채널 인덱스 31보다 낮은 신뢰성을 갖는 상위 폴라 서브코드의 비트 채널 인덱스들(예: 60, 58, 57, 54, 53, 46.., 도 16의 (b) 참조) 중에서 가장 큰 신뢰성을 갖는 비트 채널 인덱스 60에 배치된다. 비트 채널 인덱스 31은 frozen bit(bit value 0)로 설정된다.

상술한 실시예의 구체적인 적용에 있어, 마더 코드 사이즈의 증가에 따른 i) coding gain에 대한 기여도 및 ii) 구현 관점에서의 복잡도(complexity) 측면에서 다음의 사항이 고려될 수 있다. 재전송을 위한 마더 코드 사이즈로 최초 전송시의 마더 코드 사이즈와 동일한 값이 사용되도록 설정될 수 있다. 또한, PC bit는 최초 전송에서 생성된 PC bit와 동일한 값을 갖도록 설정될 수 있다.

상술한 실시예에 따른 동작을 정리하면 다음과 같다.

IR-HARQ를 지원하기 위한 특성을 충족시키기 위해, PC bit에 대한 비트 채널 인덱스의 할당(비트 채널 인덱스에 대한 PC bit의 배치)과 관련된 동작은 다음의 1, 2의 조건이 만족되도록 수행될 수 있다.

1. 재전송을 위한 PC bit에 할당되는 비트 채널 인덱스가, 신뢰성 순서에 따라, 하위 폴라 서브코드에 속하는 비트 채널 인덱스로 결정되는 경우, 상기 PC bit에 상위 폴라 서브코드에 속하는 특정 비트 채널 인덱스가 할당될 수 있다.

1.1. 상기 특정 비트 채널 인덱스는 상기 하위 폴라 서브코드에 속하는 비트 채널 인덱스보다 낮은 신뢰성을 갖는다. 1.2. 또한 상기 특정 비트 채널 인덱스는 상기 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중에서 가장 큰 신뢰성을 갖는다.

2. 상기 하위 폴라 서브코드에 속하는 비트 채널 인덱스에 대한 비트 값은 0으로 설정(즉, frozen bit로 설정)된다.

3. 상기 재전송을 위한 PC bit는 최초 전송의 PC bit와 동일한 값을 갖도록 설정된다. 다시 말하면, 상기 특정 비트 채널 인덱스가 할당되는 PC bit의 값은 최초 전송의 PC bit와 동일한 값으로 설정된다. 도 18을 예로 들면, 상기 하위 폴라 서브코드에 속하는 비트 채널 인덱스는 31이고, 상기 특정 비트 채널 인덱스는 60이다. 이 때, 상기 특정 비트 채널 인덱스 60에 할당되는 PC bit의 값은 P1~P3 중에서 최초 전송의 PC bit의 값과 동일하도록 P3으로 설정된다.

일 실시예에 의하면, 최초 전송 대비 증가한 PC bit의 개수에 기반하여 재전송을 위한 코드워드가 생성될 수 있다.

예를 들면, 최초 전송에서 Kpc=3에 기초하여 coded bit가 생성되어 전송된 경우가 가정될 수 있다. 이 때, 재전송을 위한 코드워드의 생성을 위해 하나 이상의 PC bit가 추가로 사용될 수 있다. 구체적인 예로, 추가되는 PC bit의 개수가 하나인 경우, Kpc=4에 기초하여 coded bit가 생성될 수 있다. 이하 도 19를 참조하여 구체적으로 설명한다.

도 19는 본 명세서의 또 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 19를 참조하면, 데이터 블록 사이즈(K)는 4이고, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(19b), 64(19c)이다. N=32 폴라 인코더의 비트 채널 인덱스들(0~31)은 도 17과 동일한 방식으로 32만큼 오른쪽으로 이동시킨 위치에 도시되었다. 19a, 19b, 19c는 도 17의 17a, 17b, 17c에 대응되는 바, 중복되는 설명은 생략한다. 도 18의 경우와 달리, 최초 전송(19b)에서 Kpc=3이고, 재전송(19c)에서 Kpc=4이다.

도 16에 따른 폴라 시퀀스(polar sequence)를 참조하면, N=64일 때(도 16의 (b)), data bit(u0~u3)는 비트 채널 인덱스들 {63, 62, 61, 59}에 배치되고, 1 bit가 추가된 PC bit(P1~P4)는 비트 채널 인덱스 {55, 47, 31, 60}에 배치되어야 한다. 앞서 설명한 바와 같이, 비트 채널 인덱스 31이 할당되는 PC bit(P3)는 IR-HARQ 지원 특성이 충족되도록 비트 채널 인덱스 60에 배치되고. 비트 채널 인덱스 31에 대한 비트 값은 0으로 설정된다. 추가된 PC bit(P4)는 상기 비트 채널 인덱스 60 다음으로 큰 신뢰성을 갖는 비트 채널 인덱스 58에 배치된다. 상술한 data bit 및 PC bit의 배치를 기초로 폴라 인코딩이 수행될 수 있다.

도 19와 관련된 실시예의 구체적인 적용에 있어, 마더 코드 사이즈의 증가에 따른 i) coding gain에 대한 기여도 및 ii) 구현 관점에서의 복잡도(complexity) 측면에서 다음의 사항이 고려될 수 있다. 재전송을 위한 마더 코드 사이즈로 최초 전송시의 마더 코드 사이즈와 동일한 값이 사용되도록 설정될 수 있다.

또한 재전송과 관련된 PC bit의 추가(PC bit개수의 증가)는 data bit의 수(데이터 블록 사이즈 K)가 특정값 이상인 것에 기반하여 수행될 수 있다. data bit의 개수가 작은 경우, PC bit 개수의 증가가 오히려 오류 검출 성능의 열화를 야기할 수 있기 때문이다. 매 전송마다, 전송되는 PC bit의 수(Kpc)는 i) 사전에 미리 정의/설정되거나, ii) L1/MAC/RRC signaling을 통해 설정될 수 있다. 상기 i)에 따른 Kpc의 예는 다음과 같다. 최초 전송에 Kpc=3, 두번째 전송에 Kpc=4, 세번째 전송에 Kpc=5가 사용되도록 사전에 정의되거나 설정될 수 있다.

방법 2

본 실시예는 최초 전송 대비 증가한 마더 코드 사이즈(mother code size)에 기반하여 생성된 coded bit의 전체 또는 일부를 전송하는 방법이다.

구체적으로 본 실시예에 따라 재전송을 위한 coded bit의 생성은 다음과 같이 수행될 수 있다.

최초 전송 대비 증가한 마더 코드 사이즈(mother code size)(예: N-> 2N)에 기초하여 copy operation이 수행된다. 상기 copy operation을 통해 최초 전송의 coded bit가 재전송을 위한 coded bit에 포함되도록 data bit가 해당 bit channel index에 배치된다. 이 때, PC bit는 방법 1에 기반하여 배치될 수 있다. 즉, copy operation에 의하면, 동일한 bit가 상위 폴라 서브코드의 비트 채널 인덱스와 하위 폴라 서브코드의 비트 채널 인덱스에 배치된다. PC bit는 상위 폴라 서브코드의 비트 채널 인덱스에만 배치되도록 설정되고, 하위 폴라 서브코드의 비트 채널 인덱스에는 frozen bit(0)가 설정될 수 있다.

도 20은 본 명세서의 또 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 20을 참조하면, 데이터 블록 사이즈(K)는 17이고, 패리티 체크 비트 사이즈(Kpc)는 3이며, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(20b), 64(20c)이다. N=32 폴라 인코더의 비트 채널 인덱스들(0~31)은 도 17과 동일한 방식으로 32만큼 오른쪽으로 이동시킨 위치에 도시되었다. 20a, 20b, 20c는 도 17의 17a, 17b, 17c에 대응되는 바, 중복되는 설명은 생략한다.

도 16에 따른 폴라 시퀀스(polar sequence)를 참조하면, N=64일 때(도 16의 (b)), 17 bit data에 할당되는 bit channel index는 {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43}이 되고, 3 bit PC bit(P1, P2, P3)에 할당되는 bit channel index는 {29, 39, 27}이 된다. 그러나 {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43}에 17 bit data가 할당되는 경우 재전송되는 coded bit는 최초 전송시의 coded bit(20b)를 포함하지 않게 된다.

구체적으로, 최초 전송을 위한 data bit가 배치된 bit channel index들은 {7, 11, 13, 14, 15, 19, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31}이다(20b). 재전송을 위한 폴라 코드에서 상술한 bit channel index들에 대응되는 bit channel index들은 {39, 43, 45, 46, 47, 51, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63}이다. 신뢰성 순서에 따라 결정된 17 bit의 data에 대한 bit channel index들 {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43}은 최초 전송을 위한 data bit가 배치된 bit channel index들에 대응되는 bit channel index들 중 bit channel index 39, 56을 포함하지 않는다. 이와 관련 copy operation 동작의 적용을 구체적으로 살펴본다.

재전송되는 coded bit가 최초 전송의 coded bit(20b)를 포함하기 위해서는 bit channel index 56에 data가 배치되어야 한다(20c). copy operation 동작에 기초하여, bit channel index 56과 bit channel index 31에 동일한 data(u9)가 배치된다. 그리고, 하위 폴라 서브코드(lower polar subcode)의 bit channel index 27, 29에 배치되는 PC bit(P2, P3)는 bit channel index 27, 29 다음으로 신뢰성이 높은 상위 폴라 서브코드(upper polar subcode)의 bit channel index 50, 52에 배치된다. bit channel index 27, 29는 frozen bit로 설정된다.

또한, bit channel index 39에는 PC bit(P1)가 할당되어야 하지만, 최초 전송에서 대응되는 bit channel index 7에는 data bit(u0)가 할당되어 있다. 따라서, PC bit를 위한 위치(bit channel index 39)와 data bit를 위한 위치(bit channel index 30)가 서로 변경되어야 한다. 즉, bit channel index 39에는 data bit를 배치하고 bit channel index 30에는 PC bit가 배치되도록 bit channel index 39, 30에 배치되는 bit의 종류(data bit/PC bit)가 변경되어야 한다.

이와 같은 방식으로 위치가 변경되면, 최초 전송과 동일하게 bit channel index 39에는 data(u0)가 배치된다. bit channel index 30에는 P1이 배치되어야 하나 bit channel index 30은 하위 폴라 서브코드인바, 상술한 방법 1의 동작이 적용된다. bit channel index 30은 frozen bit로 설정되고, (data/PC bit가 배치되지 않은) 상위 폴라 서브코드의 비트 채널 인덱스들 중에서 가장 큰 신뢰성을 갖는 bit channel index 44에 P1이 배치된다. 상기와 같이 data/PC bit가 bit channel index에 결과는 도 20의 20c와 같다.

상기와 같이 data bit가 배치되면,

의

의 값이 1 bit 를 제외하고는 최초 전송과 동일한 것을 의미한다.

재전송되는 coded bit에는 최초 전송의 coded bit가 포함되는 바, 재전송되는 coded bit에서 대부분의 coded bit가 최초 전송의 coded bit와 동일하다. 상기 재전송되는 coded bit는 repetition 동작에 기초하여 전송되는 codeword와 유사하다.

상기와 같은 분석으로부터 재전송 시 lower polar subcode에 배치되는 data bit 수가 특정 값(예:

>0, 정수)이상인 경우에 초기 전송 대비 증가된 마더 코드 사이즈(mother code size)의 폴라 코드가 사용되도록 설정될 수 있다. 즉, lower polar subcode에 배치되는 data bit 수가

이상인 경우 재전송을 위한 coded bit의 생성에 초기 전송 대비 증가된 마더 코드 사이즈(mother code size)의 폴라 코드가 사용될 수 있다.

이 경우, lower polar subcode에 배치되는 data bit 수가 특정 값(

) 미만인 경우에는 최초 전송에서 사용된 codeword에서 선택된 coded bit가 재전송에 사용될 수 있다. 이 때,

값은 미리 정의되거나 L1/MAC/RRC signaling을 통해 지시(indication)될 수 있다. PC polar code의 경우, 반복(repetition) 또는 최초 전송과 동일한 마더 코드 사이즈가 사용될 수 있다.

일 실시예에 의하면, 최초 전송 대비 증가한 PC bit의 개수에 기반하여 재전송을 위한 코드워드가 생성될 수 있다.

예를 들면, 최초 전송에서 Kpc=3으로 coded bit가 생성되어 전송된 경우가 가정될 수 있다. 이 때, 재전송을 위한 코드워드의 생성을 위해 하나 이상의 PC bit가 추가로 사용될 수 있다. 구체적인 예로, 추가되는 PC bit의 개수가 하나인 경우, Kpc=4에 기초하여 coded bit가 생성될 수 있다. 이하 도 21을 참조하여 구체적으로 설명한다.

도 21은 본 명세서의 또 다른 실시예에 따라 특정 데이터 블록 사이즈 및 특정 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 21을 참조하면, 데이터 블록 사이즈(K)는 17이고, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(21b), 64(21c)이다. N=32 폴라 인코더의 비트 채널 인덱스들(0~31)은 도 17과 동일한 방식으로 32만큼 오른쪽으로 이동시킨 위치에 도시되었다. 21a, 21b, 21c는 도 17의 17a, 17b, 17c에 대응되는 바, 중복되는 설명은 생략한다. 최초 전송(21b)에서 Kpc=3이고, 재전송(21c)에서 Kpc=4이다.

도 16에 따른 폴라 시퀀스(polar sequence)를 참조하면, N=64일 때(도 16의 (b)), data bit(u0~u16)는 비트 채널 인덱스들 {63, 62, 61, 59, 55, 47, 31, 60, 59, 57, 54, 53, 46, 51, 45, 30, 43}에 배치되고, 1 bit가 추가된 PC bit(P1~P4)는 비트 채널 인덱스 {29, 39, 27, 56}에 배치되어야 한다. 그러나, 상기와 같이 신뢰성 순서에 따라 결정된 bit channel index들이 data bit 및 PC bit에 할당되는 것이 아니라 IR-HARQ 지원 특성이 충족되도록 상술한 도 20과 같은 동작이 수행된다. 즉, 새로 추가되는 PC bit(P4)에 대한 동작 외에는 도 20과 동일하므로 중복된 설명은 생략한다.

새로 추가된 PC bit(P4)는, 신뢰성 순서에 따라 PC bit가 배치되는 bit channel index가 결정되는 종래 방식에 의하면, bit channel index 56에 배치되어야 한다. 그러나 bit channel index 56에는 data bit(u9)에 할당되었으므로, 추가된 PC bit(P4)는 bit channel index 56에 배치될 수 없다. 추가된 PC bit(P4)는 bit channel index 56 다음으로 신뢰성이 높은 bit channel index들(차순의 신뢰성을 갖는 bit channel index들) 중 data bit나 PC bit에 할당되지 않은 bit channel index 23에 배치될 수 있다. 이를 기초로 폴라 인코딩(polar encoding)이 수행될 수 있다.

이하에서는 초기 전송에서 펑쳐링(Punturing) 또는 쇼트닝(shortening)이 수행되는 경우와 관련된 실시예에 대하여 구체적으로 설명한다. NR 표준에 의하면, 부호화율(coding rate)이 7/16 이하인 경우에 펑쳐링(puncturing)이 수행되고, 그렇지 않은 경우 쇼트닝(shortening)이 수행된다.

Puncturing in the 1st transmissionn

재전송을 위한 cordword를 생성하는 경우 다음의 사항이 고려될 수 있다. 최초 전송에서 codeword를 생성할 때 사용된 마더 코드 사이즈(mother code size) N을 증가시키기 위해서는 lower polar subcode에 해당하는 bit channel index에 copy operation을 통해서 data bit가 배치되어야 한다. 예를 들어, 최초 전송의 마더 코드 사이즈(mother code size) N=32, 재전송 시 마더 코드 사이즈(mother code size) N=64로 가정하여 설명한다.

데이터 블록 사이즈(data block size)는 7보다 커야 lower polar subcode에 해당하는 bit channel index에 data가 할당된다. 도 16의 (b)를 참조하면, lower polar subcode에 해당하는 bit channel index(0~31)들 중 신뢰성이 가장 높은 bit channel index 31은 7번째 위치에 배치된다.

따라서, 상술한 No puncturing/shortening/repetition in the 1st transmission의 실시예(방법 1, 방법 2)가 최초 전송 시 펑쳐링(puncturing)을 수행하는 경우 동일하게 적용될 수 있다.

도 22는 본 명세서의 일 실시예에 따라 펑쳐링(puncturing)이 수행되는 경우 특정 데이터 블록 사이즈 및 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data를 예시하는 도면이다.

도 22를 참조하면, 데이터 블록 사이즈(K)는 12이고, 패리티 체크 비트 사이즈(Kpc)는 3이며, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(22b), 64(22c)이다. N=32 폴라 인코더의 비트 채널 인덱스들(0~31)은 도 17과 동일한 방식으로 32만큼 오른쪽으로 이동시킨 위치에 도시되었다. 22a, 22b, 22c는 도 17의 17a, 17b, 17c에 대응되며, 중복되는 설명은 생략한다.

레이트 매칭 관련 동작이 적용되지 않는 17b 및 17c와 달리, 도 22의 22b 및 22c는 펑쳐링(puncturing)에 기반하여 bit channel index에 할당된 data 및 PC bit를 나타낸다.

22b 및 22c와 관련된 레이트 매칭 동작(puncturing)을 이하 구체적으로 설명한다.

1) 초기 전송을 위해 N=32, E=30에 기초하여 펑쳐링(puncturing)이 수행된다. 22b는 상기 펑쳐링에 기초하는 bit channel index에 배치된 데이터 블록 및 PC bit를 나타낸다. 여기서 E는 데이터 페이로드 크기(data payload size)를 의미한다.

2) 재전송을 위해 N=64, E=60에 따라 펑쳐링(puncturing)이 수행된다. 22c는 상기 펑쳐링에 기초하는 bit channel index에 배치된 데이터 블록을 나타낸다. 도 20의 경우(20b, 20c)와 동일하게 copy operation이 수행되는 바, bit channel index 46과 bit channel index 31에 동일한 data bit(u0)가 배치된다. 또한 종래 방식에 의하면 PC bit(P1)은 bit channel index channel 30에 배치되어야 하나, 상술한 도 18의 18c와 같은 동작이 적용되어 PC bit(P1)는 bit channel index 43에 배치된다.

Shortening in the 1st transmission

NR 표준에 의하면 쇼트닝(shortening)은 부호화율(coding rate)이 7/16 보다 큰 경우 수행된다. 이 때, bit channel index E부터 bit channel index N-1은 frozen (bit value 0)으로 설정되어 폴라 인코딩(polar encoding)이 수행된다.

도 23은 본 명세서의 일 실시예에 따라 쇼트닝(shortening)이 수행되는 경우 특정 데이터 블록 사이즈 및 패리티 체크 비트 사이즈를 기초로 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 23을 참조하면, 데이터 블록 사이즈(K)는 12이고, 패리티 체크 사이즈(Kpc)는 3이며, 폴라 인코더(polar encoder)의 마더 코드 사이즈는 32(23b), 64(23c)이다. N=32 폴라 인코더의 비트 채널 인덱스들(0~31)은 도 17과 동일한 방식으로 32만큼 오른쪽으로 이동시킨 위치에 도시되었다. 23a, 23b, 23c는 도 17의 17a, 17b, 17c에 대응되며, 중복되는 설명은 생략한다.

레이트 매칭 관련 동작이 적용되지 않는 17b 및 17c와 달리, 도 23의 23b 및 23c는 레이트 매칭 관련 동작(shortening/puncturing)에 기반하여 bit channel index에 할당된 data 및 PC bit를 나타낸다.

23b 및 23c와 관련된 레이트 매칭 동작(shortening/puncturing)을 이하 구체적으로 설명한다.

1) 초기 전송을 위해 N=32, E=24에 기초하여 쇼트닝(shortening)이 수행된다. 23b는 상기 쇼트닝에 기초하는 bit channel index에 배치된 데이터 블록을 나타낸다.

2) 재전송을 위해 N=64, E=60에 따라 펑쳐링(puncturing)이 수행된다. 23c는 상기 펑쳐링에 기초하는 bit channel index에 배치된 데이터 블록 및 패리티 체크 비트들을 나타낸다.

최초 전송에서는 coding rate이 1/2(즉, 12/24)이므로 쇼트닝(shortening)이 수행되고, 재전송에서는 coding rate이 1/5(즉, 12/60)이므로 펑쳐링(puncturing)이 수행된다. 최초 전송에서는 N-E=32-24=8 bit에 대한 쇼트닝(shortening)이 수행되어야 하므로, bit channel index 56~63에 해당하는 data bit는 frozen(0)으로 설정되어야 한다.

하지만, 재전송에서는 펑쳐링(puncturing)이 수행되므로 해당 bit channel index에 data bit가 할당되어야 한다. 이 경우, 재전송을 위해 생성된 codeword가 최초 전송을 위해 생성된 codeword를 포함할 수 없게 되므로 마더 코드 사이즈(mother code size)를 증가시키는 IR-HARQ를 지원하기 위한 특성이 충족되지 않는다. 이하에서는 상술한 문제점을 해결하기 위한 실시예에 대하여 구체적으로 설명한다.

최초 전송에서 쇼트닝(shortening)을 이용하여 coded bit가 전송되는 경우, 재전송 시 coded bit를 생성하는 방법은 아래 방법 3 내지 방법 5 중 적어도 하나에 기반할 수 있다.

방법 3

본 실시예는 최초 전송을 위해 생성된 coded bit의 전체 또는 일부가 재전송 시에 사용되는 방법이다. 이 방법은 마더 코드 사이즈(mother code size)를 증가시키지 않고 반복(repetition)을 이용하여 HARQ를 지원한다.

방법 4

최초 전송에서 쇼트닝(shortening)을 이용하여 coded bit가 전송되는 경우 증분 프리징(IF) 방식의 사용이 고려될 수 있다. 즉, 재전송 시에 증분 프리징(IF) 방식을 이용하여 생성된 coded bit가 전송될 수 있다.

방법 5

본 실시예는 재전송 시 마더 코드 사이즈(mother code size)를 증가시키고 coded bit 생성시 최초 전송의 codeword를 포함하도록 data bit를 bit channel index에 배치하는 방법이다.

본 실시예에 의하면, 재전송을 위한 coded bit 생성에 있어, data bit는 다음과 같이 배치된다.

bit channel index 56~63에 data bit가 배치되지 않고, 해당 bit channel index(56~63) 다음으로 신뢰성(reliability)이 높은 bit channel index에 data bit가 배치된다. 이하 도 24를 참조하여 구체적으로 설명한다.

도 24는 본 명세서의 일 실시예에 따라 초기 전송에서 쇼트닝(shortening)이 수행되는 경우 IR-HARQ를 지원하기 위해 폴라 인코더에 배치된 data 및 PC bit를 예시하는 도면이다.

도 24는 K=12, Kpc=3일 때, 최초 전송에서 N=32, E=24, 재전송에서 N=64, E=60의 폴라 인코더(polar encoder)를 사용하여 IR-HARQ를 지원하는 data bit 및 PC bit 배치 방법의 예시이다. 24a, 24b, 24c는 도 23의 23a, 23b, 23c에 대응되는 바, 중복되는 설명은 생략한다.

도 24의 24c를 참조하면, bit channel index {44, 50, 52}와 bit channel index {29, 30, 31}은 copy operation에 의해서 각각 동일한 data bit가 할당되어 IR-HARQ를 지원할 수 있다.

N=64에서 12 bit의 데이터 블록(data block)에 bit channel index를 할당함에 있어, 신뢰성이 큰 순서대로 선택된 bit channel index {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53}이 사용되어야 한다. 그러나 초기 전송(24b)시에 8 bit(bit channel index 24~31)에 대해 쇼트닝(shortening)이 수행되었으므로, IR-HARQ를 지원하기 위해 재전송을 위한 coded bit 생성시에는 bit channel index 56~63에는 data bit가 배치되지 않고 frozen bit(0)가 설정된다.

구체적으로 bit channel index {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53}에서 bit channel index 56~63을 제외한 bit channel index {55, 47, 31, 54, 53}만이 사용되는 바, data bit의 배치를 위한 7개의 bit channel index가 추가로 결정되어야 한다. data bit는 전체 bit channel index들 중 bit channel index 56~63을 제외한 범위에서 bit channel index 53 다음으로 높은 신뢰성(reliability)을 갖는 bit channel index {46, 51, 45, 30, 43, 29, 39}에 할당된다(24c). 상기와 같은 data bit의 할당을 기초로 coded bit가 생성된다.

그리고, 차순의 높은 신뢰성을 가지는 bit channel index {27, 23, 52, 15} 중에서 data bit(u8)가 할당된 bit channel index 52를 제외한 bit channel index {27, 23, 15}가 PC bit(P1~P3)에 할당되어야 한다. 그러나, IR-HARQ를 지원하기 위해 상술한 방법1/방법 2의 동작이 적용된다. 결정된 bit channel index {38, 42, 49}가 PC bit(P1~P3)에 할당된다. 하위 폴라 서브코드(0~31)에 속하는 bit channel index {27, 23, 15}는 frozen으로 설정된다.

방법 6

최초 전송시에 쇼트닝(shortening)이 이용되는 것을 전제로 하는 방법 3 내지 방법 5와 달리, 본 실시예는 IR-HARQ의 지원을 위해 초기 전송시의 레이트 매칭 동작의 종류를 제한한다. 본 실시예는 최초 전송시 부호화율(coding rate)의 값에 관계없이 쇼트닝(shortening)을 적용하지 않고 마더 코드 사이즈(mother code size)를 증가시켜 coded bit를 생성하는 방법이다. 이하 구체적으로 설명한다.

최초 전송시 사용되는 마더 코드 사이즈(예: N)보다 일정 값(예: N)만큼 증가한 마더 코드 사이즈(예: 2N)를 해당 최초 전송시에 이용함으로써 IR-HARQ를 지원할 수 있다. 이 때, 쇼트닝(shortening) 대신에 펑쳐링(puncturing)을 이용하여 coded bit를 생성함으로써 IR-HARQ를 지원할 수 있다. 상기 증가한 마더 코드 사이즈는 최초 전송시에 사용되도록 설정되는 마더 코드 사이즈의

(n은 자연수)배에 기반할 수 있다.

예를 들면, K=12 및 Kpc=3이고, E=24이며 초기 전송에는 마더 코드 사이즈(mother code size) N=32가 사용되도록 설정된 것을 가정한다. 이 경우, 부호화율(K/E)이 1/2이므로 쇼트닝(shortening)이 수행되어야 한다. 본 실시예에 의하면, 상기 부호화율과 무관하게 쇼트닝이 적용되지 않고 펑쳐링이 적용되어 최초 전송을 위한 coded bit가 생성된다. 이 때, 사용되는 마더 코드 사이즈는 데이터 페이로드 크기(E=24)보다 큰 마더 코드 사이즈들(예: 32, 64, 128..) 중 가장 작은 값(32)의 2배일 수 있다. 일 예로, 최초 전송시 사용되는 마더 코드 사이즈(N=32)의 2배인 값을 갖는 마더 코드 사이즈(N=64)를 이용하여 생성된 codeword에서 40 bit가 펑쳐링(puncturing)됨으로써 상기 최초 전송을 위한 coded bit가 생성될 수 있다. 이하 도 25를 참조하여 설명한다.

도 25는 본 명세서의 일 실시예에 따라 최초 전송에서 쇼트닝(shortening) 대신에 펑쳐링(puncturing)을 이용하여 codeword가 생성되는 동작을 설명하기 위한 도면이다. 구체적으로 도 25는 상기 방법 6에 기초한 codeword를 생성하기 위해 데이터 블록(data block) 및 PC bit를 bit channel index에 배치하는 방식을 예시한다.

펑쳐링(puncturing)이 수행되어 frozen bit가 설정되는 bit channel index들을 제외한 범위 내에서 신뢰성 순서에 따라 결정되는 비트 채널 인덱스들에 data bit 및 PC bit가 배치되어야 한다.

40 bit가 펑쳐링(puncturing)되므로 bit channel index 0~39는 frozen bit로 설정되어야 한다. 이 때, frozen bit가 설정되는 bit channel index 범위에 lower polar subcode에 속하는 bit channel index들(0~31)이 모두 포함되므로, lower polar subcode에 속하는 bit channel index 0~31에 배치될 data bit는 upper polar subcode에 속하는 bit channel index 32~63에 배치되어야 한다.

도 16의 (b)를 참조하면, 펑쳐링을 고려하지 않았을 때의 12개의 data bit가 배치될 bit channel index는 {63,62,61,59,55,47,31,60,58,57,54,53}이다. 해당 bit channel index에 data bit는 도 20의 20c와 같이 배치될 수 있다.

그러나 bit channel index 31은 frozen bit로 설정되어야 하므로 bit channel index 31에 배치될 data bit(u0)는 frozen bit가 설정되는 bit channel index들(0~31)을 제외한 범위내에서 차순으로 높은 신뢰성(reliability)을 갖는 bit channel index 46에 배치된다(25b).

그리고, PC bit에 할당되는 bit channel index는 차순의 높은 신뢰성을 가지는 bit channel index {46, 51, 45, 30, 43} 중에서 결정될 수 있다.

구체적으로 bit channel index {46, 51, 45, 30, 43} 중에서 data bit(u0)가 할당된 bit channel index 46 및 puncturing에 의해 frozen으로 설정되는 bit channel index 30이 제외된다. 따라서, PC bit(P1~P3)는 bit channel index {51, 45, 43}에 배치된다. 상기와 같은 data bit 및 PC bit의 배치를 기초로 polar encoding이 수행된다.

일 실시예에 의하면, 상기 차순으로 높은 신뢰성을 갖는 bit channel index는 다음과 같이 결정될 수 있다. 신뢰성 순서(예: 내림차순)에 따라 선택된 bit channel index들(예: {63,62,61,59,55,47,31,60,58,57,54,53}) 중 frozen bit가 설정되는 bit channel index들(0~31)을 제외한 범위(예: {63,62,61,59,55,47,60,58,57,54,53})에서 신뢰성이 가장 낮은 bit channel index(예: 53)를 기초로 결정될 수 있다.

도 16의 (b)를 참조하면, 상기 frozen bit가 설정되는 bit channel index들(0~31)을 제외한 범위(예: {63,62,61,59,55,47,60,58,57,54,53})에서 신뢰성이 가장 낮은 bit channel index는 53이다. 이 때, 차순으로 높은 신뢰성을 갖는 bit channel index는 bit channel index 53 다음으로 신뢰성이 높은 bit channel index 46이다.

일 실시예에 의하면, 상술한 방법 6의 적용은 rate matching(puncturing)의 output인 코드워드의 크기가 기 설정된 값(예: N)보다 큰 경우로 한정되어 적용될 수 있다.

구체적인 예로, 초기 전송을 위한 코드워드가 상기 펑쳐링에 기반하여 생성되고, 생성된 코드워드의 크기가 상기 기 설정된 값보다 큰 경우가 가정될 수 있다. 이러한 경우에, 상기 초기 전송을 위한 코드워드의 생성을 위해 사용되는 폴라 코드의 크기는 상기 기 설정된 값의 2배에 기반할 수 있다. 상기 기 설정된 값은 상기 초기 전송을 위해 미리 설정된 폴라 코드의 크기들(예: N, 2N, 4N..) 중 가장 작은 값(예: N)에 기반할 수 있다.

구현적인 측면에서 상술한 실시예들에 따른 동작(예: PC 폴라 코드를 이용하여 IR-HARQ를 지원하기 위한 동작)들은 상술한 도 1 내지 도 4 및 도 6의 장치(예: 도 2의 프로세서(202a, 202b))에 의해 처리될 수 있다.

또한 상술한 실시예에 따른 상술한 실시예들에 따른 동작(예: PC 폴라 코드를 이용하여 IR-HARQ를 지원하기 위한 동작)들은 적어도 하나의 프로세서(예: 도 2의 프로세서(202a, 202b))를 구동하기 위한 명령어/프로그램(예: instruction, executable code)형태로 메모리(예: 도 2의 204a, 204b)에 저장될 수도 있다.

이하 상술한 실시예들을 무선 장치(예: 도 2의 제1 무선 기기(200a) 및/또는 제2 무선 기기(200b))의 동작 측면에서 도 26을 참조하여 구체적으로 설명한다. 이하 설명되는 방법들은 설명의 편의를 위하여 구분된 것일 뿐, 어느 한 방법의 일부 구성이 다른 방법의 일부 구성과 치환되거나, 상호 간에 결합되어 적용될 수 있음은 물론이다.

도 26은 본 명세서의 일 실시예에 따라 무선 장치가 PC 폴라 코드를 이용하여 HARQ를 기반으로 신호를 전송하기 위한 방법을 설명하기 위한 흐름도이다.

도 26을 참조하면, 본 명세서의 일 실시예에 따라 무선 장치가 PC 폴라 코드를 이용하여 HARQ를 기반으로 신호를 전송하기 위한 방법은 재1 PC 폴라 코드에 기반하여 제1 코드 워드 생성 단계(S2610), 제1 코드워드 전송 단계(S2620), 제2 PC 폴라 코드에 기반하여 제2 코드워드 생성 단계(S2630) 및 제2 코드워드 전송 단계(S2640)를 포함한다.

S2610에서, 제1 무선 장치는 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성한다. 상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성될 수 있다.

일 실시예에 의하면, 상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당될 수 있다.

상술한 S2610에 따라, 제1 무선 장치(예: 도 2의 200a/200b)가 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 동작은 도 1 내지 도 4의 장치에 의해 구현될 수 있다. 예를 들어, 도 2를 참조하면, 하나 이상의 프로세서(202a/202b)는 제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하도록 하나 이상의 트랜시버(206a/206b) 및/또는 하나 이상의 메모리(204a/204b)를 제어할 수 있다.

S2620에서, 제1 무선 장치는 제2 무선 장치로 상기 제1 코드워드를 전송한다. 상기 제1 코드워드의 전송은 IR-HARQ의 지원과 관련하여 상술한 초기 전송 또는 최초 전송에 기반할 수 있다.

상술한 S2620에 따라, 제1 무선 장치(예: 도 2의 200a/200b)가 제2 무선 장치(예: 도 2의 200a/200b)로 상기 제1 코드워드를 전송하는 동작은 도 1 내지 도 4의 장치에 의해 구현될 수 있다. 예를 들어, 도 2를 참조하면, 하나 이상의 프로세서(202a)는 제2 무선 장치(200b)로 상기 제1 코드워드를 전송하도록 하나 이상의 트랜시버(206a) 및/또는 하나 이상의 메모리(204a)를 제어할 수 있다.

S2630에서, 제1 무선 장치는 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성한다. 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성될 수 있다.

일 실시예에 의하면, 상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당될 수 있다.

일 실시예에 의하면, 상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함할 수 있다.

일 실시예에 의하면, 상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반할 수 있다. 일 예로, 상기 특정 비트 채널 인덱스들은 상기 데이터 블록의 크기(K) 및 상기 적어도 하나의 패리티 체크 비트의 개수(Kpc)에 기반하여 상기 신뢰성의 순서로 결정된 비트 채널 인덱스들일 수 있다.

도 19를 예로 들면, K=4, Kpc=4인 경우, 상기 특정 비트 채널 인덱스들은 {63, 62, 61, 59, 55, 47, 31, 60}일 수 있다. 도 21을 예로 들면, K=17, Kpc=4인 경우, 상기 특정 비트 채널 인덱스들은 {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43, 29, 39, 27, 56}일 수 있다.

일 실시예에 의하면, 상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여, 다음 1) 내지 5)가 적용될 수 있다. 본 실시예는 상술한 방법 1 및 방법 2 중 적어도 하나에 기반할 수 있다.

도 19를 예로 들면, 상기 적어도 하나의 제3 비트 채널 인덱스들은 하위 폴라 서브 코드(0~31)에 속하는 비트 채널 인덱스 31일 수 있다. 도 21을 예로 들면, 상기 적어도 하나의 제3 비트 채널 인덱스들은 하위 폴라 서브 코드(0~31)에 속하는 비트 채널 인덱스 27, 29, 30 및 31일 수 있다.

1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함할 수 있다. 상기 적어도 하나의 제4 비트 채널 인덱스는 IR-HARQ 지원 특성이 만족되도록 상기 데이터 블록 또는 상기 적어도 하나의 제2 패리티 체크 비트 중 적어도 하나에 할당될 수 있다.

도 19를 예로 들면, 상기 적어도 하나의 제4 비트 채널 인덱스는 PC bit(P4)에 할당되는 비트 채널 인덱스 58일 수 있다. 도 20을 예로 들면, 상기 적어도 하나의 제4 비트 채널 인덱스는 PC bit(P1~P3) 및 data bit(u9) 에 할당되는 비트 채널 인덱스 44, 50, 52 및 56일 수 있다.

2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정될 수 있다.

도 19를 예로 들면, 상기 적어도 하나의 제4 비트 채널 인덱스는 N=64인 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들(32~63) 중 상기 특정 비트 채널 인덱스들 {63, 62, 61, 59, 55, 47, 31, 60}이 제외된 범위에서 결정될 수 있다.

3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당될 수 있다.

4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련될 수 있다. 도 19의 19c를 참조하면, 상기 특정 비트 값은 PC bit(P4)일 수 있다.

5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정될 수 있다. 도 19의 19c를 참조하면, 상기 제3 비트 인덱스 31의 비트 값은 0(frozen bit)으로 설정된다.

일 실시예에 의하면, 상기 적어도 하나의 제4 비트 채널 인덱스는 i) 상기 신뢰성의 순서 및 ii) 상기 적어도 하나의 제3 비트 채널 인덱스의 개수에 기반하여 결정될 수 있다.

일 실시예에 의하면, 상기 특정 비트 채널 인덱스들은 i) 상기 데이터 블록의 크기 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제1 특정 비트 채널 인덱스들 및 ii) 상기 적어도 하나의 제2 패리티 체크 비트의 개수 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제2 특정 비트 채널 인덱스들을 포함할 수 있다.

도 21을 예로 들면, 상기 하나 이상의 제1 특정 비트 채널 인덱스들은 {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43}이고, 상기 하나 이상의 제2 특정 비트 채널 인덱스들은 {29, 39, 27, 56}일 수 있다.

일 실시예에 의하면, 상기 하나 이상의 제1 특정 비트 채널 인덱스들에 상기 제3 비트 채널 인덱스가 하나 이상 포함되는 것에 기반하여, 상기 하나 이상의 제2 특정 비트 채널 인덱스들 중 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스가 상기 제1 특정 비트 채널 인덱스로 변경될 수 있다.

도 21을 예로 들면, 상기 제3 비트 채널 인덱스는 {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43} 중에서 하위 폴라 서브코드(0~31)에 속하는 비트 채널 인덱스 30 및 31일 수 있다. 상기 하나 이상의 제2 특정 비트 채널 인덱스들 {29, 39, 27, 56} 중 상기 제2 PC 폴라 코드의 상위 폴라 서브코드(32~63)에 속하는 비트 채널 인덱스는 비트 채널 인덱스 39 및 56일 수 있다. 이 때, 비트 채널 인덱스 39 및 56에 배치되는 bit의 종류(PC bit)가 제1 특정 비트 채널 인덱스에 따른 종류(즉, data bit)로 변경될 수 있다. 즉, data bit(u0, u9)는 비트 채널 인덱스 30 및 31이 아닌 비트 채널 인덱스 39 및 56에 배치될 수 있다.

일 실시예에 의하면, 상기 제1 특정 비트 채널 인덱스로 변경된 상기 제2 특정 비트 채널 인덱스의 개수에 기반하는 상기 제4 비트 채널 인덱스가 상기 적어도 하나의 제2 패리티 체크 비트에 할당될 수 있다. 도 21을 예로 들면, 비트 채널 인덱스 39 및 56은 상기 제1 특정 비트 채널 인덱스로 변경됨으로써 data bit가 할당된다. 이 경우, 2 이상의 제4 비트 채널 인덱스들(예: 44, 50, 52)이 상기 적어도 하나의 패리티 체크 비트(예: P1~P3)에 할당될 수 있다.

일 실시예에 의하면, 상기 신뢰성의 순서는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들과 관련된 신뢰성을 나타내는 값들의 내림차순에 기반할 수 있다. 상기 내림차순으로 재배치된 비트 채널 인덱스들은 도 16의 (a) 및 (b)와 같다.

일 실시예에 의하면, 상기 하나 이상의 제2 비트 채널 인덱스들은 i) 상기 하나 이상의 제1 비트 채널 인덱스들을 포함하거나, ii) 상기 하나 이상의 제1 비트 채널 인덱스들에 제1 특정 값(first specific value)을 더 한 비트 채널 인덱스들을 포함할 수 있다. 이하 도 16을 참조하여 구체적인 예를 들어 설명한다.

제1 PC 폴라 코드의 크기(즉, 마더 코드 사이즈(mother code size)인 N의 값)가 32인 경우, 폴라 인코더에서 상기 제1 코드워드와 관련된 데이터 블록의 크기(K=4) 및 패리티 체크 비트의 개수(Kpc=1)에 기초하여 신뢰성 순서(예:내림차순)로 선택된 상기 하나 이상의 제1 비트 채널 인덱스들은 31, 30, 29, 27, 23일 수 있다(도 16의 (a) 참조).

i)의 경우, 상기 하나 이상의 제2 비트 채널 인덱스들은 31, 30, 29, 27, 23일 수 있다. ii)의 경우, 상기 하나 이상의 제2 비트 채널 인덱스들은 63, 62, 61, 59, 55일 수 있다. 이 때, 상기 제1 특정 값은 32일 수 있다. 상기 제1 특정 값은 상기 제2 PC 폴라 코드의 크기와 상기 제1 PC 폴라 코드의 크기간 차이 값에 기반할 수 있다.

일 실시예에 의하면, 상기 데이터 블록의 크기가 기 설정된 값보다 크거나 같은 것에 기반하여, 상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트 외에 하나 이상의 추가 패리티 체크 비트(one or more additional PC bits)를 더 포함할 수 있다. 데이터 블록의 크기가 작은 경우에도 패리티 체크 비트의 개수를 증가시키는 경우에는 오히려 오류 검출 성능이 열화될 수 있기 때문이다.

일 실시예에 의하면, 상기 적어도 하나의 제2 패리티 체크 비트가 상기 하나 이상의 추가 패리티 체크 비트를 포함하는 것에 기반하여, 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제5 비트 채널 인덱스들을 포함할 수 있다.

상기 적어도 하나의 제5 비트 채널 인덱스들은 상기 제2 PC 폴라 코드의 전체 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들 및 상기 적어도 하나의 제4 비트 채널 인덱스들이 제외된 범위에서 상기 신뢰성의 순서에 따라 결정될 수 있다. 이하 도 20 및 도 21을 예로 들어 설명한다.

도 20의 20c를 참조하면, 상기 적어도 하나의 제2 패리티 체크 비트가 상기 적어도 하나의 제1 패리티 체크 비트와 동일하다(P1~P3).

도 21의 21c를 참조하면, 상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트(P1~P3) 외에 하나의 추가 패리티 체크 비트를 더 포함한다(P4).

이 때, 상기 하나 이상의 제2 비트 채널 인덱스들(21c)은 적어도 하나의 제5 비트 채널 인덱스들(예: 비트 채널 인덱스 23)을 포함할 수 있다.

상기 적어도 하나의 제5 비트 채널 인덱스들은 상기 제2 PC 폴라 코드의 전체 비트 채널 인덱스들(예: 0~63) 중 상기 특정 비트 채널 인덱스들(예: {63, 62, 61, 59, 55, 47, 31, 60, 58, 57, 54, 53, 46, 51, 45, 30, 43, 29, 39, 27}) 및 상기 적어도 하나의 제4 비트 채널 인덱스들(예: {44, 50, 52, 56})이 제외된 범위에서 상기 신뢰성의 순서에 따라 결정된 비트 채널 인덱스(예: 비트 채널 인덱스 23)일 수 있다.

일 실시예에 의하면, 상기 특정 비트 값이 상기 적어도 하나의 제2 패리티 체크 비트에 대해서만 관련되는 경우, 상기 제2 PC 폴라 코드의 크기는 상기 제1 PC 폴라 코드의 크기와 동일할 수 있다. 상기 특정 비트 값이 상기 적어도 하나의 제2 패리티 체크 비트 및 상기 데이터 블록과 관련되는 경우에는, 상기 제2 PC 폴라 코드의 크기는 상기 제1 PC 폴라 코드의 크기보다 클 수 있다.

상술한 S2630에 따라, 제1 무선 장치(예: 도 2의 200a/200b)가 제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 동작은 도 1 내지 도 4의 장치에 의해 구현될 수 있다. 예를 들어, 도 2를 참조하면, 하나 이상의 프로세서(202a)는 제2 PC 폴라 코드(first PC polar code)에 기반하여 제2 코드워드(first codeword)를 생성하도록 하나 이상의 트랜시버(206a) 및/또는 하나 이상의 메모리(204a)를 제어할 수 있다.

S2640에서, 제1 무선 장치는 제2 무선 장치로 상기 제2 코드워드를 전송한다. 상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련될 수 있다.

상술한 S2640에 따라, 제1 무선 장치(예: 도 2의 200a/200b)가 제2 무선 장치(예: 도 2의 200a/200b)로 상기 제2 코드워드를 전송하는 동작은 도 1 내지 도 4의 장치에 의해 구현될 수 있다. 예를 들어, 도 2를 참조하면, 하나 이상의 프로세서(202a)는 제2 무선 장치(200b)로 상기 제2 코드워드를 전송하도록 하나 이상의 트랜시버(206a) 및/또는 하나 이상의 메모리(204a)를 제어할 수 있다.

일 실시예에 의하면, 상기 제1 무선 장치는 단말(User Equipment, UE) 또는 기지국(Base station, BS)에 기반할 수 있다. 상기 제2 무선 장치는 기지국(Base station, BS) 또는 단말(User Equipment, UE)에 기반할 수 있다.

본 명세서의 실시예에 따른 무선 통신 시스템에서 제1 무선 장치가 PC 폴라 코드(parity check polar code, PC polar code)를 이용하여 HARQ(Hybrid Automatic Repeat reQuest)를 기반으로 신호를 전송하는 방법의 효과를 설명하면 다음과 같다.

본 명세서의 실시예에 의하면, 재전송을 위한 코드워드의 생성을 위한 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하고, 패리티 체크 비트와 관련된 하위 폴라 서브코드의 비트 채널 인덱스의 비트 값은 0으로 설정된다.

상기 적어도 하나의 제4 비트 채널 인덱스를 통해 IR HARQ의 지원을 위한 특성이 충족된다. 무선 통신 시스템에서 PC 폴라 코드(PC polar code)에 기반하는 IR HARQ가 지원될 수 있다. 또한 폴라 코드에 기반하는 IR HARQ는 data 전송에 활용될 수 있는 바, reliability 측면에서 시스템 성능이 개선될 수 있다.

또한, 상기 적어도 하나의 제4 비트 채널 인덱스에 기반하는 상기 제2 코드워드의 생성에 있어 PC bit는 상위 폴라 서브코드에 배치되도록 설정되고, PC bit와 관련된 하위 폴라 서브코드의 비트 채널 인덱스의 비트 값은 0으로 설정된다. IR-HARQ 지원 특성을 충족시키기 위한 copy operation은 PC bit에 적용되지 않는다. 하위 폴라 서브코드의 비트 채널 인덱스가 PC bit에 대해서만 관련되는 경우에 해당 PC bit를 frozen bit로 설정된다. 따라서, mother code size의 증가가 coding gain에 기여하지 않는 경우에는 초기 전송과 동일한 mother code size에 기반하여 IR-HARQ가 지원될 수 있다.

여기서, 본 명세서의 무선 기기(예: 도 2의 200a/200b)에서 구현되는 무선 통신 기술은 LTE, NR 및 6G뿐만 아니라 저전력 통신을 위한 Narrowband Internet of Things를 포함할 수 있다. 이때, 예를 들어 NB-IoT 기술은 LPWAN(Low Power Wide Area Network) 기술의 일례일 수 있고, LTE Cat NB1 및/또는 LTE Cat NB2 등의 규격으로 구현될 수 있으며, 상술한 명칭에 한정되는 것은 아니다. 추가적으로 또는 대체적으로, 본 명세서의 무선 기기(예: 도 2의 200a/200b)에서 구현되는 무선 통신 기술은 LTE-M 기술을 기반으로 통신을 수행할 수 있다. 이때, 일 예로, LTE-M 기술은 LPWAN 기술의 일례일 수 있고, eMTC(enhanced Machine Type Communication) 등의 다양한 명칭으로 불릴 수 있다. 예를 들어, LTE-M 기술은 1) LTE CAT 0, 2) LTE Cat M1, 3) LTE Cat M2, 4) LTE non-BL(non-Bandwidth Limited), 5) LTE-MTC, 6) LTE Machine Type Communication, 및/또는 7) LTE M 등의 다양한 규격 중 적어도 어느 하나로 구현될 수 있으며 상술한 명칭에 한정되는 것은 아니다. 추가적으로 또는 대체적으로, 본 명세서의 무선 기기(예: 도 2의 200a/200b)에서 구현되는 무선 통신 기술은 저전력 통신을 고려한 지그비(ZigBee), 블루투스(Bluetooth) 및 저전력 광역 통신망(Low Power Wide Area Network, LPWAN) 중 적어도 어느 하나를 포함할 수 있으며, 상술한 명칭에 한정되는 것은 아니다. 일 예로 ZigBee 기술은 IEEE 802.15.4 등의 다양한 규격을 기반으로 소형/저-파워 디지털 통신에 관련된 PAN(personal area networks)을 생성할 수 있으며, 다양한 명칭으로 불릴 수 있다.

이상에서 설명된 실시 예들은 본 명세서의 구성요소들과 특징들이 소정 형태로 결합된 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려되어야 한다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 명세서의 실시 예를 구성하는 것도 가능하다. 본 명세서의 실시 예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시예의 일부 구성이나 특징은 다른 실시 예에 포함될 수 있고, 또는 다른 실시예의 대응하는 구성 또는 특징과 교체될 수 있다. 특허청구범위에서 명시적인 인용 관계가 있지 않은 청구항들을 결합하여 실시 예를 구성하거나 출원 후의 보정에 의해 새로운 청구항으로 포함시킬 수 있음은 자명하다.

본 명세서에 따른 실시 예는 다양한 수단, 예를 들어, 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다. 하드웨어에 의한 구현의 경우, 본 명세서의 일 실시 예는 하나 또는 그 이상의 ASICs(application specific integrated circuits), DSPs(digital signal processors), DSPDs(digital signal processing devices), PLDs(programmable logic devices), FPGAs(field programmable gate arrays), 프로세서, 콘트롤러, 마이크로 콘트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.

펌웨어나 소프트웨어에 의한 구현의 경우, 본 명세서의 일 실시 예는 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차, 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리는 상기 프로세서 내부 또는 외부에 위치하여, 이미 공지된 다양한 수단에 의해 상기 프로세서와 데이터를 주고 받을 수 있다.

본 명세서는 본 명세서의 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 통상의 기술자에게 자명하다. 따라서, 상술한 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니 되고 예시적인 것으로 고려되어야 한다. 본 명세서의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 명세서의 등가적 범위 내에서의 모든 변경은 본 명세서의 범위에 포함된다.

Claims (16)

1. 무선 통신 시스템에서 제1 무선 장치가 PC 폴라 코드(parity check polar code, PC polar code)를 이용하여 HARQ(Hybrid Automatic Repeat reQuest)를 기반으로 신호를 전송하는 방법에 있어서,

   제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며;

   상기 제1 코드워드를 전송하는 단계;

   제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성되며; 및

   상기 제2 코드워드를 전송하는 단계를 포함하되,

   상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련되며,

   상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당되고,

   상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당되며,

   상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함하며,

   상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반하고,

   상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여:

   1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하고,

   2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고,

   3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며,

   4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고,

   5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정되는 것을 특징으로 하는 방법.
2. 제1 항에 있어서,

   상기 적어도 하나의 제4 비트 채널 인덱스는 i) 상기 신뢰성의 순서 및 ii) 상기 적어도 하나의 제3 비트 채널 인덱스의 개수에 기반하여 결정되는 것을 특징으로 하는 방법.
3. 제1 항에 있어서,

   상기 특정 비트 채널 인덱스들은,

   i) 상기 데이터 블록의 크기 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제1 특정 비트 채널 인덱스들 및 ii) 상기 적어도 하나의 제2 패리티 체크 비트의 개수 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제2 특정 비트 채널 인덱스들을 포함하는 것을 특징으로 하는 방법.
4. 제3 항에 있어서,

   상기 하나 이상의 제1 특정 비트 채널 인덱스들에 상기 제3 비트 채널 인덱스가 하나 이상 포함되는 것에 기반하여,

   상기 하나 이상의 제2 특정 비트 채널 인덱스들 중 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스가 상기 제1 특정 비트 채널 인덱스로 변경되는 것을 특징으로 하는 방법.
5. 제4 항에 있어서,

   상기 제1 특정 비트 채널 인덱스로 변경된 상기 제2 특정 비트 채널 인덱스의 개수에 기반하는 상기 제4 비트 채널 인덱스가 상기 적어도 하나의 제2 패리티 체크 비트에 할당되는 것을 특징으로 하는 방법.
6. 제1 항에 있어서,

   상기 신뢰성의 순서는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들과 관련된 신뢰성을 나타내는 값들의 내림차순에 기반하는 것을 특징으로 하는 방법.
7. 제1 항에 있어서,

   상기 하나 이상의 제2 비트 채널 인덱스들은 i) 상기 하나 이상의 제1 비트 채널 인덱스들을 포함하거나, ii) 상기 하나 이상의 제1 비트 채널 인덱스들에 특정 값(first specific value)을 더 한 비트 채널 인덱스들을 포함하는 것을 특징으로 하는 방법.
8. 제1 항에 있어서,

   상기 데이터 블록의 크기가 기 설정된 값보다 크거나 같은 것에 기반하여, 상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트 외에 하나 이상의 추가 패리티 체크 비트(one or more additional PC bits)를 더 포함하는 것을 특징으로 하는 방법.
9. 제8 항에 있어서,

   상기 적어도 하나의 제2 패리티 체크 비트가 상기 하나 이상의 추가 패리티 체크 비트를 포함하는 것에 기반하여, 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제5 비트 채널 인덱스들을 포함하고,

   상기 적어도 하나의 제5 비트 채널 인덱스들은,

   상기 제2 PC 폴라 코드의 전체 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들 및 상기 적어도 하나의 제4 비트 채널 인덱스들이 제외된 범위에서 상기 신뢰성의 순서에 따라 결정된 것을 특징으로 하는 방법.
10. 제1 항에 있어서,

    상기 특정 비트 값이 상기 적어도 하나의 제2 패리티 체크 비트에 대해서만 관련되는 경우, 상기 제2 PC 폴라 코드의 크기는 상기 제1 PC 폴라 코드의 크기와 동일한 것을 특징으로 하는 방법.
11. 무선 통신 시스템에서 PC 폴라 코드(parity check polar code, PC polar code)를 이용하여 HARQ(Hybrid Automatic Repeat reQuest)를 기반으로 신호를 전송하는 제1 무선 장치에 있어서,

    하나 이상의 송수신기;

    상기 하나 이상의 송수신기를 제어하는 하나 이상의 프로세서들; 및

    상기 하나 이상의 프로세서들에 동작 가능하게 접속 가능하고, 상기 하나 이상의 프로세서들에 의해 실행될 때, 상기 하나 이상의 프로세서들이 동작들을 수행하도록 설정하는 지시(instruction)들을 저장하는 하나 이상의 메모리들을 포함하며,

    상기 동작들은,

    제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며;

    상기 제1 코드워드를 전송하는 단계;

    제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성되며; 및

    상기 제2 코드워드를 전송하는 단계를 포함하되,

    상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련되며,

    상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당되고,

    상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당되며,

    상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함하며,

    상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반하고,

    상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여:

    1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하고,

    2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고,

    3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며,

    4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고,

    5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정되는 것을 특징으로 하는 제1 무선 장치.
12. 제11 항에 있어서,

    상기 제1 무선 장치는 단말(User Equipment, UE) 또는 기지국(Base station, BS)에 기반하는 것을 특징으로 하는 제1 무선 장치.
13. 제11 항에 있어서,

    상기 하나 이상의 제2 비트 채널 인덱스들은 i) 상기 하나 이상의 제1 비트 채널 인덱스들을 포함하거나, ii) 상기 하나 이상의 제1 비트 채널 인덱스들에 특정 값(first specific value)을 더 한 비트 채널 인덱스들을 포함하는 것을 특징으로 하는 제1 무선 장치.
14. 제11 항에 있어서,

    상기 특정 비트 채널 인덱스들은,

    i) 상기 데이터 블록의 크기 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제1 특정 비트 채널 인덱스들 및 ii) 상기 적어도 하나의 제2 패리티 체크 비트의 개수 및 상기 신뢰성의 순서에 기반하여 결정된 하나 이상의 제2 특정 비트 채널 인덱스들을 포함하는 것을 특징으로 하는 제1 무선 장치.
15. 하나 이상의 메모리들 및 상기 하나 이상의 메모리들과 기능적으로 연결되어 있는 하나 이상의 프로세서들을 포함하는 장치에 있어서,

    상기 하나 이상의 메모리들은, 상기 하나 이상의 프로세서들에 의해 실행될 때, 상기 하나 이상의 프로세서들이 동작들을 수행하도록 설정하는 지시(instruction)들을 저장하며,

    상기 동작들은,

    제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며;

    상기 제1 코드워드를 전송하는 단계;

    제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성되며; 및

    상기 제2 코드워드를 전송하는 단계를 포함하되,

    상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련되며,

    상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당되고,

    상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당되며,

    상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함하며,

    상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반하고,

    상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여:

    1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하고,

    2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고,

    3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며,

    4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고,

    5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정되는 것을 특징으로 하는 장치.
16. 하나 이상의 명령어를 저장하는 하나 이상의 비일시적(non-transitory) 컴퓨터 판독 가능 매체에 있어서,

    상기 하나 이상의 명령어는, 하나 이상의 프로세서에 의해 실행되는 경우, 상기 하나 이상의 프로세서가 동작들을 수행하도록 설정하며,

    상기 동작들은,

    제1 PC 폴라 코드(first PC polar code)에 기반하여 제1 코드워드(first codeword)를 생성하는 단계, 상기 제1 코드워드는 상기 제1 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제1 비트 채널 인덱스들(one or more first bit channel indices)에 기반하여 생성되며;

    상기 제1 코드워드를 전송하는 단계;

    제2 PC 폴라 코드(second PC polar code)에 기반하여 제2 코드워드(second codeword)를 생성하는 단계, 상기 제2 코드워드는 상기 제2 PC 폴라 코드의 비트 채널 인덱스들 중에서 하나 이상의 제2 비트 채널 인덱스들(one or more second bit channel indices)에 기반하여 생성되며; 및

    상기 제2 코드워드를 전송하는 단계를 포함하되,

    상기 제2 코드워드의 전송은 상기 제1 코드워드의 재전송과 관련되며,

    상기 하나 이상의 제1 비트 채널 인덱스들은 데이터 블록 및 적어도 하나의 제1 패리티 체크 비트(first parity check bit, first PC bit)에 할당되고,

    상기 하나 이상의 제2 비트 채널 인덱스들은 상기 데이터 블록 및 적어도 하나의 제2 패리티 체크 비트(second parity check bit, second PC bit)에 할당되며,

    상기 적어도 하나의 제2 패리티 체크 비트는 상기 적어도 하나의 제1 패리티 체크 비트를 포함하며,

    상기 하나 이상의 제2 비트 채널 인덱스들은 상기 제2 PC 폴라 코드와 관련된 신뢰성(reliability)의 순서에 따라 결정된 특정 비트 채널 인덱스들에 기반하고,

    상기 특정 비트 채널 인덱스들에 상기 제2 PC 폴라 코드의 하위 폴라 서브코드에 속하는 적어도 하나의 제3 비트 채널 인덱스가 포함되는 것에 기반하여:

    1) 상기 하나 이상의 제2 비트 채널 인덱스들은 적어도 하나의 제4 비트 채널 인덱스를 포함하고,

    2) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 제2 PC 폴라 코드의 상위 폴라 서브코드에 속하는 비트 채널 인덱스들 중 상기 특정 비트 채널 인덱스들이 제외된 범위에서 결정되고,

    3) 상기 적어도 하나의 제4 비트 채널 인덱스는 상기 적어도 하나의 제3 비트 채널 인덱스와 관련된 특정 비트 값에 할당되며,

    4) 상기 특정 비트 값은 i) 상기 적어도 하나의 제2 패리티 체크 비트 또는 ii) 상기 데이터 블록 중 적어도 하나와 관련되고,

    5) 상기 적어도 하나의 제3 비트 채널 인덱스 중 상기 적어도 하나의 제2 패리티 체크 비트와 관련된 제3 비트 채널 인덱스의 비트 값은 0으로 설정되는 것을 특징으로 하는 비일시적(non-transitory) 컴퓨터 판독 가능 매체.

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