TWI675307B - 邏輯閘假信號建模的方法 - Google Patents

邏輯閘假信號建模的方法 Download PDF

Info

Publication number
TWI675307B
TWI675307B TW107138880A TW107138880A TWI675307B TW I675307 B TWI675307 B TW I675307B TW 107138880 A TW107138880 A TW 107138880A TW 107138880 A TW107138880 A TW 107138880A TW I675307 B TWI675307 B TW I675307B
Authority
TW
Taiwan
Prior art keywords
false signal
width
logic gate
signal
logic
Prior art date
Application number
TW107138880A
Other languages
English (en)
Other versions
TW201918917A (zh
Inventor
啓榮 彭
居上 楊
Original Assignee
新加坡商 聯發科技（新加坡）私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商 聯發科技（新加坡）私人有限公司 filed Critical 新加坡商 聯發科技（新加坡）私人有限公司
Publication of TW201918917A publication Critical patent/TW201918917A/zh
Application granted granted Critical
Publication of TWI675307B publication Critical patent/TWI675307B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本發明提供了一種用於邏輯門假信號建模的方法，獲得來自該邏輯閘的具有一假信號寬度的一輸入假信號。當該假信號寬度大於或等於一第一閾值寬度時，藉由一第一縮放因數縮放該假信號寬度。當該假信號寬度小於該第一閾值寬度並且大於或等於一第二閾值寬度時，藉由一第二縮放因數縮放該假信號寬度。為該邏輯閘提供具有該縮放的假信號寬度的一輸出假信號。該縮放的假信號寬度大於0。該第一閾值寬度大於該第二閾值寬度，以及該第二縮放因數小於該第一縮放因數。

Description

邏輯閘假信號建模的方法
本發明涉及邏輯閘的假信號(glitch)建模方法，以及更具體地涉及在邏輯模擬(logic simulation)中使用假信號定標器(scaler)的假信號建模方法。
在積體電路(integrated circuit，IC)設計中，功率與其他設計指標(如性能、矽面積(silicon area)以及進程)一樣，具有相當的權重。市場需要以低功耗進行高速計算來延長移動設備中的電池壽命。但即使對非電池供電的產品，功率仍然是電路穩定性、封裝成本以及散熱方案的關鍵考慮因素。因此，功率已成為所有矽設計(silicon design)的共同約束。
如今，矽前估計(pre-silicon estimate)依賴於功率模擬(power simulation)工具，電路模擬(circuit simulation)可以在進行矽測量時提供最精確的結果，但是執行時間以及能力不能再支援SoC(片上系統)的複雜性。目前，實際的解決方案是利用邏輯模擬/估計工具與功率計算器一起來獲得功率估計的合理執行時間以及品質結果。
基於這些設計，假信號功率會造成矽前功率估計與矽後測量(post-silicon measurement)之間顯著的功率失配，這是因為功率模擬工具消耗了由邏輯模擬器生成的波形以用於功率計算。
因此，需要用邏輯模擬器精確地對假信號的類比行為(analog behavior)進行建模的方法。
本發明旨在提供一種對假信號衰減效應建模的方法，以避免矽前模擬與矽後測量之間的功率失配。
本發明提供了邏輯閘假信號建模方法的實施例。獲得來自該邏輯閘的具有一假信號寬度的一輸入假信號。當該假信號寬度大於或等於一第一閾值寬度時，藉由一第一縮放因數縮放該假信號寬度。當該假信號寬度小於該第一閾值寬度並且大於或等於一第二閾值寬度時，藉由一第二縮放因數縮放該假信號寬度。為該邏輯閘提供具有該縮放的假信號寬度的一輸出假信號，其中該縮放的假信號寬度大於0，其中該第一閾值寬度大於該第二閾值寬度，以及該第二縮放因數小於該第一縮放因數。
此外，本發明提供了邏輯閘假信號建模方法的另一實施例。獲得來自該邏輯閘的一輸入端的一假信號，當該假信號的一假信號寬度大於或等於一第一閾值寬度時，完全傳播該假信號到該邏輯閘的一輸出端；當該假信號的該假信號寬度小於一第二閾值寬度時，在該邏輯閘的該輸出端濾出該假信號；當該假信號的該假信號寬度小於該第一閾值寬度以及大於或等於該第二閾值寬度，在該邏輯閘的該輸出端減少該假信號。
本發明還提供了邏輯閘假信號建模方法的另一實施例。將具有複數個可變脈衝寬度的一信號輸入到一多級鏈(multiple-stage chain)中，該多級鏈由根據一第一組假信號參數耦合到一鏈中的複數個邏輯閘形成，以便在該多級鏈上執行一邏輯模擬，其中該等邏輯閘是完全相同的單元，以及該可變脈衝寬度是不同的。在該多級鏈的該等邏輯閘的每一級的一輸出端獲得對應於該第一組假信號參數的一第一切換(toggle)計數；根據該多級鏈中該等邏輯閘的該等第一切換計數獲得一第一切換計數結果；當該第一切換計數結果接近於一目標切換計數時，使用該第一組假信號參數在一積體電路的該等邏輯閘上執行一邏輯模擬。
基於本發明之方法，藉由對假信號傳播中的假信號衰減效應建模，可以實現更準確的假信號功率精度以及更好的功率相關性，同時能夠擴展變數以實現更好的電路精度。
將參考附圖在後續實施例中給出細節描述。
後續的描述是實施本發明的最佳實施方式，所做之描述旨在說明本發明的基本原理以及不應對此做限制性理解。本發明的範圍由參考所附申請專利範圍最佳確定。
第1圖示出了積體電路(IC)的階層式設計進程的流程圖。在步驟S110中，獲得暫存器傳輸級(register-transfer level，RTL)代碼，其描述由IC執行的功能，RTL代碼可以指示使用描述硬體的語言來執行設計，例如硬體描述語言(Hardware Description Language，HDL)。在步驟S120中，合成RTL代碼來生成包括IC的複數個閘(或單元)的網表(netlist)。通常，IC包括複數個塊，以及每一塊提供用於IC的重要功能，例如特定的處理器(例如，應用處理器、視訊處理器、音訊處理器或控制器)、記憶體(例如SRAM設備)等等。此外，每一塊具有對應的RTL代碼，以及然後合成每一塊的RTL代碼來生成包括塊的複數個閘的對應的網表。在合成RTL代碼之前，執行RTL模擬來檢查RTL代碼的功能正確性。此外，在獲得網表中塊的複數個閘以後，執行閘電平(gate level)模擬來檢查網表的功能正確性。在步驟S130中，根據網表中複數個塊的複數個閘，執行佈局(placement)以及路由過程(routing procedure)來在IC的晶片區域中生成整個塊的佈局(layout)。因此，根據佈局，執行晶片佈局以及路由過程，並獲得佈局。在一些實施例中，佈局是整個晶片佈局，在一些實施例中，佈局是整個晶片佈局的關於IC的一些數位電路的部分。在步驟S140中，執行分析過程以及驗證佈局來檢查佈局是否違反了各種約束或規則的任何一個。在佈局完成後，執行設計規則檢查(design rule check，DRC)、電路佈局驗證(layout versus schematic，LVS)以及電子規則檢查(electric rule check，ERC)。DRC是根據設計規則用物理測量空間檢查佈局是否成功地完成的進程，以及LVS是檢查佈局是否符合對應的電路圖的進程。此外，ERC是檢查設備與電線/網之間電性連接是否良好的過程。此外，執行後模擬(post-simulation)來藉由提取以及模擬寄生元件(parasitic component)，例如寄生電容(parasitic capacitance)，檢查功能的完整性。如果佈局中沒有違規，根據佈局製造(或實施)IC(步驟S150)。如果佈局中存在違規，必須修正IC的佈局來處理違規直到沒有違規存在。
對於IC，假信號是意料之外的脈衝，其消耗額外的功率以及可能導致功能性故障。這裡有假信號的兩種類型，傳輸假信號(transport glitch)以及慣性假信號(inertial glitch)。
傳輸假信號是將完整地或部分地傳播到邏輯閘(或單元)的下一級的脈衝，以及其可能由組合的邏輯閘中不平衡的輸入偏斜(skew)所導致。
慣性假信號是不會傳播到邏輯閘的下一級的脈衝，以及其可以由串擾(cross-talk)或不平衡的輸入偏斜所引起，對邏輯閘來說，串擾或不平衡的輸入偏斜的傳播是無關緊要的。通常，慣性假信號將在邏輯閘的輸出端濾出，也就是在邏輯閘的輸出端沒有慣性假信號存在。
在邏輯電平，邏輯模擬器用於提供信號活動以及傳播的邏輯模擬。此外，在邏輯模擬中使用理想斜率(ideal slope)，例如，過渡時間(transition time)為0的方形波。因此，基於假信號的脈衝持續時間(pulse duration)(或脈衝寬度(pluse width))，將在邏輯閘過濾假信號(例如，當假信號的脈衝寬度小於邏輯閘的單元延時(cell delay)時，邏輯模擬器在邏輯閘完整地濾出假信號)，或者將假信號向下游傳播到順序邏輯閘，例如，當假信號的脈衝寬度超過邏輯閘的單元延時時，邏輯模擬器傳播假信號到順序邏輯閘。
第2圖示出了由傳統的邏輯模擬器在邏輯閘獲得的信號的波形的示例。在第2圖中，複數個反向器(inverter)INV1-INVx耦合於鏈中。例如，反向器INV1的輸出端耦合到反向器INV2的輸入端。此外，電容C1耦合於地GND與節點之間，節點位於反向器INV1與INV2之間，以及電容C1可以是反向器INV1與INV2之間的寄生電容。此外，反向器INV1-INVx是完全相同的，也就是，反向器INV1-INVx具有相同的設計、特徵以及結構。如第2圖所示，如果脈衝寬度(假信號寬度)為W的信號S1被輸入到反向器INV1，邏輯模擬器將會反轉信號S1來提供信號S2作為反向器INV1的輸出。由於假信號寬度W大於反向器INV1-INVx的單元延時，假信號完全傳播到反向器INV1的輸出端。因此，假信號寬度為W的信號S2被輸入到反向器INV2，以此類推。因此，信號S1的假信號順序地穿過反向器INV1-INVx，如信號S2-S5所示，以及假信號從反向器INV1被傳播到反向器INVx所引起的功率是顯著的。然而，顯著的功率不符合實際情況。
在電路電平(circuit level)，基於假信號的脈衝持續時間(或脈衝寬度)，由能夠提供假信號的3種傳播類型的電路模擬器執行電路模擬，該3種傳播類型是完全傳播類型、不傳播類型以及縮放傳播類型。
在完全傳播類型中，電路模擬器能夠在邏輯閘的輸出端提供具有全擺幅(full swing)的假信號。如果假信號寬度(或脈衝寬度)大於或等於閾值寬度，例如邏輯閘的單元延時，完全傳播類型也可以在邏輯模擬器中建模。因此，在邏輯模擬器中，基於邏輯閘的時序模型(timing model)，假信號將從邏輯閘的輸入端完全傳播到輸出端。
在不傳播類型中，電路模擬器能夠在邏輯閘的輸出端完整地濾出假信號。如果假信號寬度(或脈衝寬度)小於閾值寬度，不傳播類型也可以在邏輯模擬器中建模，因此，在邏輯模擬器中，基於邏輯閘的時序模型，沒有假信號存在。
在縮放傳播類型中，基於邏輯閘的類比電路行為，電路模擬器能夠在邏輯閘的輸出端減少假信號寬度。如第3圖所示，第3圖示出了由電路模擬器在邏輯閘獲得的信號的波形的示例。在第3圖中，反向器INV1-INVx耦合到鏈中，以及反向器INV1-INVx是相同的。如第3圖所示，回應於被輸入到反向器INV1且具有假信號寬度為W的信號S11，電路模擬器將提供具有減少的假信號寬度的信號S22作為反向器INV1的輸出。隨著假信號寬度的減少，假信號不存在於反向器INVx的輸出終端中。因此，信號S11的假信號將不從反向器INV1被傳播到反向器INVx。在第3圖中，從反向器INV1傳播的假信號所引起的功耗小於第2圖中的從INV1傳播到INVx的假信號所引起的功耗，並且更真實。然而，縮放傳播類型不能在傳統的邏輯模擬器中建模。
第4圖示出了根據本發明實施例的邏輯閘假信號建模的方法的流程圖，其中由假信號定標器在邏輯電平執行第4圖的方法。在一些實施例中，由能夠操作電子設計自動化(EDA)工具(例如邏輯模擬器)的電腦實施假信號定標器。
首先，在步驟S210中，假信號定標器獲得邏輯閘的輸入假信號。輸入假信號存在於邏輯閘的輸入端，以及輸入假信號的假信號寬度為W。
在步驟S220中，假信號定標器確定輸入假信號的假信號寬度W是否大於或等於閾值寬度TH_H(也就是，W≥TH_H)。
如果假信號寬度W大於或等於閾值寬度TH_H，假信號定標器完全傳播輸入假信號到邏輯閘的輸出端(步驟S230)，以致提供具有假信號寬度W的輸出假信號。換句話說，假信號定標器使用1的縮放因數(scaling factor)來縮放假信號寬度W(例如，W×1)，因此輸入假信號與輸出假信號具有相同的假信號寬度W。
如果假信號寬度W小於閾值寬度TH_H，假信號定標器進一步確定輸入假信號的假信號寬度W是否小於閾值寬度TH_L(步驟S240)，也就是W＜TH_L。
如果假信號寬度W小於閾值寬度TH_L，假信號定標器濾出輸入假信號(步驟S250)，因此沒有輸出假信號存在於邏輯閘的輸出端。換句話說，假信號定標器使用0的縮放因數來縮放假信號寬度W(例如W×0)，因此輸入假信號不會傳播到邏輯閘的輸出端。
如果假信號寬度W大於或等於閾值寬度TH_L，假信號定標器減少(或衰減)假信號寬度W(步驟S260)，以致提供具有減少的假信號寬度W的輸出假信號。換句話說，假信號定標器使用在1與0之間的縮放因數來縮放假信號寬度W，所以輸出假信號的假信號寬度小於輸入假信號的假信號寬度。因此，藉由使用假信號定標器，在閾值寬度TH_H與TH_L之間的假信號寬度W將按比例縮小以模仿假信號衰減效應，其可以被擴展以更好的適應類比電路行為。
在一些實施例中，當假信號寬度W小於閾值寬度TH_H以及大於或等於閾值寬度TH_L時(例如，TH_L≤W＜TH_H)，假信號定標器可以使用在1與0之間的各種縮放因數來縮放假信號寬度W。例如，如果假信號寬度W小於閾值寬度TH1以及大於或等於閾值寬度HT_L(例如，TH_L≤W＜TH_1)，假信號定標器使用在1與0之間的第一縮放因數來縮放假信號寬度W。如果假信號寬度W小於閾值寬度TH_2以及大於或等於閾值寬度TH_1(例如，TH_1≤W＜TH_2)，假信號定標器使用在1與第一縮放因數之間的第二縮放因數來縮放假信號寬度W。因此，對應於第二縮放因數的輸出假信號的假信號寬度大於對應於第一縮放因數的輸出假信號的假信號寬度。類似地，如果假信號寬度W小於閾值寬度TH_3以及大於或等於閾值寬度TH_2(例如，TH_2≤W＜TH_3)，假信號定標器使用在1與第二縮放因數之間的第三縮放因數來縮放假信號寬度W，因此，對應於第三縮放因數的輸出假信號的假信號寬度大於對應於第二縮放因數的輸出假信號的假信號寬度。此外，如果假信號寬度W小於閾值寬度TH_H以及大於或等於閾值寬度TH_3(例如，TH_3≤W＜TH_H)，縮放定標器使用在1與第三縮放因數之間的第四縮放因數來縮放假信號寬度W，因此，對應於第四縮放因數的輸出假信號的假信號寬度大於對應於第三縮放因數的輸出假信號的假信號寬度。需要注意的是，假信號定標器可以根據複數個縮放因數對更接近於邏輯閘的類比電路行為的假信號進行建模。
在邏輯模擬中，藉由使用假信號定標器對IC中電路的每一邏輯閘的假信號進行建模，電路的功能正確性以及功率估計將更精確，例如，類似于類比電路行為。如上所示，在驗證邏輯閘的功能後，對應於複數個邏輯閘的複數個標準單元被放置以獲得IC的佈局，以及基於IC的佈局製造IC。此外，減少了矽前模擬(例如，IC的後模擬)與在製造的IC上實際的矽測量之間的功率失配問題。
第5圖示出了根據本發明實施例的假信號定標器20的示意圖。假信號定標器20能夠對邏輯閘10的假信號進行建模。邏輯閘10可以是反向器、緩衝器、反及閘(NAND gate)、反或閘(NOR gate)、及閘(AND gate)、反閘(OR gate)、異或閘(XOR gate)或互斥反或閘(XNR gate)。信號Sin是輸入到邏輯閘10的輸入信號，以及信號Sout是回應於信號Sin由邏輯閘10提供的輸出信號。在邏輯電平，在邏輯閘10獲得輸入信號Sin後，基於邏輯閘10的邏輯函數，邏輯閘10確定輸出信號Sout。例如，假定邏輯閘10是反向器，基於反向器的邏輯函數，邏輯閘10將反轉輸入信號Sin來獲得輸出信號Sout。
假信號定標器20監控輸入信號Sin來檢測假信號是否存在於輸入信號Sin中。例如，假信號定標器20檢測一對正緣(positive edge)以及負緣(negative edge)，以便獲得輸入信號Sin的脈衝。然後，基於邏輯閘的上升延時(Trise)值以及下降延時(Tfall)值，邏輯閘假信號定標器20確定脈衝是否是假信號。如果脈衝是假信號，根據假信號的假信號寬度，假信號定標器20根據各種閾值以及各種縮放因數確定將要輸出的假信號寬度，例如整個假信號、部分假信號或沒有假信號經過假信號定標器20到輸出信號Sout。因此，當邏輯閘的輸出端開始轉換時，假信號定標器20在正確的時刻強制輸出以生成輸出假信號。
第6A圖示出了根據本發明實施例的完全傳播的假信號類型的示例。輸入信號Sin被輸入到反向器INV1，以及輸入信號Sin具有假信號脈衝寬度為W1的輸入假信號。如第4圖的步驟S230所描述的，如果假信號脈衝寬度W1大於或等於閾值TH_H(例如W1≥TH_H)，第5圖的假信號定標器20完全傳播假信號脈衝寬度W1至反向器INV的輸出信號Sout。因此，輸入信號Sin以及輸出信號Sout具有相同的假信號脈衝寬度W1。
第6B圖示出了根據本發明實施例的濾出假信號類型的示例。在第6B圖中，第6B圖的輸入信號Sin具有假信號脈衝寬度為W2的輸入假信號。如第4圖的步驟S250所描述的，如果假信號脈衝寬度W2小於閾值TH_L(例如，W2＜TH_L)，第5圖的假信號定標器20濾出假信號脈衝寬度W2。因此，沒有假信號存在於輸出信號Sout中。
第6C圖示出了根據本發明實施例的減少的(或衰減的)假信號類型的示例。在第6C圖中，第6C圖的輸入信號Sin具有假信號脈衝寬度為W3的輸入假信號。如第4圖的步驟S260所描述的，如果假信號脈衝寬度W3小於閾值TH_H以及大於或等於閾值TH_L(例如，TH_L≤W3＜TH_H)，第5圖的假信號定標器減少假信號脈衝寬度W3來提供假信號脈衝寬度W4至輸出信號Sout。因此，輸出信號Sout的假信號脈衝寬度W4小於輸入信號Sin的假信號脈衝寬度W3，也就是假信號衰減效應。
第7A圖示出了根據本發明實施例的邏輯閘的一組假信號參數的示例表。如果輸入信號Sin的假信號寬度大於或等於50ps(也就是閾值TH_H=50ps)，縮放因數是1，並且假信號寬度完全傳播到輸出信號Sout。如果輸入信號Sin的假信號寬度小於5ps(也就是閾值TH_H=5ps)，縮放因數是0，並且在輸出信號Sout中濾出假信號寬度。如果輸入信號Sin的假信號寬度在5ps與50ps之間，縮放因數是0.9。
在一些實施例中，對應於相同邏輯函數的邏輯閘可以具有各自的假信號參數。例如，第一反向器INV1、第二反向器INV2以及第三反向器INV4具有相同的邏輯函數但具有不同的驅動能力，以及第一反向器INV1具有第一組假信號參數，第一反向器INV2具有第二組假信號參數，以及第三反向器INV4具有第三組假信號參數。在第一、第二以及第三組假信號參數中，閾值寬度TH_H、TH_L以及縮放因數是不同的。
第7B圖示出了根據本發明實施例的由耦合於鏈中複數個邏輯閘所形成的多級鏈的每一級的輸入假信號寬度以及輸出假信號寬度的示例表。對於邏輯閘的每一級，根據第7A圖的假信號參數獲得輸出假信號寬度。在第7B圖的表中，從邏輯閘的第1級到第N級，邏輯閘的每一級的輸入假信號寬度大於或等於5ps以及小於50ps，以及假信號定標器20用縮放因數0.9縮放每一輸入假信號寬度來獲得對應的輸出假信號寬度。例如，在邏輯閘的第1級中，輸入假信號寬度41ps在5ps(TH_L)與50ps(TH_H)之間，以及假信號定標器20用縮放因數0.9縮放輸入假信號寬度41ps來獲得輸出假信號寬度36.9ps。然後，假信號寬度36.9ps被提供到邏輯閘的第2級。在邏輯閘的第2級中，輸入假信號寬度36.9ps在5ps以及50ps之間，以及假信號定標器20用縮放因數0.9縮放輸入假信號寬度36.9ps來獲得輸出假信號寬度33.2ps等等。在邏輯閘的第N級中，假定輸入假信號寬度5ps等於閾值寬度TH_L，以及假信號定標器20用縮放因數0.9縮放輸入假信號寬度5ps來獲得輸出假信號寬度4.5ps。然後，假信號寬度4.5ps被提供到邏輯閘的第N+1級。在邏輯閘的第N+1級中，輸入假信號寬度4.5ps小於5ps，以及假信號定標器20用縮放因數0縮放輸入假信號寬度4.5ps，從而不生成輸出假信號寬度。因此，對於多級鏈中邏輯閘的緊接著第N+1級的複數個級，沒有假信號寬度存在於邏輯閘的該多級的輸入端。
第8圖示出了根據本發明實施例的用於獲得一組假信號參數對邏輯閘的假信號進行建模的方法流程圖，其中由能夠操作電子設計自動化(EDA)工具的電腦執行第8圖的方法。
首先，在步驟S310中，可變脈衝寬度信號SVPW 被輸入到多級鏈中，以致根據第一組假信號參數(例如，閾值寬度以及縮放因數)用假信號定標器執行邏輯模擬。如第9圖所示，由耦合於鏈中的複數個完全相同的邏輯閘形成多級鏈。
第9圖示出了根據本發明的多級鏈40的示例。由耦合於鏈中的10個反向器INV1-INV10形成多級鏈40，以及反向器INV1-INV10是完全相同的。例如，反向器INV1的輸出端耦合於反向器INV2的輸入端。此外，電容C1耦合於地GND與節點之間，節點在反向器INV1與INV2之間，以及電容C1可以是在反向器INV1與INV2之間的寄生電容器。
第10A圖示出了根據本發明實施例的可變脈衝寬度信號SVPW 的波形。可變脈衝寬度信號SVPW 具有固定的週期PT。此外，在可變脈衝寬度信號SVPW 中，根據間隔，脈衝寬度逐漸地從WP1增長到WPn，以及然後根據間隔，脈衝寬度從WPn逐漸地減小到WP1。
第10B圖示出了根據本發明另一實施例的可變脈衝寬度信號SVPW 的波形。可變寬度信號SVPW 具有固定的週期PT，此外，在可變脈衝寬度信號SVPW 中，根據間隔，脈衝寬度從WPn逐漸地減小到WP1，以及然後根據間隔，脈衝寬度逐漸地從WP1增長到WPn。
關於第8圖的流程圖，在步驟S320中，當可變脈衝寬度信號SVPW 被輸入到多級鏈時，監控複數個邏輯閘的每一級的輸出，以便計算每一邏輯閘的輸出的切換。切換表示信號中的電平變化(level variation)，例如，高邏輯電平變成低邏輯電平或低邏輯電平變成高邏輯電平。因此，獲得多級鏈中每一邏輯閘的切換計數。
在步驟S330中，根據邏輯閘的切換計數獲得切換計數結果。在一些實施例中，切換計數結果包括對應於第一組假信號參數的總切換計數，藉由對複數個邏輯閘的複數個切換計數求和獲得該總切換計數。在一些實施例中，由用複數個權重對多級鏈中的複數個邏輯閘的複數個切換計數求和獲得總切換計數。在一些實施例中，每一邏輯閘具有各自的權重。在一些實施例中，切換計數結果包括多級鏈中特定級的切換計數。
在步驟S340中，其確定對應於第一組假信號參數的切換計數結果是否接近於目標切換計數。在一些實施例中，目標切換計數包括目標總切換計數，其藉由回應於可變脈衝寬度信號SVPW 在多級鏈上執行電路模擬、在多級鏈的每一邏輯閘的輸出端獲得目標切換計數，以及對目標切換計數求和來獲得目標總切換計數。
如果對應於第一組假信號參數的切換計數結果接近於目標切換計數(例如，總切換計數接近於目標總切換計數)，第一組假信號參數被指定為用於由假信號定標器對假信號進行建模的最佳的一組假信號參數(步驟S350)。因此，假信號定標器可以使用最佳的一組假信號參數來執行第4圖的方法。
在邏輯模擬中，根據最佳的一組假信號參數，藉由使用假信號定標器來對IC中電路的每一邏輯閘的假信號進行建模，電路的功能正確性以及功率估計將更加精確，例如，類似于類比電路行為。如上所述，在驗證邏輯閘的功能後，放置對應於複數個邏輯閘的複數個標準單元來獲得IC的佈局，以及基於IC的佈局製造IC。此外，減少了在矽前模擬(例如，IC的後模擬)與製造的IC上的實際矽測量之間的功率失配問題。
如果對應於第一組假信號參數的切換計數結果不接近於目標切換計數(例如，總切換計數遠離於目標總切換計數)，調整第一組假信號參數來獲得第二組假信號參數(步驟S360)。
回應於第二組假信號參數，執行步驟S310，可變脈衝寬度信號SVPW 被輸入到多級鏈中，以致根據第二組假信號參數用假信號定標器執行邏輯模擬，並且然後監控邏輯閘的每一級的輸出，以便對每一邏輯閘切換的輸出中的切換狀態進行計數(步驟S320)。
在步驟S330中，獲得對應於第二組假信號參數的切換計數結果。然後，其確定對應於第二組假信號參數的切換計數結果是否接近於目標切換計數(步驟S340)，如果對應於第二組假信號參數的切換計數結果接近於目標切換計數，第二組假信號參數被指定為最佳的一組假信號參數，以及第8圖的方法完成。如果對應於第二組假信號參數的切換計數結果不接近於目標切換計數，調整第二組假信號參數來獲得新的一組假信號參數，以及直到獲得最佳的一組假信號參數後再次執行第8圖的方法。
第11圖示出了根據本發明實施例的各種組假信號參數的切換計數的示意圖。第11圖示出了在每一目標群組假信號參數(也就是第一組假信號參數、第二組假信號參數以及第三組假信號參數)中有11個切換計數。使用第二組假信號參數作為示例，11個切換計數包括邏輯閘10個級的10個切換計數以及藉由對10個切換計數求和所獲得的總切換計數。
藉由輸入相同的可變脈衝寬度信號SVPW 到多級鏈中獲得第一、第二以及第三組假信號參數的11個切換計數，其中多級鏈是藉由對應的假信號參數將複數個邏輯閘耦合到級中來形成多級鏈，示例性的，複數個邏輯閘以串聯的方式耦合於多級鏈中。在這一實施例中，多級鏈中邏輯閘的數目是10。在一些實施例中，多級鏈中邏輯閘的數目由邏輯閘的類型以及處理參數來確定。
藉由將相同的可變脈衝寬度信號SVPW 輸入到多級鏈中獲得第一組假信號參數的複數個切換計數，以及根據第一組假信號參數在多級鏈的邏輯閘上執行邏輯模擬。此外，藉由將相同的可變脈衝寬度信號SVPW 輸入到多級鏈中獲得第二組假信號參數的複數個切換計數，以及根據第二組假信號參數在多級鏈的邏輯閘上執行邏輯模擬。需要注意的是，在第一、第二以及第三組假信號參數之間的至少一閾值寬度或縮放因數是不同的。
在第11圖中，回應於可變脈衝寬度信號SVPW ，藉由在多級鏈上執行電路模擬獲得目標群組假信號參數的目標切換計數。
在一些實施例中，預先獲得第一、第二、第三組假信號參數的總切換計數，以及從第一、第二以及第三組假信號參數中選擇最佳的一組假信號參數。
在第11圖中，第三組假信號參數的總切換計數接近於目標總切換計數，因此第三組假信號參數是用於假信號定標器的最佳的一組假信號參數。此外，對於第三組假信號參數，第十邏輯閘的切換計數小於第五邏輯閘的切換計數，以及第五邏輯閘的切換計數小於第一邏輯閘的切換計數。因此，在多級鏈中每一級的切換計數逐漸地減小，其與目標切換計數的類比行為相匹配。
在一些實施例中，當特定級的切換計數接近於相同級的目標切換計數時，獲得最佳的一組假信號參數。例如，如果第三組假信號參數中第五級的切換計數接近於目標群組假信號參數中第五級的目標切換計數，第三組假信號參數是用於假信號定標器的最佳的一組假信號參數。
在一些實施例中，藉由用複數個權重對多級鏈中複數個邏輯閘的複數個切換計數進行求和獲得最佳的一組假信號參數，在一些實施例中，每一邏輯閘具有各自的權重。
假信號定標器用於在邏輯模擬工具中對假信號進行建模，以便類比在電路模擬中所觀察到的假信號衰減效應，從而提高假信號功率估計的精確度。此外，可以在邏輯模擬器、模擬器以及其他計時/功率工具中實施假信號定標器。藉由對假信號衰減效應進行建模，可以在不需要電路模擬的情況下實現更好的假信號功率精確度以及功率相關性，從而減少執行時間。此外，邏輯閘的每一類型可以被分配各自的假信號參數，因此擴展了變數以接近電路響應來獲得更好的精確度。可以使用相似的處理技術在各種設計中共用邏輯閘的最佳的一組假信號參數。
第12圖示出了根據本發明實施例的電腦系統400。電腦系統400包括電腦410、顯示裝置420以及使用者輸入介面430，其中電腦410包括處理器440、記憶體450以及記憶裝置460。電腦410耦合到顯示裝置420以及使用者輸入介面430，其中電腦410能夠操作電子設計自動化(EDA)工具。此外，電腦410能夠接收來自使用者輸入介面430的輸入指令或資訊(例如時序約束、RTL代碼或記憶體設備的介面資訊)並且在顯示裝置420上顯示模擬結果(例如，切換計數)、IC的佈局以及佈局的塊或電路。在一實施例中，顯示裝置420是用於電腦410的GUI。而且，可以在電腦410中實施顯示裝置420以及使用者輸入介面430。使用者輸入介面410可以是鍵盤、滑鼠等等。在電腦410中，記憶體設備460可以記憶作業系統(OS)、應用、資訊(例如，電路功能資訊以及功率相關的資訊)以及包括應用所需要的輸入資料和/或應用所生成的輸出資料。電腦410的處理器440可以以本發明明確地或暗含地描述的任何方法執行一或複數個操作(自動地或用戶輸入)。例如，在操作期間，處理器440可以載入記憶裝置460中的應用到記憶體450中，以及然後由用戶使用該應用來創建、觀察和/或編輯佈局、平面圖以及電路設計的實體佈局。
在本發明中描述的資料結果以及代碼可以部分或完全記憶在電腦可讀記憶介質和/或硬體模組和/或硬體裝置上。電腦可讀記憶介質可以是，但不限於，揮發性記憶體、非揮發性記憶體、磁記憶裝置以及光記憶裝置，例如磁碟機、磁帶、CDs(光碟(compact disc))、DVDs(數位通用光碟或數位視訊光碟)或現在已知或後續開發的能夠記憶代碼和/或資料的其他介質。本發明中描述的硬體模組或裝置的示例包括但不限於特定應用積體電路(application-specific integrated circuits，ASICs)、現場可程式閘陣列(field-programmable gate arrays，FPGAs)、專用或共用的處理器，和/或現在已知或後續開發的其他硬體模組或裝置。
本發明所描述的方法以及進程可以部分或完全地實施為記憶於電腦可讀記憶介質或設備中的代碼和/或資料，以致當電腦系統讀取以及執行代碼和/或資料時，電腦系統執行相關的方法以及進程。方法以及進程也可以是部分或完全地在硬體模組或裝置中實施，以致當啟動硬體模組或裝置時，它們執行相關的方法以及進程。需要注意的是，可以使用代碼、資料以及硬體模組或裝置的組合來實施本發明的方法以及進程。
雖然本發明以示例以及優選實施例的方式描述本發明，應當理解的是，本發明不限制於所描述的實施例。反之，其旨在覆蓋各種修正以及類似的佈置(對本領域技術人員將是顯而易見的)。因此，所附申請專利範圍的範圍應與最寬的解釋一致以便涵蓋所有這種修正以及類似的佈置。
S110~S150、S210~S260、S310~S360‧‧‧步驟
10‧‧‧邏輯閘
20‧‧‧假信號定標器
400‧‧‧電腦系統
410‧‧‧電腦
420‧‧‧顯示裝置
430‧‧‧使用者輸入介面
440‧‧‧處理器
150‧‧‧記憶體
460‧‧‧記憶裝置
藉由參考附圖閱讀後續的細節描述以及實施例可以更充分的理解本發明，其中： 第1圖示出了積體電路(IC)的階層式設計進程的流程圖。 第2圖示出了由傳統的邏輯模擬器在邏輯閘處獲得信號的波形的示例。 第3圖示出了由電路模擬器在邏輯閘處獲得信號的波形的示例。 第4圖示出了根據本發明實施例的邏輯閘的假信號建模方法的流程圖，其中由假信號定標器在邏輯電平(logic level)執行第4圖的方法。 第5圖示出了根據本發明實施例的假信號定標器的示意圖。 第6A圖示出了根據本發明實施例的完全傳播的假信號類型的示例。 第6B圖示出了根據本發明實施例的濾出的假信號類型的示例。 第6C圖示出了根據本發明實施例的減少的假信號類型的示例。 第7A圖示出了根據本發明實施例的邏輯閘的一組假信號參數的示例表。 第7B圖示出了根據本發明實施例的由耦合到鏈中的複數個邏輯閘形成的多級鏈的每一級的輸入假信號寬度以及輸出假信號寬度的示例表。 第8圖示出了根據本發實施例的獲得一組假信號參數對邏輯閘的假信號進行建模的方法的流程圖，其中第8圖的方法由能夠操作電子設計自動化(electronic design automation，EDA)工具的電腦執行。 第9圖示出了根據本發明實施例的多級鏈的示例。 第10A圖示出了根據本發明實施例的可變脈衝寬度信號(variable pulse width signal)的波形(waveform)。 第10B圖示出了根據本發明另一實施例的可變脈衝寬度信號的波形。 第11圖示出了根據本發明實施例的多組假信號參數的切換計數(toggle count)的示意圖。 第12圖示出了根據本發明實施例的電腦系統。

Claims (18)

  1. 一種用於邏輯閘假信號建模的方法，包括： 獲得來自該邏輯閘的具有一假信號寬度的一輸入假信號； 當該假信號寬度大於或等於一第一閾值寬度時，藉由一第一縮放因數縮放該假信號寬度； 當該假信號寬度小於該第一閾值寬度並且大於或等於一第二閾值寬度時，藉由一第二縮放因數縮放該假信號寬度；以及 為該邏輯閘提供具有該縮放的假信號寬度的一輸出假信號； 其中該縮放的假信號寬度大於0； 其中該第一閾值寬度大於該第二閾值寬度，以及該第二縮放因數小於該第一縮放因數。
  2. 如申請專利範圍第1項所述之用於邏輯閘假信號建模的方法，進一步包括： 當該假信號寬度小於該第二閾值寬度時，藉由一第三縮放因數縮放該假信號寬度； 其中該第三縮放因數小於該第二縮放因數。
  3. 如申請專利範圍第2項所述之用於邏輯閘假信號建模的方法，進一步包括：該第三縮放因數等於0。
  4. 如申請專利範圍第1項所述之用於邏輯閘假信號建模的方法，該第二閾值寬度等於該邏輯閘的一單元延時。
  5. 一種用於邏輯閘假信號建模的方法，包括： 獲得來自該邏輯閘的一輸入端的一假信號； 當該假信號的一假信號寬度大於或等於一第一閾值寬度時，完全傳播該假信號到該邏輯閘的一輸出端； 當該假信號的該假信號寬度小於一第二閾值寬度時，在該邏輯閘的該輸出端濾出該假信號；以及 當該假信號的該假信號寬度小於該第一閾值寬度以及大於或等於該第二閾值寬度，在該邏輯閘的該輸出端減少該假信號。
  6. 如申請專利範圍第5項所述之用於邏輯閘假信號建模的方法，當該假信號寬度小於該第一閾值寬度以及大於或等於該第二閾值寬度時，在該邏輯閘的該輸出端減少該假信號進一步包括： 藉由一縮放因數縮放該假信號寬度。
  7. 如申請專利範圍第6項所述之用於邏輯閘假信號建模的方法，該縮放因數小於1以及大於0。
  8. 如申請專利範圍第5項所述之用於邏輯閘假信號建模的方法，該第二閾值寬度等於該邏輯閘的一單元延時。
  9. 一種用於邏輯閘假信號建模的方法，包括： 將具有複數個可變脈衝寬度的一信號輸入到一多級鏈中，該多級鏈由根據一第一組假信號參數耦合到一鏈中的複數個邏輯閘形成，以便在該多級鏈上執行一邏輯模擬，其中該等邏輯閘是完全相同的單元，以及該可變脈衝寬度是不同的； 在該多級鏈的該等邏輯閘的每一級的一輸出端獲得對應於該第一組假信號參數的一第一切換計數； 根據該多級鏈中該等邏輯閘的該等第一切換計數獲得一第一切換計數結果；以及 當該第一切換計數結果接近於一目標切換計數時，使用該第一組假信號參數在一積體電路的該等邏輯閘上執行一邏輯模擬。
  10. 如申請專利範圍第9項所述之用於邏輯閘假信號建模的方法，進一步包括： 回應於該信號在該多級鏈上執行一電路模擬，以致在該多級鏈的該等邏輯閘的每一級的該輸出端獲得一目標切換計數；以及 根據該多級鏈中該等邏輯閘的該目標切換計數獲得一目標總切換計數。
  11. 如申請專利範圍第9項所述之用於邏輯閘假信號建模的方法，進一步包括： 當該多級鏈的一特定級中的該邏輯閘的該第一切換計數接近於該多級鏈的該特定級中的該目標切換計數，使用該第一組假信號參數在該積體電路的該等邏輯閘上執行該邏輯模擬。
  12. 如申請專利範圍第9項所述之用於邏輯閘假信號建模的方法，根據該多級鏈中該等邏輯閘的該等第一切換計數獲得該第一切換計數結果進一步包括： 對該多級鏈中該等邏輯閘的該等第一切換計數求和，來獲得一第一總切換計數。
  13. 如申請專利範圍第9項所述之用於邏輯閘假信號建模的方法，進一步包括： 當該第一切換計數結果遠離於該目標切換計數時，根據一第二組假信號參數將該信號輸入到該多級鏈中； 在該多級鏈中的該等邏輯閘的每一級的該輸出端獲得對應於該第二組假信號參數的一第二切換計數； 根據該多級鏈中該等邏輯閘的複數個第二切換計數獲得一第二切換計數結果；以及 當該第二切換計數結果接近於該目標切換計數時，使用該第二組假信號參數來在該積體電路的該等邏輯閘上執行該邏輯模擬。
  14. 如申請專利範圍第9項所述之用於邏輯閘假信號建模的方法，當該第一切換計數結果接近於目標切換計數時，使用該第一組假信號參數在該積體電路的該邏輯閘上執行邏輯模擬進一步包括： 從該積體電路的該邏輯閘的一輸入端獲得一假信號； 當該假信號的假信號寬度大於或等於該第一組假信號參數的第一閾值寬度時，完全傳播該假信號到該邏輯閘的一輸出端； 當該假信號的該假信號寬度小於該第一組假信號參數的第二閾值寬度時，在該邏輯閘的該輸出端濾出該假信號；以及 當該假信號的該假信號寬度小於該第一閾值寬度以及大於或等於第二閾值寬度時，在該邏輯閘的該輸出端減少該假信號。
  15. 如申請專利範圍第14項所述之用於邏輯閘假信號建模的方法，當該假信號的該假信號寬度小於該第一閾值寬度以及大於或等於第二閾值寬度時，在該邏輯閘的該輸出端減少該假信號進一步包括： 藉由一縮放因數縮放該假信號的該假信號寬度。
  16. 如申請專利範圍第15項所述之用於邏輯閘假信號建模的方法，該縮放因數小於1以及大於0。
  17. 如申請專利範圍第14項所述之用於邏輯閘假信號建模的方法，該第二閾值寬度等於該邏輯閘的一單元延時。
  18. 如申請專利範圍第13項所述之用於邏輯閘假信號建模的方法，調整該第一組假信號參數獲得該第二組假信號參數。
TW107138880A 2017-11-03 2018-11-02 邏輯閘假信號建模的方法 TWI675307B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762581111P 2017-11-03 2017-11-03
US62/581,111 2017-11-03
US16/123,017 2018-09-06
US16/123,017 US10810337B2 (en) 2017-11-03 2018-09-06 Method for modeling glitch of logic gates

Publications (2)

Publication Number Publication Date
TW201918917A TW201918917A (zh) 2019-05-16
TWI675307B true TWI675307B (zh) 2019-10-21

Family

ID=66328559

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107138880A TWI675307B (zh) 2017-11-03 2018-11-02 邏輯閘假信號建模的方法

Country Status (3)

Country Link
US (1) US10810337B2 (zh)
CN (1) CN109753675B (zh)
TW (1) TWI675307B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10690722B1 (en) * 2019-02-08 2020-06-23 Real Intent, Inc. Methods and systems for efficient identification of glitch failures in integrated circuits
EP4018350A1 (en) * 2020-03-04 2022-06-29 Synopsys, Inc. Glitch power analysis with register transistor level vectors
US11748534B1 (en) * 2022-01-11 2023-09-05 Cadence Design Systems, Inc. System and method for glitch power estimation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200529560A (en) * 2004-02-20 2005-09-01 Via Tech Inc Short pulse rejection circuit
TW201034334A (en) * 2008-10-03 2010-09-16 Access Business Group Int Llc Power system
US8595669B1 (en) * 2007-08-31 2013-11-26 Cadence Design Systems, Inc. Flexible noise and delay modeling of circuit stages for static timing analysis of integrated circuit designs
TW201636864A (zh) * 2014-12-17 2016-10-16 英特爾公司 高頻寬核心至晶片網路之介面

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08329121A (ja) * 1995-05-29 1996-12-13 Hitachi Ltd 回路シミュレーション方式
US6694464B1 (en) * 1997-05-30 2004-02-17 Quickturn Design Systems, Inc. Method and apparatus for dynamically testing electrical interconnect
US6377097B1 (en) * 2000-03-13 2002-04-23 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method and apparatus for reducing the vulnerability of latches to single event upsets
US6810482B1 (en) * 2001-01-26 2004-10-26 Synopsys, Inc. System and method for estimating power consumption of a circuit thourgh the use of an energy macro table
US8250500B1 (en) * 2005-10-17 2012-08-21 Altera Corporation Method and apparatus for deriving signal activities for power analysis and optimization
WO2008083369A1 (en) * 2006-12-31 2008-07-10 Sandisk Corporation Systems, circuits, chips and methods with protection at power island boundaries
JP2009147662A (ja) * 2007-12-13 2009-07-02 Funai Electric Co Ltd テレビジョン
JP5482765B2 (ja) * 2011-11-04 2014-05-07 コニカミノルタ株式会社 電力制御方法、電力制御装置および画像形成装置
JP2015095786A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 論理回路及び論理回路設計支援装置及び論理回路設計支援方法及びプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200529560A (en) * 2004-02-20 2005-09-01 Via Tech Inc Short pulse rejection circuit
US8595669B1 (en) * 2007-08-31 2013-11-26 Cadence Design Systems, Inc. Flexible noise and delay modeling of circuit stages for static timing analysis of integrated circuit designs
TW201034334A (en) * 2008-10-03 2010-09-16 Access Business Group Int Llc Power system
TW201636864A (zh) * 2014-12-17 2016-10-16 英特爾公司 高頻寬核心至晶片網路之介面

Also Published As

Publication number Publication date
US10810337B2 (en) 2020-10-20
TW201918917A (zh) 2019-05-16
CN109753675B (zh) 2023-01-24
CN109753675A (zh) 2019-05-14
US20190138677A1 (en) 2019-05-09

Similar Documents

Publication Publication Date Title
US6499131B1 (en) Method for verification of crosstalk noise in a CMOS design
US6378109B1 (en) Method of simulation for gate oxide integrity check on an entire IC
US7890915B2 (en) Statistical delay and noise calculation considering cell and interconnect variations
TWI675307B (zh) 邏輯閘假信號建模的方法
CN107784136B (zh) 一种标准单元库的创建方法及系统
JP2004252831A (ja) Ｌｓｉの統計的遅延シミュレーション装置及びそのシミュレーション方法
US8000950B2 (en) Random initialization of latches in an integrated circuit design for simulation
JP2010020372A (ja) 遅延ライブラリ、遅延ライブラリの作成方法、および遅延計算方法
US8255859B2 (en) Method and system for verification of multi-voltage circuit design
US8359173B2 (en) System and methods for dynamic power estimation for a digital circuit
EP4018350A1 (en) Glitch power analysis with register transistor level vectors
JP2005352787A (ja) タイミング解析方法およびタイミング解析装置
US8495544B2 (en) Statistical delay and noise calculation considering cell and interconnect variations
CN113723045A (zh) 数字集成电路的设计方法
WO1999017239A1 (en) Method and apparatus for analyzing digital circuits
JP2008020986A (ja) クロストーク解析方法
US12073159B2 (en) Computing device and method for detecting clock domain crossing violation in design of memory device
US10885248B1 (en) Method for modeling glitches during circuit simulation
Li et al. Characterizing, modeling, and simulating soft error susceptibility in cell-based designs in highly scaled technologies
US20130152034A1 (en) System and method for reducing integrated circuit timing derating
JP4316158B2 (ja) 形式的検証方法
US10049174B2 (en) Exact delay synthesis
Tsoumanis et al. On the impact of electrical masking and timing analysis on soft error rate estimation in deep submicron technologies
Alpaslan et al. NIM-A noise index model to estimate delay discrepancies between silicon and simulation
Gangadhar et al. Propagation of transients along sensitizable paths