TW201636864A

TW201636864A - 高頻寬核心至晶片網路之介面

Info

Publication number: TW201636864A
Application number: TW104136028A
Authority: TW
Inventors: 希曼休科爾; 馬克Ａ安德斯; 格雷哥里Ｋ陳
Original assignee: 英特爾公司
Priority date: 2014-12-17
Filing date: 2015-11-02
Publication date: 2016-10-16
Also published as: US11868296B2; WO2016099766A1; US20160179728A1; US20220214988A1; CN107111584B; CN107111584A; TWI569153B; US11321263B2; US20240232115A1; EP3235190A1; EP3235190B1; EP3235190A4

Abstract

一設備包括一第一埠集，該第一埠集包括一輸入埠及一輸出埠。該設備進一步包括複數個第二埠集。該等第二埠集中之每一者包括耦接至該第一埠集之該輸出埠的一輸入埠及耦接至該第一埠集之該輸入埠的一輸出埠。該等複數個第二埠集係用以各自在第一最大頻寬通訊，且該第一埠集用以在第二最大頻寬通訊，該第二最大頻寬高於該第一最大頻寬。

Description

高頻寬核心至晶片網路之介面

發明領域

本揭示內容一般而言係關於電腦開發領域，且更具體而言係關於高頻寬核心至晶片網路(NoC)之介面。

發明背景

當核心及智慧財產(IP)區塊之數目在多核心處理器中增加時，用於核心之間的晶粒上通訊之晶片網路(NoC)在賦能可縮放效能中為重要的。在此類情況下，組件之間的通訊變為關鍵功率及效能限制因素。NoC賦能晶片上佈線資源對於與路由器之通訊的有效共用，以控制且仲裁資料在通訊組件之間的流動。提高晶片上通訊效能通常以來自增加的資料儲存能量及/或增加的全域佈線資源之使用為代價。

依據本發明之一實施例，係特地提出一種處理器，其用以包含：一第一路由器，其用以包含複數個埠集，其中該等複數個埠集係用以包含：一第一埠集，其用以包含一輸入埠及一輸出埠；第二複數個埠集，其中該等第二複數個埠集中之每一埠集係用以包含：一輸入埠，其用以耦接至該第一埠集之該輸出埠；以及一輸出埠，其用以耦接至該第一埠集之該輸入埠；且其中該第一埠集之該輸入埠係用以同時將電路交換資料自該處理器之一核心提供至該等第二複數個埠集中之每一埠集，且其中該第一埠集之該輸出埠係用以同時將電路交換資料自該等第二複數個埠集中之每一埠集提供至該核心。

100‧‧‧處理器/晶粒

101、102、208、706、707‧‧‧核心

101a、101b‧‧‧硬體執行緒/硬體執行緒槽/架構狀態暫存器/邏輯處理器/執行緒

102a、102b‧‧‧架構狀態暫存器

105‧‧‧匯流排/高速串列點對點鏈路

110‧‧‧晶片上介面/晶片上介面模組

120‧‧‧ILTB/分支目標緩衝器/指令轉譯緩衝器/擷取單元

121‧‧‧分支目標緩衝器/指令轉譯緩衝器

125‧‧‧解碼模組/解碼邏輯/解碼器

126‧‧‧解碼器

130‧‧‧分配器及重新命名器區塊/單元

131‧‧‧重新命名/分配器

135‧‧‧重新排序/引退單元/亂序單元

136‧‧‧重新排序/引退單元

140‧‧‧執行單元/排程器及執行單元區塊

141‧‧‧排程器/執行單元

150‧‧‧低階資料快取記憶體及資料TLB

151‧‧‧較低階資料快取記憶體及資料TLB

160、755‧‧‧功率控制

175‧‧‧系統記憶體

176‧‧‧應用程式碼

177‧‧‧編譯器、最佳化/翻譯器碼

180‧‧‧裝置/圖形裝置/圖形處理器

200、705‧‧‧處理器

202‧‧‧網路元件

204‧‧‧路由器

302、306、402~408‧‧‧區塊

304、308‧‧‧區塊/電路交換部分

310、410‧‧‧位址/位址信號

312、412‧‧‧邊帶分封資料/分封資料

314、414‧‧‧請求信號

316、416‧‧‧鎖存器

318、418‧‧‧電路賦能信號

320‧‧‧解碼器/方向解碼器

322、352‧‧‧多工器

324‧‧‧請求仲裁器

326‧‧‧雙邊緣觸發正反器

328‧‧‧控制信號尾/尾信號

330‧‧‧串流/串流信號

331、431‧‧‧授權信號

332‧‧‧應答

334、340、348、358~362‧‧‧XOR閘

336、344‧‧‧解多工器

338、346‧‧‧雙態觸變正反器

342‧‧‧互斥OR閘

350、450‧‧‧電路資料

354、356‧‧‧雙邊緣正反器

428‧‧‧尾信號

430‧‧‧串流信號

432‧‧‧ack信號

500、600‧‧‧方法

502~510、602~610‧‧‧步驟

700‧‧‧SOC

708‧‧‧快取記憶體控制件

709‧‧‧匯流排介面單元

710‧‧‧L2快取記憶體/互連件/介面

715‧‧‧GPU

720‧‧‧視訊編碼解碼器

725‧‧‧視訊介面

730‧‧‧用戶身份模組(SIM)

735‧‧‧啟動rom

740‧‧‧SDRAM控制器

745‧‧‧快閃控制器

750‧‧‧週邊控制件

760‧‧‧DRAM

765‧‧‧快閃

770‧‧‧藍牙模組

775‧‧‧3G數據機

780‧‧‧GPS

785‧‧‧WiFi

圖1例示根據某些實施例之包括多核心處理器之示例性計算系統的方塊圖。

圖2例示根據某些實施例之包含晶片網路(NoC)系統之處理器的方塊圖，該晶片網路系統包括複數個路由器。

圖3例示根據某些實施例之來源同步混合分封電路交換NoC之路由器之示例性輸入埠及輸出埠。

圖4例示根據某些實施例之來源同步混合分封電路交換NoC之路由器之示例性高頻寬輸入埠及輸出埠。

圖5例示根據某些實施例之用於使用高頻寬埠集來通訊來自來源邏輯之資料的示例性方法。

圖6例示根據某些實施例之用於使用高頻寬埠集來將資料通訊至目的地邏輯的示例性方法。

圖7例示根據某些實施例之示例性計算系統的另一方塊圖。

各圖式中的相同參考號碼及指定指示相同元件。

較佳實施例之詳細說明

以下描述中闡述許多特定細節，以便提供對本揭示內容之透徹理解，該等特定細節諸如特定類型之處理器及系統組態之實例、特定硬體結構、特定架構及微架構細節、特定暫存器組態、特定指令類型、特定系統組件、特定量測/高度、特定處理器管線級段及操作等。然而，熟習此項技術者將明白，此等特定細節不必用來實踐本揭示內容。在其他情況下，未詳細描述熟知的組件或方法，以免不必要地混淆本揭示內容，該等熟知的組件或方法諸如特定及替代性處理器架構、用於所描述演算法之特定邏輯電路/碼、特定韌體碼、特定互連操作、特定邏輯組態、特定製造技術及材料、特定編譯器實行方案、演算法之用碼的特定表達、特定斷電及閘控技術/邏輯以及電腦系統之其他特定操作細節。

雖然可參照特定積體電路中(諸如計算平台或微處理器中)之能量守恆及能量效率來描述以下實施例，但其他實施例適用於其他類型之積體電路及邏輯裝置。本文所描述之實施例之類似技術及教示可應用於亦可受益於較佳能量效率及能量守恆的其他類型之電路或半導體裝置。例如，所揭示實施例不限於桌上型電腦系統或Ultrabooks^TM，而是亦可使用於其他裝置中，該等其他裝置諸如伺服器電腦系統、手持式裝置、平板電腦、其他薄筆記型電腦、系統單晶片(SOC)裝置及嵌入式應用程式。手持式裝置之一些實例包括行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)及手持式PC。嵌入式應用程式通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒(set-top box)、網路集線器、廣域網路(WAN)交換機或可執行以下教導之功能及操作的任何其他系統。此外，本文所描述之設備、方法及系統不限於實體計算裝置，而亦可涉及用於能量守恆及效率之軟體最佳化。如在以下描述中將變得容易明白的，本文所描述之方法、設備及系統之實施例(無論關於硬體、韌體、軟體或關於上述各者之組合)為未來與效能考慮平衡的『綠色技術』所不可缺少的。

當計算系統取得進展時，計算系統中之組件變得更複雜。因此，用以在組件之間耦接及通訊的互連架構之複雜性亦增加，以確保對於最佳組件操作滿足頻寬要求。此外，不同市場區隔需要互連架構之不同態樣以適合市場之需求。例如，伺服器需要較高效能，而行動生態系統有時能夠為功率節省而犧牲整體效能。然而，在最大功率節省的情況下提供最高可能的效能為大多數組構之唯一目的。以下，論述若干互連件，該等互連件將潛在地受益於本文所描述之揭示內容之態樣。

參考圖1，描繪包括多核心處理器之計算系統之方塊圖的實施例。處理器100包括任何處理器或處理裝置，諸如微處理器、嵌入式處理器、數位信號處理器(DSP)、網路處理器、手持式處理器、應用處理器、共處理器、系統單晶片(SOC)或用以執行碼的其他裝置。在一實施例中，處理器100包括至少兩個核心--核心101及102，該等核心可包括非對稱核心或對稱核心(所例示實施例)。然而，處理器100可包括可為對稱或非對稱的任何數目之處理元件。

在一實施例中，處理元件涉及用以支援軟體執行緒的硬體或邏輯。硬體處理元件之實例包括：執行緒單元、執行緒槽、執行緒、處理單元、情境、情境單元、邏輯處理器、硬體執行緒、核心及/或任何其他元件，該任何其他元件能夠保持處理器之狀態，諸如執行狀態或架構狀態。換言之，在一實施例中，處理元件涉及能夠獨立地與碼相關聯的任何硬體，該碼諸如軟體執行緒、作業系統、應用程式或其他碼。實體處理器(或處理器插座)通常涉及積體電路，該積體電路潛在地包括任何數目之其他處理元件，諸如核心或硬體執行緒。

核心通常涉及位於積體電路上的能夠維持獨立架構狀態的邏輯，其中每一獨立地維持的架構狀態與至少一些專用執行資源相關聯。與核心相反，硬體執行緒通常涉及位於積體電路上的能夠維持獨立架構狀態的任何邏輯，其中獨立地維持的架構狀態共用對執行資源之存取。如可看出的，當某些資源經共用且其他資源專用於架構狀態時，硬體執行緒與核心之術語之間的線路重疊。然而通常，核心及硬體執行緒由作業系統視為單獨邏輯處理器，其中作業系統能夠單獨地排程每一邏輯處理器上的操作。

如圖1中所例示之實體處理器100包括兩個核心--核心101及102。在此，核心101及102被視為對稱核心，亦即，具有相同組態、功能單元及/或邏輯之核心。在另一實施例中，核心101包括亂序處理器核心，而核心102包括循序處理器核心。然而，核心101及102可單獨地選自任何類型之核心，諸如本機核心、軟體管理之核心、經調適來執行本機指令集架構(ISA)的核心、經調適來執行翻譯指令集架構(ISA)的核心、共設計核心或其他已知核心。在異質核心環境(亦即非對稱核心)中，可利用諸如二進制翻譯的某一形式之翻譯來排程或執行一個核心或兩個核心上之碼。然而為進一步論述，當核心102中之單元以所描繪實施例中的類似方式操作時，以下進一步詳細地描述核心101中所例示之功能單元。

如所描繪，核心101包括兩個硬體執行緒101a及101b，該等硬體執行緒亦可被稱為硬體執行緒槽101a及101b。因此，在一實施例中，諸如作業系統之軟體實體潛在地將處理器100視為四個單獨處理器，亦即能夠並行地執行四個軟體執行緒的四個邏輯處理器或處理元件。如以上所提及，第一執行緒與架構狀態暫存器101a相關聯，第二執行緒與架構狀態暫存器101b相關聯，第三執行緒可與架構狀態暫存器102a相關聯，且第四執行緒可與架構狀態暫存器102b相關聯。在此架構狀態暫存器(101a、101b、102a及102b)中每一者可被稱為處理元件、執行緒槽或執行緒單元，如以上所描述。如所例示，在架構狀態暫存器101b中複製架構狀態暫存器101a，因此單獨架構狀態/情境能夠針對邏輯處理器101a及邏輯處理器101b經儲存。在核心101 中，亦可針對執行緒101a及101b複製其他較小資源，諸如指令指標及分配器及重新命名器區塊130中之重新命名邏輯。可經由分割共用一些資源，諸如重新排序/引退單元135中之重新排序緩衝器、ILTB 120、載入/儲存緩衝器及佇列。潛在地充分共用其他資源，諸如通用內部暫存器、頁表基暫存器、低階資料快取記憶體及資料TLB 115、執行單元140及亂序單元135之部分。

處理器100通常包括其他資源，該等其他資源可經充分共用、經由分割共用或由處理元件專用/專用於處理元件。在圖1中，例示具有處理器之例示性邏輯單元/資源之純粹示範性處理器之實施例。請注意，處理器可包括或省略任何此等功能單元，並且包括未描繪的任何其他已知功能單元、邏輯或韌體。如所例示，核心101包括簡化的代表性亂序(OOO)處理器核心。但是，在不同實施例中可利用循序處理器。OOO核心包括用以預測將要執行/採取的分支之分支目標緩衝器120及用以儲存用於指令之位址翻譯項的指令翻譯緩衝器(I-TLB)120。

核心101進一步包括解碼模組125，該解碼模組耦接至擷取單元120以解碼所擷取元件。在一實施例中，擷取邏輯包括分別與執行緒槽101a、101b相關聯的單獨定序器。通常，核心101與第一ISA相關聯，該第一ISA定義/指定可在處理器100上執行的指令。通常，為第一ISA之部分的機器碼指令包括指令之一部分(被稱為運算碼)，該部分引用/指定將要執行的指令或操作。解碼邏輯125包括自此等指令之運算碼辨識該等指令且在管線中傳遞解碼後指令以用於如由第一ISA定義之處理的電路。例如，如以下更詳細地論述，在一實施例中，解碼器125包括經設計或調適來辨識諸如交易指令之特定指令的邏輯。作為藉由解碼器125辨識之結果，架構或核心101採取特定的預定動作來執行與適當指令相關聯的任務。重要的是應注意，可回應於單個或多個指令而執行本文所描述之任何任務、區塊、操作及方法；該等指令中一些可為新指令或舊指令。應注意，在一實施例中，解碼器126辨識相同ISA(或該ISA之子集)。或者，在異質核心環境中，解碼器126辨識第二ISA(第一ISA之子集或相異ISA)。

在一實例中，分配器及重新命名器區塊130包括用以保留諸如暫存器檔案之資源以儲存指令處理結果的分配器。然而，執行緒101a及101b潛在地能夠進行亂序執行，其中分配器及重新命名器區塊130亦保留諸如重新排序緩衝器之其他資源以追蹤指令結果。單元130亦可包括暫存器重新命名器以將程式/指令引用暫存器重新命名至處理器100內部的其他暫存器。重新排序/引退單元135包括用以支援亂序執行且稍後支援亂序執行的指令之循序引退的組件，諸如以上提及之重新排序緩衝器、載入緩衝器及儲存緩衝器。

在一實施例中，排程器及執行單元區塊140包括用以排程執行單元上之指令/操作的排程器單元。例如，在具有可利用的浮點執行單元的執行單元之埠上排程浮點指令。亦包括與執行單元相關聯的暫存器檔案以儲存資訊指令處理結果。示範性執行單元包括浮點執行單元、整數執行單元、跳越執行單元、載入執行單元、儲存執行單元及其他已知執行單元。

較低階資料快取記憶體及資料翻譯緩衝器(D-TLB)150耦接至執行單元140。資料快取記憶體用以儲存最近使用的元件/操作的元件，諸如資料運算元，該等元件潛在地保持於記憶體一致狀態中。D-TLB用以儲存最近的虛擬/線性位址至實體位址之翻譯。作為一特定實例，處理器可包括用以將實體記憶體分裂成複數個虛擬頁的頁表。

在此，核心101及102共用對較高階或較遠快取記憶體之存取，該快取記憶體諸如與晶片上介面110相關聯的第二階快取記憶體。請注意，較高階或較遠涉及愈來愈遠離執行單元或變得遠籬執行單元的快取記憶體階。在一實施例中，較高階快取記憶體為末階資料快取記憶體--處理器100中之最後快取記憶體--諸如第二階或第三階資料快取記憶體。然而，較高階快取記憶體並不如此受限制，因為該較高階快取記憶體可與指令快取記憶體相關聯或包括指令快取記憶體。追蹤快取記憶體--一類型之指令快取記憶體--相反可耦接在解碼器125之後，以儲存最近解碼的追蹤。在此，指令潛在地涉及巨集指令(亦即由解碼器辨識的一般指令)，該巨集指令可解碼成若干微指令(微操作)。

在所描繪組態中，處理器100亦包括晶片上介面模組110。歷史上，已將以下更詳細地描述的記憶體控制器包括在處理器100外部的計算系統中。在此情景下，晶片上介面11用以與處理器100外部的裝置通訊，該等裝置諸如系統記憶體175、晶片集(通常包括用以連接至記憶體175的記憶體控制器集線器及用以連接週邊裝置的I/O控制器集線器)、記憶體控制器集線器、北橋或其他積體電路。且在此情景下，匯流排105可包括任何已知互連件，諸如多分支匯流排、點對點互連件，串列互連件、平行匯流排、同調(例如快取記憶體同調)匯流排、分層協定架構、微分匯流排及GTL匯流排。

記憶體175可專用於處理器100或與系統中之其他裝置共用。記憶體175之類型之常見實例包括DRAM、SRAM非依電性記憶體(NV記憶體)及其他已知儲存裝置。請注意，裝置180可包括圖形加速器、耦接至記憶體控制器集線器的處理器或卡、耦接至I/O控制器集線器的資料儲存器、無線收發器、快閃裝置、音訊控制器、網路控制器或其他已知裝置。

然而，近來，當更多邏輯及裝置整合於諸如SOC之單個晶粒上時，此等裝置中每一者可併入在處理器100上。例如，在一實施例--記憶體控制器集線器與處理器100在同一封裝及/或晶粒上。在此，核心之一部分(核心上部分)110包括用於與諸如記憶體175或圖形裝置180之其他裝置介接的一或多個控制器。包括用於與此類裝置介接之互連件及控制器的組態通常被稱為核心上組態(或非核心組態)。作為一實例，晶片上介面110包括用於晶片上通訊之環形互連件及用於晶片外通訊之高速串列點對點鏈路105。然而，在SoC環境中，甚至更多裝置可整合於單個晶粒或積體電路上，以提供具有高功能性及低功率消耗的小形狀因素，該等裝置諸如網路介面、共處理器、記憶體175、圖形處理器180及任何其他已知電腦裝置/介面。

在一實施例中，處理器100能夠執行編譯器、最佳化及/或翻譯器碼177以編譯、翻譯且/或最佳化應用程式碼176，來支援本文所描述之設備及方法或與該等設備及方法介接。編譯器通常包括用以將源文字/碼翻譯成目標文字/碼的程式或程式集。通常，使用編譯器進行的程式/應用程式碼之編譯係在多個階段及遍中進行，以將高階程式設計語言碼翻譯成低階機器或組合語言碼。然而，仍可將單遍編譯器利用於簡單編譯。編譯器可利用任何已知編譯技術且執行任何已知編譯器操作，諸如詞法分析、預處理、剖析、語義分析、碼產生、碼變換及碼最佳化。

較大編譯器通常包括多個階段，但通常此等階段包括在以下兩個一般階段內：(1)前端，亦即，通常其中語法處理、語義處理及一些變換/最佳化可發生，及(2)後端，亦即，通常其中分析、變換、最佳化及碼產生發生。一些編譯器涉及中間件，該中間件例示編譯器之前端與後端之間的描繪之模糊。因此，對編譯器之插入、相聯、產生或其他操作之引用可發生在任何以上提及的階段或遍，以及編譯器之任何其他已知階段或遍中。作為一例示性實例，編譯器潛在地將操作、呼叫、功能等插入編譯之一或多個階段中，諸如將呼叫/操作插入編譯之前端階段中及隨後在變換階段期間將呼叫/操作變換成低階碼。請注意，在動態編譯期間，編譯器碼或動態最佳化碼可插入此類操作/呼叫，並且最佳化該碼以用於在運行時間期間執行。作為一特定例示性實例，可在運行時間期間動態地最佳化二進位碼(已編譯碼)。在此，程式碼可包括動態最佳化碼、二進位碼或兩者之組合。

類似於編譯器，諸如二進制翻譯器的翻譯器靜態地或動態地翻譯碼，以最佳化且/或翻譯碼。因此，對碼、應用程式碼、程式碼或其他軟體環境之執行之引用可涉及：(1)用以動態地或靜態地編譯程式碼，用以維持軟體結構，用以執行其他操作，用以最佳化碼或用以翻譯碼的編譯程式、最佳化碼最佳化器或翻譯器之執行；(2)包括操作/呼叫的主程式碼之執行，該主程式碼諸如已經最佳化/編譯的應用程式碼；(3)用以維持軟體結構、用以執行其他軟體有關的操作或用以最佳化碼的與主程式碼相關聯的其他程式碼(諸如程式館)之執行；或(4)上述各者之組合。

圖2例示根據某些實施例之包含NoC系統之處理器200的方塊圖，該NoC系統包括複數個路由器204。處理器200可包括任何處理器或處理裝置，諸如微處理器、嵌入式處理器、數位信號處理器(DSP)、網路處理器、手持式處理器、應用處理器、共處理器、SoC或用以執行碼之其他裝置。在特定實施例中，處理器200實行於單個晶粒上。

在所描繪實施例中，處理器200包括複數個網路元件202，該等複數個網路元件以柵格網路佈置且使用雙向鏈路彼此耦接。然而，根據本揭示內容之各種實施例之NoC可應用於任何適合的網路拓撲(例如，階層式網路或環形網路)、大小、匯流排寬度及處理。每一網路元件202包括路由器204。路由器204可在諸如分封交換網路及/或電路交換網路之網路中以通訊方式彼此連接，因此允許NoC之連接至路由器的組件(諸如核心、儲存元件或其他邏輯區塊)之間的通訊。在所描繪實施例中，每一路由器204可以通訊方式耦接至該路由器自有的核心208(或其他邏輯區塊)。如本文所使用，對核心之引用亦可適用於代替核心而使用不同邏輯區塊的其他實施例。例如，各種邏輯區塊可包含硬體加速器(例如，圖形加速器、多媒體加速器或視訊編碼/解碼加速器)、I/O區塊、記憶體控制器或其他適合的固定功能邏輯。處理器200可包括可為對稱或非對稱的任何數目之處理元件。例如，處理器200之核心208可包括非對稱核心或對稱核心。處理器200可包括用以作為分封交換網路及電路交換網路中任一者或兩者操作以提供晶粒內通訊的邏輯。

在特定實施例中，可使用分封交換網路之資源在各路由器204間通訊分封。亦即，分封交換網路可在路由器(及該等路由器之相關聯核心)之間提供通訊。分封可包括控制部分及資料部分。控制部分可包括分封之目的地位址，且資料部分可含有將要在晶粒100上通訊的特定資料。例如，控制部分可包括對應於晶粒之網路元件或核心中一者的目的地位址。分封交換網路可包括緩衝，因為不保證自來源至目的地的專用路徑，且因此若二或更多個分封需要穿過相同鏈路或互連件，分封可需要暫時停止。

在一實施例中，處理器200之路由器可不同地提供於兩個網路中或在兩個網路中通訊，該兩個網路諸如分封交換網路及電路交換網路。此通訊方法可被稱為混合分封/電路交換網路。在此類實施例中，可使用分封交換網路及電路交換網路之資源在各路由器204間不同地通訊分封。為傳輸單個資料分封，電路交換網路可分配整個路徑，而分封交換網路可分配僅單個分段(或互連件)。在一些實施例中，可利用分封交換網路來保留電路交換網路之資源以用於路由器204之間的資料傳輸。

路由器204可包括複數個埠集以不同地耦接至鄰接網路元件202且與該等鄰接網路元件通訊。例如，可經由此等埠集通訊電路交換信號及分封交換信號。可例如根據鄰接網路元件之方向及/或與此類元件的訊務交換之方向在邏輯上劃分路由器204之埠集。例如，路由器204可包括北埠集，其中輸入(「IN」)及輸出(「OUT」)埠經組配來(分別地)自網路元件202接收通訊且將通訊發送至該網路元件，該網路元件關於路由器204位於「北」方向上。另外或替代地，路由器204可包括用以與位於南、西、東或其他方向的網路元件介接的類似埠集。在所描繪實施例中，路由器204經組配以用於X第一、Y第二選路，其中資料首先在東/西方向上且隨後在北/南方向上移動。在其他實施例中，可使用任何適合的選路方案。

在各種實施例中，路由器204進一步包含另一埠集，該另一埠集包含輸入埠及輸出埠，該輸入埠及該輸出埠經組配來(分別地)自網路之另一代理接收通訊且將通訊發送至該另一代理。在所描繪實施例中，此埠集展示在路由器204之中心處。在一實施例中，此等埠係用於與邏輯通訊，該邏輯與路由器204相鄰、處於與路由器204通訊狀態中，或以其他方式與路由器204相關聯，諸如「本端」核心208之處理器邏輯。在本文中，此埠集將被稱為「核心埠集」，但在一些實行方案中該埠集可與除核心之外的邏輯介接。在另一實施例中，此埠集係用於與處於網路階層之高於路由器204之階的下一階中之網路元件通訊。在一實施例中，東向鏈路及西向鏈路在一金屬層上，北向鏈路及南向鏈路在第二金屬層上，且核心鏈路在第三金屬層上。在一實施例中，路由器204包括用以提供埠間通訊之路徑的縱橫交換及仲裁邏輯，諸如圖2中所示情形。每一網路元件中之邏輯(諸如核心208)可具有唯一時鐘及/或電壓，或可與NoC之一或多個其他組件共用時鐘及/或電壓。

圖3例示根據某些實施例之來源同步混合分封/電路交換NoC之路由器204之示例性輸入埠及輸出埠。所描繪實施例假定路由器具有五個埠集(每一埠集在邏輯上再分成輸入埠及輸出埠)，但在其他實施例中可使用任何數目之埠集。在特定實施例中，所描繪埠可表示在除路由器之核心埠之外的埠中使用的埠(例如，北埠、東埠、南埠及西埠)。區塊302表示輸入埠之分封交換部分且區塊304表示輸入埠之電路交換部分。類似地，區塊306表示輸出埠之分封交換部分且區塊308表示輸出埠之電路交換部分。

請求分封可經由區塊302進入輸入埠。在混合來源同步NoC實行方案中，請求分封在位於網路元件202處的來源邏輯與位於不同網路元件處的目的地邏輯之間建立電路交換通道。為開始資料傳送，來源邏輯朝向目的地邏輯發送保留分封。此保留分封可經由NoC之分封交換部分通訊，且當該保留分封自來源行進至目的地時，可保留資源以用於來源邏輯與目的地邏輯之間的電路交換資料通訊。

保留分封可包括促進電路交換通道之保留的任何適合資訊。作為一實例，保留分封可包括位址310(亦即，與目的地相關聯的位址)及可選擇的邊帶分封資料312。當資源為可利用的時，基於位址310來向下游轉送分封。例如，基於確定性選路方法(例如，X第一、Y第二選路或查表)或由給定路由器中之解碼器320執行的其他選路協定，沿自來源邏輯至目的地邏輯的路徑轉送保留分封。在一實施例中，唯一位址可與每一核心208或其他邏輯區塊相關聯(及因此在核心與路由器之間存在1：1映射的狀況下與路由器204相關聯)。繼而，此本端位址可用來產生每一路由器本端的方向資訊，以識別路由器之適當埠來用於發送資訊。因此，位址310可結合路由器204之本端位址一起用來決定在哪一方向上轉送進入分封。電路賦能信號318用來決定進入分封是否保留電路交換路徑。若電路賦能信號318未經判斷，則不設置電路交換路徑，且分封僅攜帶邊帶分封資料312。

路由器204可使用信用系統來允許複數個請求在服務第一請求之前自一埠發送。作為一實例，輸出埠可根據信用-2分封系統操作，其中來自輸出埠之發送請求之數目可超過由兩者接收的授權之數目，而輸入埠可根據信用-1分封系統操作，其中輸入埠可不發送額外請求，直至接收授權為止。然而，可使用任何適合的信用系統。埠可包括信用追蹤邏輯，該信用追蹤邏輯用以產生請求信號314(每一請求信號對應於保留分封)及授權信號331且用以追蹤已經授權的請求之數目。請求及授權可經變遷編碼。在輸入埠中，請求經轉換成使用位址310解多工的位準靈敏信號，且發送至正確的輸出埠。若資源不可利用，則進入分封可經阻擋。若資源可利用來服務分封，則鎖存器316接收位址310、分封資料312及電路賦能信號318。此等信號隨後經提供至每一輸出埠(除埠集之輸出埠之外，該等信號係自該埠集接收)。

關於保留分封的資訊儲存於與輸入埠相關聯的優先權FIFO(未示出)中。在一實施例中，來自解碼器320之輸出的資訊經儲存至優先權FIFO之項中。在一實施例中，若電路賦能信號318經判定，則此方向資訊儲存於優先權FIFO中，該方向資訊可為用以識別四個方向之一的兩個位元。最高整體優先權FIFO槽控制解多工及多工以建立用於電路交換控制信號及資料之路徑。例如，儲存於輸入埠優先權FIFO中的最高優先權方向用來控制解多工器336及344以實行適當電路交換通道。因此，若保留分封在自來源邏輯至目的地邏輯的路徑上不具有最高優先權，則延遲保留，直至該保留分封為最高優先權為止。

當給定輸入埠打開時，進入位址310、分封資料312及電路賦能信號318經由鎖存器310傳遞至適當輸出埠之多工器322。多工器322可自路由器204之每一其他輸入埠接收類似信號。請求仲裁器324自接收自輸入埠的請求選擇請求來服務。請求仲裁器324之輸出可驅動輸出埠中之信用追蹤邏輯以輸出將要在來自輸入埠的請求由請求仲裁器324選擇時發送至適當輸入埠的授權信號331。請求仲裁器324之輸出亦用來選擇多工器322之輸出，該等多工器隨後耦接至雙邊緣觸發正反器326。每一輸出埠亦可包括經組配來接收請求仲裁器324之輸出的優先權FIFO(未示出)。輸出埠優先權FIFO之操作可類似於輸入埠優先權FIFO之操作。亦即，儲存於輸出埠優先權FIFO中的最高優先權方向用來控制雙態觸變正反器338及346以及資料多工器352，以實行適當電路交換通道。

經由路由器之分封變換部分發送的保留分封用來使用路由器204之電路交換部分304及308建立電路交換通道。電路資料350經由輸入埠通訊至每一輸出埠，且經由多工器352選擇(該多工器可為多工器鎖存器)。鎖存器可用於電路資料以防止資料鏈路上之非必要假信號。在一實施例中，鎖存器在電路傳送期間保持打開且每串流交換僅一次，以用於相較於分封交換的顯著較低時鐘功率。

用於電路交換通訊之各種元件經由控制信號尾328、串流330及應答332(「ack」)控制。在一實施例中，實行兩個正向控制信號(串流330及尾328)，該兩個正向控制信號指定資料傳送。串流信號330指示電路資料與更多資料之通訊以遵循(作為額外分段)，且因此使電路通道對於完整電路資料傳送(一或多個分段之完整電路資料傳送)保持打開，且尾信號328指示電路資料傳送之結束。在相反方向上，反向控制信號ack 332針對電路資料傳送之每一分段自目的地發送至來源。尾信號經提供至XOR閘334、解多工器336及因此經提供至輸出埠之雙態觸變正反器338及XOR閘340。串流信號330經提供(經由互斥OR閘342)且穿過解多工器344(用於串流信號之解多工器)且經提供至輸出埠之雙態觸變正反器346及XOR閘348上。ack信號332可用來產生穿過雙邊緣正反器354及XOR閘358的尾ack信號及穿過雙邊緣正反器356及XOR閘360的串流ack信號。此等ack信號經轉換成穿過XOR閘362的單個ack信號。當通道保持打開時，電路資料可經串流以發送多個資料分段(例如，資料之80b中每一者)，其中每一分段具有該分段自身的ack信號332。此分攤許多較大資料傳送上的電路交換仲裁管理負擔。當資料串流完成時，最終應答信號332藉由沿路徑遞增所有優先權FIFO中之優先權來去分配通道。此自FIFO移除完成的最高優先權保留，從而允許後續電路交換傳送發生。

圖4例示根據某些實施例之來源同步混合分封電路交換NoC之路由器204之示例性高頻寬輸入埠及輸出埠。所描繪實施例再次假定路由器具有五個埠集(每一埠集在邏輯上再分成輸入埠及輸出埠)，但在其他實施例中可使用任何數目之埠集。區塊402表示輸入埠之分封交換部分且區塊404表示輸入埠之電路交換部分。類似地，區塊406表示輸出埠之分封交換部分且區塊408表示輸出埠之電路交換部分。在特定實施例中，圖4中所描繪之輸入埠及輸出埠用來與核心208或另一邏輯區塊介接。因此，在一些實施例中，NoC之一或多個核心可利用高頻寬輸入埠及/或輸出埠來通訊，而路由器204之與核心相關聯的其他埠可使用圖3中所示之輸入埠及/或輸出埠結構或該等結構之變體加以實行。因此，其他埠可具有均勻頻寬，而核心埠具有高於其他埠之頻寬的頻寬。頻寬可指示在一時期內由特定埠通訊的資料之量。當核心輸入埠正服務對其他埠集之所有輸出埠之請求時，該核心輸入埠以其最大頻寬操作。類似地，當核心輸出埠正服務來自其他埠集之所有輸入埠的請求時，該核心輸出埠以其最大頻寬操作。

對於自網路(經由路由器之不同埠集之輸入埠)進入核心208的訊務，核心埠可同時地自多個埠(或該等多個埠之一選定的子集)接收資料。類似地，對於離開核心208到達網路的訊務，核心埠可將獨立資料提供至所有其他埠(或該等其他埠之一選定的子集)。因此，核心埠不需要在來自不同埠的進入資料之間仲裁或使資料自核心流出至網路。此允許省略仲裁電路及資料多工器以及解多工器，該等解多工器可在其他埠中使用來自多於一個進入或流出請求選擇一請求。在此類實施例中，用於核心埠之最大資料頻寬相對於用於具有五個埠集的路由器之其他埠增加四倍，從而允許以高得多的速率自網路移除資料分封，以減少網路擁塞及潛時，同時改良總NoC通量。僅增加核心頻寬避免增加將需要以便增加路由器之所有埠之頻寬的全域佈線資源及資料儲存能量。

圖4之控制信號及資料信號可具有圖3之對應信號之任何適合特性。如所描繪，輸入埠具有用於自核心至每一路由器輸出埠(除核心輸出埠之外)的資料信號及控制信號之專用佈線，以允許資料自核心至路由器之每一輸出埠之同時傳送。在控制信號方面，可將單獨請求信號414、位址信號410、電路賦能信號418、尾信號428及串流信號430發送至每一輸出埠，且可自核心發送單獨ack信號432(每一者用於除核心輸入埠之外的每一輸入埠)。在資料信號方面，將單獨邊帶分封資料412及電路資料450發送至每一輸出埠。因為輸入埠允許請求直接轉至輸出埠，所以輸入埠不需要在請求之間仲裁且因此可省略輸入埠上之優先權FIFO。類似地，可省略方向解碼器320，因為每一輸出埠具有來自核心的專用佈線。在此類實施例中，核心可包括允許核心將資料發送至正確埠的邏輯。例如，核心可包括允許核心基於與資料相關聯的目的地位址來決定適合輸出埠的邏輯。

如所描繪，核心輸出埠具有用於自核心至每一路由器輸入埠的資料信號及控制信號之專用佈線，以允許資料經由核心路由器之輸出埠自輸入埠至核心208之同時傳送。對於具有五個埠集之路由器，核心輸出埠允許核心使用用於來自路由器之每一輸入埠的資料之專用控制信號接收四倍的資料寬度，且允許核心使用用於每一輸入埠之專用ack信號作出回應。在控制信號方面，可將單獨授權信號431及ack信號432發送至每一輸入埠，且可自每一輸入埠(除核心輸入埠之外)接收單獨請求信號314、位址信號310、電路賦能信號318、尾信號328及串流信號330。在資料信號方面，自每一輸入埠(除核心輸入埠之外)接收單獨邊帶分封資料312及電路資料350。因為高頻寬埠之輸出埠允許電路交換資料將被自每一其他埠同時接受，所以對於核心輸出埠不需要請求仲裁器及優先權FIFO。

圖3及圖4例示可在來源同步NoC之情境下使用於用於混合分封電路交換資料傳輸之高頻寬核心網路介面中的埠。在來源同步NoC中，連同資料一起轉送的控制信號變遷充當時鐘信號，因此消除對完全同步時鐘之需要。此技術藉由消除在每一路由器處對同步化FIFO之需要來促進多時鐘設計(其中與不同路由器相關聯的核心可以不同頻率操作)。然而，所例示實施例可容易地經調適來與具有顯式時鐘及位準靈敏控制信號之完全同步NoC一起工作。同步分封交換NoC可包含路由器，該等路由器基於全域時鐘來與該等路由器之鄰居通訊。因此，同步NoC中之所有路由器以相同頻率操作。在各種同步實行方案中，不需要顯式信用追蹤電路，因為正反器及鎖存器連同儲存元件之基於授權及請求的時鐘閘控一起的佈局可達成相同結果。用於電路交換網路之時鐘可源自於用於分封交換網路之時鐘，且可為分封交換網路之時鐘之倍數以考慮最壞狀況的電路交換通道設置。同步化分封交換網路時鐘及電路交換網路時鐘亦消除對優先權FIFO之需要，以處理來自獨立時鐘域的定入操作及讀取操作。

圖5例示根據某些實施例之用於使用高頻寬埠集來通訊來自來源邏輯之資料的示例性方法500。方法500自步驟502開始，在該步驟處，多個保留請求由來源邏輯(例如，核心208)同時發送至核心輸入埠(但不需要每當發送保留請求時同時發送多個保留請求)。此等保留請求可各自包括經由NoC之分封交換部分通訊的保留分封。每一保留分封可包括目的地邏輯之位址410(及可選擇的分封資料412)。來源邏輯經由專用通道上之核心輸入埠將每一保留分封發送至路由器204之適當輸出埠。可經由專用通道中二或更多者同時發送保留分封。例如，來源邏輯可同時將第一保留請求發送至北輸出埠且將第二保留請求發送至南輸出埠。作為另一實例，來源邏輯可同時將單獨保留請求發送至所有輸出埠(除核心輸出埠之外)。結合保留請求，可沿專用通道將控制信號(例如，請求信號414或電路賦能信號418)發送至每一輸出埠(除核心輸出埠之外)以促進保留之建立。每一輸出埠經由至目的地邏輯的路徑將該輸出埠之所接收的保留請求轉送至另一路由器。例如，基於在給定路由器中執行的查找或其他選路協定，沿自來源邏輯至目的地邏輯的路徑轉送保留分封。

在步驟504處，決定每一保留在自來源邏輯至個別目的地邏輯的路徑上是否具有最高優先權。例如，若自來源至目的地的每一優先權FIFO包括與FIFO之最高優先權槽中之保留相關聯的項，則保留可被視為具有最高優先權。若保留不具有最高優先權，則保留等待，直至該保留具有最高優先權為止，其中在步驟506處，在來源邏輯與目的地邏輯之間建立電路交換通道。為建立電路交換通道，適當控制信號可經發送，以沿自來源邏輯至目的地邏輯的路徑控制每一路由器處的各種解多工器(例如，以傳遞交握信號328及330)及多工器(例如，以傳遞電路資料350)。在各種實施例中，控制信號係自個別路由器之優先權FIFO發送。然而，因為存在自核心輸入埠至其他埠集之每一輸出埠的專用通道，所以對於核心輸入埠處之尾信號328及串流信號330不需要此類解多工器，以便建立電路交換通道(因此在核心輸入埠中不需要優先權FIFO)。

來自來源邏輯的多個電路交換通道可同時存在。作為一實例，可建立來自來源邏輯、穿過北輸出埠且直至目的地邏輯上的第一電路交換通道，同時可建立來自來源邏輯、穿過南輸出埠且直至其他目的地邏輯上的第二電路交換通道。作為另一實例，來自來源邏輯且穿過輸出埠中每一者(除核心輸出埠之外)的電路交換通道可同時存在。

在建立電路交換通道之後，來源邏輯與目的地邏輯之間的資料通訊在步驟508處經由該電路交換通道發生。自來源邏輯至不同目的地邏輯的二或更多個傳送可同時發生。每一傳送可包括資料之一或多個分段，該資料之大小藉由資料匯流排設定。在一實施例中，使用電路串流，多個分段可在通道關閉之前自來源邏輯通訊至目的地邏輯。如以上所解釋，在一實施例中，使用與轉送(串流、尾)及反向(ack)交握信號之二相交握來執行通訊，該等交握信號係經由專用通道自核心發送至每一其他埠。在步驟510處，來源邏輯接收應答，該應答指示所通訊的每一電路交換分段傳送之成功接收。對於每一電路交換通道，當最後的ack信號經接收時，關閉電路交換通道。

圖5中所例示之一些步驟可在適當的情況下經組合、修改或刪除，且額外步驟亦可增添至流程圖。另外，可在不脫離特定實施例之範疇的情況下以任何適合順序執行步驟。

圖6例示根據某些實施例之用於使用高頻寬埠集來將資料通訊至目的地邏輯的示例性方法。方法600自步驟602開始，在該步驟處，保留請求由目的地邏輯(例如，核心208)接收。目的地邏輯可具有用以自路由器之每一輸入埠(除核心輸入埠之外)接收保留請求的專用通道。因此，可經由專用通道中二或更多者同時接收保留分封。例如，目的地邏輯可同時接收來自北輸入埠的第一保留請求及來自南輸入埠的第二保留請求。作為另一實例，目的地邏輯可同時接收來自所有輸入埠(除核心輸入埠之外)的單獨保留請求。結合保留請求，可沿專用通道自每一輸入埠(除核心輸入埠之外)接收控制信號(例如，請求信號414或電路賦能信號418)。

在步驟604處，決定每一保留在自個別來源邏輯至目的地邏輯的路徑上是否具有最高優先權。若保留不具有最高優先權，則保留等待，直至該保留為最高優先權為止，其中在步驟606處，在來源邏輯與目的地邏輯之間建立電路交換通道。如先前所解釋，為建立電路交換通道，適當控制信號可經發送以沿自來源邏輯至目的地邏輯的路徑控制每一路由器處的各種解多工器及多工器。然而，因為專用通道存在於核心輸出埠與目的地邏輯之路由器之其他埠集之每一輸入埠之間，所以在核心輸出埠處不需要多工器，以便建立電路交換通道。此外，可賦能所有雙態觸變正反器，因為四個平行尾信號428及串流信號430可由核心接收。因此，在核心輸出埠中不需要優先權FIFO來選擇資料集或尾信號或串流信號，如在其他輸出埠中為必要的。

至目的地邏輯的多個電路交換通道可同時存在。作為一實例，可建立來自第一來源邏輯、穿過北輸入埠且至目的地邏輯的第一電路交換通道，同時可建立來自第二來源邏輯、穿過南輸入埠且至目的地邏輯的第二電路交換通道。作為另一實例，穿過核心輸出埠經由路由器之輸入埠(除核心輸入埠之外)中每一者至目的地邏輯的電路交換通道可同時存在。

在建立電路交換通道之後，來源邏輯與目的地邏輯之間的資料通訊在步驟608處經由該電路交換通道發生。如所指示，自不同來源邏輯至目的地邏輯的二或更多個傳送可同時發生(但是此不必為每一傳送之狀況)。每一傳送可包括資料之一或多個分段，該資料之大小藉由資料匯流排設定。在一實施例中，使用電路串流，多個分段可在通道關閉之前自來源邏輯通訊至目的地邏輯。如以上所解釋，在一實施例中，使用與轉送(串流、尾)及反向(ack)交握信號之二相交握來執行通訊，該等交握信號係經由至核心輸出埠及自核心輸出埠至其他埠集之每一輸入埠的專用通道發送。在步驟610處，目的地邏輯發送應答，該應答指示所通訊的每一電路交換分段傳送之成功接收。對於每一電路交換通道，當最後ack信號由個別來源邏輯接收時，關閉電路交換通道。

圖6中所例示之一些步驟可在適當的情況下經組合、修改或刪除，且額外步驟亦可增添至流程圖。另外，可在不脫離特定實施例之範疇的情況下以任何適合順序執行步驟。

圖7例示根據一實施例之示例性計算系統之方塊圖之另一實施例。在此圖中，描繪根據本揭示內容之系統單晶片(SOC)設計之實施例。作為一特定例示性示例性，SOC 700包括於使用者設備(UE)中。在一實施例中，UE涉及將由終端使用者用來通訊的任何裝置，諸如手持式電話、智慧型電話、平板電腦、超薄筆記型電腦、具有寬頻配接器之筆記型電腦或任何其他類似通訊裝置。通常，UE連接至基地台或節點，該基地台或節點潛在地實質上對應於GSM網路中之行動台(MS)。

在此，SOC 700包括兩個核心--核心706及707。類似於以上論述，核心706及707可符合指令集架構，諸如以Intel® Architecture Core^TM為基礎的處理器、先進微裝置、公司(AMD)處理器、以MIPS為基礎的處理器、以ARM為基礎的處理器設計或上述各者之客戶以及上述各者之被許可方或採用者。核心706及707耦接至快取記憶體控制件708，該快取記憶體控制件與匯流排介面單元709及L2快取記憶體710相關聯，以與系統700之其他部分通訊。互連件710包括晶片上互連件，諸如IOSF、AMBA或以上所論述之其他互連件，該晶片上互連件潛在地實行所描述揭示之一或多個態樣。

介面710提供至其他組件的通訊通道，該等其他組件諸如用以與SIM卡介接的用戶身份模組(SIM)730、用以保持用於由核心706及707執行之啟動碼以初始化且啟動SOC 700的啟動rom 735、用以與外部記憶體(例如DRAM 760)介接的SDRAM控制器740、用以與非依電性記憶體(例如快閃765)介接的快閃控制器745、用以與週邊裝置介接的週邊控制件Q1650(例如串列週邊介面)、用以顯示且接收輸入(例如觸摸允用輸入)的視訊編碼解碼器720及視訊介面725、用以執行圖形有關之計算的GPU 715等。任何此等介面可併入本文所描述之本揭示內容之態樣。

另外，系統例示用於通訊之週邊裝置，諸如藍芽模組770、3G數據機775、GPS 785及WiFi 785。請注意，如以上所述，UE包括用於通訊之無線電。因此，並非全部需要此等週邊通訊模組。然而，在UE中，將包括形成用於外部通訊之無線電的一些模組。

設計可經歷從創建到模擬到製造的各種級段。表示設計的資料可以許多方式來表示設計。首先，如在模擬中係有用的，可使用硬體描述語言(HDL)或另一功能描述語言來表示硬體。另外，在設計過程的一些級段可產生具有邏輯及/或電晶體閘的電路層級模型。此外，大多數設計在一些級段達到表示各種裝置在硬體模型中的實體佈局之資料的層級。在使用習知半導體製造技術的狀況下，表示硬體模型的資料可為指定各種特徵在遮罩之不同遮罩層上是否存在的資料，該等遮罩係用來產生積體電路。在一些實行方案中，此類資料可以諸如圖形資料系統II(GDS II)、開放的圖稿系統交換標準(OASIS)或類似格式之資料檔案格式儲存。

在一些實行方案中，以軟體為基礎的硬體模型以及HDL及其他功能描述語言物件可包括暫存器傳送語言(RTL)檔案以其他實例。此類物件可為機器可剖析的，使得設計工具可接受HDL物件(或模型)，針對所描述硬體之屬性剖析HDL物件，且自物件決定實體電路及/或晶片上佈局。設計工具之輸出可用來製造實體裝置。例如，設計工具可自HDL物件決定各種硬體及/或韌體元件之組態，諸如匯流排寬度、暫存器(包括大小及類型)、記憶體區塊、實體鏈路路徑、組構拓撲及可經實行以便實現在HDL物件中模型化之系統的其他屬性。設計工具可包括用於決定系統單晶片(SoC)及其他硬體裝置之拓撲及組構組態的工具。在一些情況下，可將HDL物件用作用於開發可由製造設備用來製造所描述硬體的模型及設計檔案之基礎。實際上，HDL物件自身可作為輸入提供至製造系統軟體以產生所描述硬體。

在設計之任何表示中，資料可儲存於任何形式的機器可讀媒體中。記憶體或者磁性或光學儲存器(諸如碟片)可為儲存經由光波或電波傳輸之資訊的機器可讀媒體，該光波或電波經調變或以其他方式產生來傳輸此資訊。當指示或攜載碼或設計的電載波被傳輸，達到執行電信號之複製、緩衝或重新傳輸的程度時，製作新的複本。因此，通訊提供者或網路提供者可在有形的機器可讀媒體上至少暫時儲存體現本揭示內容之實施例之技術的物件，諸如編碼至載波中的資訊。

如本文所使用之模組涉及硬體、軟體及/或韌體之任何組合。作為一實例，模組包括硬體，諸如微控制器，該硬體與非暫時性媒體相關聯以儲存經調適來由微控制器執行的碼。因此，在一實施例中，對模組之引用涉及硬體，該硬體具體地經組配來辨識且/或執行將要保持於非暫時性媒體上的碼。此外，在另一實施例中，模組之使用涉及包括碼之非暫時性媒體，該碼具體地經調適來由微控制器執行以執行預定操作。且如可推斷，在又一實施例中，模組(在此實例中)一詞可涉及微控制器及非暫時性媒體之組合。通常，例示為分離的模組邊界通常不同且潛在地重疊。例如，第一模組及第二模組可共用硬體、軟體、韌體或上述各者之組合，同時潛在地保留一些獨立硬體、軟體或韌體。在一實施例中，邏輯一詞之使用包括諸如電晶體、暫存器之硬體或諸如可規劃邏輯裝置之其他硬體。

片語『用以』或『經組配來』之使用在一實施例中涉及佈置、置放在一起、製造、提供以銷售、進口及/或設計設備、硬體、邏輯或元件以執行指定或決定任務。在此實例中，若設備或設備之不操作的元件經設計、耦接且/或互連以執行指定任務，則該設備或該設備之不操作的元件仍『經組配來』執行該指定任務。作為一純粹例示性實例，邏輯閘可在操作期間提供0或1。但『經組配來』將賦能信號提供到至時鐘的邏輯閘不包括可提供1或0的每一潛在邏輯閘。相反，邏輯閘為以在操作期間1或0輸出將賦能時鐘的某一方式耦接的邏輯閘。再次請注意，『經組配來』一詞之使用不需要操作，但實情為以設備、硬體及/或元件之潛伏狀態為重點，其中在潛伏狀態中，設備、硬體及/或元件經設計來在設備、硬體及/或元件正在操作時執行特定任務。

此外，在一實施例中，片語『能夠』及或『可操作來』涉及以允許以指定方式使用設備、邏輯、硬體及/或元件的方式設計的一些設備、邏輯、硬體及/或元件。如以上請注意，在一實施例中，用以、能夠或可操作來之使用涉及設備、邏輯、硬體及/或元件之潛在狀態，其中設備、邏輯、硬體及/或元件並未正在操作，而是以允許以指定方式使用設備的方式經設計。

如本文所使用，一值包括數目、狀態、邏輯狀態或二進制邏輯狀態之任何已知表示。通常，邏輯位準、邏輯值(logic value或logical value)之使用亦被稱為1及0，此簡單地表示二進制邏輯狀態。例如，1涉及高邏輯位準且0涉及低邏輯位準。在一實施例中，諸如電晶體或快閃格之儲存格可能夠保持單個邏輯值或多個邏輯值。然而，已使用電腦系統中的值之其他表示。例如，十進數十亦可表示為二進制值1010及十六進制字母A。因此，一值包括能夠保持於電腦系統中的資訊之任何表示。

此外，狀態可藉由值或值之部分表示。作為一實例，諸如邏輯1之第一值可表示預設或初始狀態，而諸如邏輯0之第二值可表示非預設狀態。另外，在一實施例中，重設及設定等詞分別涉及預設值及更新值或狀態。例如，預設值潛在地包括高邏輯值，亦即重設，而更新值潛在地包括低邏輯值，亦即設定。請注意，可利用值之任何組合來表示任何數目之狀態。

以上所闡述之方法、硬體、軟體、韌體或碼之實施例可經由儲存機器可存取媒體、機器可讀媒體、電腦可存取媒體或電腦可讀媒體上的指令或碼實行，該等指令或碼可藉由處理元件執行。非暫時性機器可存取/可讀媒體包括以諸如電腦或電子系統之機器可讀的形式提供(亦即，儲存且/或傳輸)資訊之任何機構。例如，非暫時性機器可存取媒體包括隨機存取記憶體(RAM)，諸如靜態RAM(SRAM)或動態RAM(DRAM)；ROM；磁性或光學儲存媒體；快閃記憶體裝置；電氣儲存裝置；光學儲存裝置；聲響儲存裝置；用於保持自暫時(傳播)信號(例如，載波、紅外信號、數位信號)接收的資訊之其他形式之儲存裝置；等等，上述各者不同於可自上述各者接收資訊的非暫時性媒體。

用來規劃邏輯來執行本揭示內容之實施例的指令可儲存於系統中的記憶體中，諸如DRAM、快取記憶體、快閃記憶體或其他儲存器。此外，可經由網路或藉由其他電腦可讀媒體來散佈該等指令。因此，機器可讀媒體可包括用於以機器(例如，電腦)可讀的形式儲存或傳輸資訊之任何機構，但不限於：軟碟片、光碟、光碟片唯讀記憶體(CD-ROM)，以及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電氣可抹除可規劃唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體，或者用來在網際網路上經由電氣、光學、聲響或其他形式的傳播信號(例如，載波、紅外信號、數位信號等)來傳輸資訊之有形的機器可讀儲存器。因此，電腦可讀媒體包括適於以機器(例如，電腦)可讀的形式儲存或傳輸電子指令或資訊之任何類型之有形的機器可讀媒體。

一或多個實施例可提供設備、系統、機器可讀儲存器、機器可讀媒體、以硬體及/或軟體為基礎的邏輯及方法，其中第一路由器用以包含複數個埠集，該等複數個埠集包括：第一埠集，其用以包含輸入埠及輸出埠；以及第二複數個埠集，其各自用以包含用以耦接至第一埠集之輸出埠的輸入埠及用以耦接至第一埠集之輸入埠的輸出埠。第一埠集之輸入埠用以同時將電路交換資料自處理器之核心提供至該等第二複數個埠集中之每一埠集，且其中第一埠集之輸出埠用以同時將電路交換資料自第二複數個埠集中之每一埠集提供至核心。

在至少一實例中，設備為處理器。

在至少一實例中，第二複數個埠集中之埠集之輸出埠進一步用以耦接至該等第二複數個埠集中之第二埠集之輸入埠，且該等第二複數個埠集中之該埠集之輸入埠進一步用以耦接至該等第二複數個埠集中之該第二埠集之輸出埠。

在至少一實例中，第一埠集之輸入埠進一步用以同時將分封交換資料自核心提供至該等第二複數個埠集。

在至少一實例中，第一埠集之輸出埠進一步用以同時將分封交換資料自該等第二複數個埠集提供至核心。

在至少一實例中，該等第二複數個埠集中之埠集之輸入埠用以自處理器之另一路由器之對應埠接收資料。

在至少一實例中，該等第二複數個埠集中之埠集之輸出埠用以將所接收資料自核心提供至處理器之另一路由器之對應埠。

在至少一實例中，處理器進一步用以包含複數個路由器以經由該等第二複數個埠集與第一路由器通訊。

在至少一實例中，晶粒用以包含處理器。

在至少一實例中，該等複數個路由器用以根據來源同步協定通訊。

在至少一實例中，該等複數個路由器用以根據同步協定通訊。

在至少一實例中，第一埠集之輸出埠進一步用以包含第一複數個正反器集，該等第一複數個正反器集中之每一正反器集用以儲存由該等第二複數個埠集之相異輸入埠提供的分封資料，其中該等第一複數個正反器集中之每一正反器集用以同時被賦能。

在至少一實例中，該等第二複數個埠集之輸出埠進一步用以包含複數個正反器，該等複數個正反器中之每一正反器用以儲存將由該等第二複數個埠集之輸入埠或第一埠集之輸入埠提供的分封資料。

在至少一實例中，第一埠集之輸入埠及輸出埠各自用以包含進入個別埠及退出個別埠的相等數目之電路交換資料攜帶線，且第一埠集之輸入埠及輸出埠各自用以包含進入個別埠及退出個別埠的相等數目之分封交換資料攜帶線。

在至少一實例中，第一埠集不在同時在第一集之輸出埠處自該等第二複數個埠集之輸入埠接收的資料之間仲裁，且第一埠集不在同時自第一集之輸入埠發送至該等第二複數個埠集之輸出埠的資料之間仲裁。

一或多個實施例可提供設備、系統、機器可讀儲存器、機器可讀媒體、以硬體及/或軟體為基礎的邏輯及方法，其中第一埠集用以包含輸入埠及輸出埠，複數個第二埠集各自用以包含耦接至第一埠集之輸出埠的輸入埠及耦接至第一埠集之輸入埠的輸出埠。該等複數個第二埠集用以各自以第一最大頻寬通訊，且第一埠集用以以第二最大頻寬通訊，該第二最大頻寬高於該第一最大頻寬。

在至少一實例中，核心用以自第一埠集之輸出埠接收資料且用以將資料提供至第一埠集之輸入埠。

在至少一實例中，複數個連接件用以各自將第一埠集之輸入埠耦接至第二埠集之相異輸出埠。

在至少一實例中，該等複數個連接件中之第一連接件用以將第一電路交換資料自第一埠集之輸入埠通訊至該等複數個第二埠集中之埠集之輸出埠，該等複數個連接件中之第二連接件用以將第二電路交換資料自第一埠集之輸入埠通訊至該等複數個第二埠集中之第二埠集之輸出埠，且第一電路交換資料及第二電路交換資料係藉由第一連接件及第二連接件同時通訊。

在至少一實例中，該等複數個連接件中之第一連接件用以通訊第一控制資料，以建立來自第一埠集之輸入埠的第一電路交換資料連接件，該等複數個連接件中之第二連接件用以通訊第二控制資料，以建立來自第一埠集之輸入埠的第二電路交換資料連接件，且第一控制資料及第二控制資料係藉由第一連接件及第二連接件同時通訊。

一或多個實施例可提供非暫時性機器可讀媒體，該非暫時性機器可讀媒體包括用以表示結構的資訊，該等結構在經製造時用以經組配來將第一電路交換資料自處理器之核心提供至路由器之第一輸入埠，且同時將第一電路交換資料之第一部分自路由器之第一輸入埠通訊至路由器之第一輸出埠且將第一電路交換資料之第二部分自路由器之第一輸入埠通訊至路由器之第二輸出埠。

在至少一實例中，結構在經製造時用以進一步經組配來在路由器之第二輸入埠處接收第二電路交換資料之第一部分且在路由器之第三輸入埠處接收第二電路交換資料之第二部分，且同時藉由第二輸入埠及第三輸入埠經由路由器之第三輸出埠將第二電路交換資料之第一部分及第二部分通訊至處理器之核心。

一或多個實施例可提供設備、系統、機器可讀儲存器、機器可讀媒體、以硬體及/或軟體為基礎的邏輯，上述各者用以包括複數個核心，該等複數個核心各自與晶片上的網路之路由器相關聯，路由器中之每一者包含第一埠集及複數個第二埠集，該第一埠集用以包含輸入埠及輸出埠。該等第二埠集中之每一者用以包含耦接至第一埠集之輸出埠的輸入埠及耦接至第一埠集之輸入埠的輸出埠。該等複數個第二埠集用以各自以第一最大頻寬通訊，且第一埠集用以以第二最大頻寬通訊，該第二最大頻寬高於該第一最大頻寬。

在本說明書中提及「一個實施例」或「一實施例」意味結合實施例描述之特定特徵、結構或特性包括於本揭示內容之至少一實施例中。因此，在本說明書全文中多處出現之片語「在一個實施例中」或「在一實施例中」並不一定全部涉及同一實施例。另外，特徵、結構或特性在一或多個實施例中可以任何適合之方式加以組合。

在前述說明書中，已參考特定示範性實施例給出詳細描述。然而，將顯而易見的是，可在不脫離如所附申請專利範圍中所闡述之本揭示內容之較廣泛精神及範疇的情況下對說明書進行各種修改及變化。因此，以例示性意義而非限制性意義來看待說明書及圖式。此外，實施例及其他示範性語言之前述使用未必涉及相同實施例或相同實例，但可涉及不同及相異實施例，並且潛在地涉及相同實施例。