TWI674634B - 半導體裝置結構的製造方法 - Google Patents

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Abstract

半導體裝置結構的製造方法，包括在第一導電結構以及第二導電結構上形成介電層。此方法亦包括沉積共形層於介電層中之第一通孔及第二通孔中。此方法更包括去除第二通孔中之共形層。此介電層仍被第一通孔中之共形層覆蓋。此外，此方法包括蝕刻第一通孔中之共形層與介電層直到第一通孔及第二通孔中分別露出第一導電結構與第二導電結構。此方法亦包括形成第三導電結構於第一通孔中且形成第四導電結構於第二通孔中。

Description

半導體裝置結構的製造方法
本發明實施例係關於半導體積體電路，特別關於內連線結構的形成方法。
半導體積體電路(integrated circuit，IC)工業已經歷快速成長。積體電路材料及設計之技術的進步造就積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。
在積體電路的發展過程中，當幾何尺寸(亦即，製程所能製作的最小元件(或線))縮小時，功能密度(亦即，單位晶片面積的內連裝置數目)普遍增加。這種微縮化製程普遍提供了增加生產效率並降低相關成本的好處。
然而，上述發展增加了積體電路在加工與製造上的複雜度。由於結構尺寸持續的縮小，製程難度亦隨之提高。因此，在半導體裝置尺寸越來越小的情況下維持半導體裝置的可靠度是現今所面臨的挑戰。
本發明的一些實施例係提供半導體裝置結構的形成方法。此方法包含形成介電層於第一導電結構及第二導電結構上。介電層包含第一通孔與第二通孔。此方法亦包括沉積共 形層於第一通孔及第二通孔中以覆蓋介電層。此方法更包括去除第二通孔中之共形層。在去除第二通孔中之共形層之後，第一通孔中之介電層仍被共形層覆蓋。此外，此方法包括蝕刻第一通孔中之共形層與介電層直到第一通孔與第二通孔中分別露出第一導電結構與第二導電結構。此方法亦包括形成第三導電結構於第一通孔中且形成第四導電結構於第二通孔中。
本發明的一些實施例係提供半導體裝置結構的形成方法。此方法包括形成第一導電結構及第二導電結構於第一介電層中。第一導電結構之一第一寬度較第二導電結構之一第二寬度小。此方法亦包括形成第二介電層於第一介電層之頂表面上。此方法更包括蝕刻第二介電層以形成第一通孔及第二通孔。此外，此方法包括沉積犧牲介電層於第一通孔中。犧牲介電層露出第二通孔。此方法亦包括蝕刻第一通孔中之犧牲介電層及第二介電層直到第一導電結構及第二導電結構分別於第一通孔及第二通孔中露出。此方法更包括形成第三導電結構於第一通孔中且形成第四導電結構於第二通孔中。第三導電結構之第三寬度較第四導電結構之第四寬度小。
本發明的一些實施例係提供半導體裝置結構的形成方法。此方法包含形成第一導電結構於第一介電層中。此方法亦包括形成第二介電層於第一介電層上。此方法更包括蝕刻第二介電層以形成第一通孔。此外，此方法包括沉積犧牲介電層於第二介電層上，使第一通孔變窄。此方法亦包括蝕刻犧牲介電層及第二介電層直到第一通孔延伸至露出第一介電層中之第一導電結構。此方法更包括使用導電材料填充第一導電通 孔以形成第二導電結構於第二介電層中。
100‧‧‧基底
100A、100B‧‧‧區域
110、140、150‧‧‧介電層
110S‧‧‧頂表面
120A、120B‧‧‧導電結構
130‧‧‧阻障層
160、180‧‧‧抗反射層
170‧‧‧硬遮罩層
190‧‧‧底層
200‧‧‧中層
210‧‧‧頂層
210A、210B‧‧‧開口
220A、220B、220C、220D‧‧‧開口
230‧‧‧底層
240‧‧‧中層
250‧‧‧頂層
250C、250D‧‧‧開口
260‧‧‧底層
270‧‧‧中層
280‧‧‧頂層
280A、280B‧‧‧開口
290A、290B‧‧‧通孔
300‧‧‧犧牲介電層、共形層
310‧‧‧遮罩層
320‧‧‧蝕刻步驟
330‧‧‧阻障層
340‧‧‧導電材料
350A、350B、350C、350D‧‧‧導電結構
W‧‧‧寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1A-1N圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本發明的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本發明敘述。當然，這些特定範例並非用於限定本發明。例如，若是本說明書以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包含了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本發明說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖示中一元件或特徵部件與另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相關用語亦涵 蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。
本發明的一些實施例描述如下。在這些實施例所描述的階段之前、期間及/或之後可進行額外的操作。在不同的實施例中，可替換或刪除一些所描述的階段。可於半導體裝置結構內加入另外的結構。在不同的實施例中，可替換或省略於下所述的某些結構。雖然討論的一些實施例以特定順序進行操作，這些操作可以另一合乎邏輯的順序進行。
第1A至1N圖係根據一些實施例繪示出半導體裝置結構製造過程之各個階段的剖面示意圖。如第1A圖所示，提供半導體基底100。在一些實施例中，半導體基底100為基體(bulk)半導體基底，例如半導體晶圓。舉例來說，半導體基底100為矽晶圓(silicon wafer)。半導體基底100可包含矽或其他元素半導體材料，例如鍺。在一些實施例中，半導體基底100包含化合物半導體。化合物半導體可能包含矽鍺、砷化鎵、碳化矽、砷化銦、磷化銦、其他適合的化合物半導體或上述之組合。
在一些實施例中，半導體基底100包括絕緣層上半導體(semiconductor-on-insulator,SOI)基底。絕緣層上半導體基底之製作方法可為晶圓接合(wafer bonding)製程、矽膜轉移(silicon film transfer)製程、佈植氧隔離(separation by implantation of oxygen,SIMOX)製程、其他適用方法或上述之組合。
在一些實施例中，形成各式裝置部件於半導體基 底100中及/或之上。此些裝置部件並未繪示以求簡化及清晰。一些關於些各式裝置部件之範例包括電晶體、二極體、其他合適部件或上述之組合。舉例來說，電晶體可為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors,BJT)、高壓電晶體、高頻電晶體、p-通道及/或n-通道場效電晶體(PFETs/NFETs)等等。進行各式製程，例如前段半導體製程(front-end-of line,FEOL)，以形成各式裝置部件。前段半導體製程可包括沉積、蝕刻、離子佈植、光微影、退火、平坦化、一或多個其他適用之製程或上述之組合。
在一些實施例中，複數隔離結構(未繪示)形成於半導體基底100內。此些隔離結構用以定義主動區，並電性隔離形成於主動區內的半導體基底100之中及/或之上的各式裝置結構。在一些實施例中，此些隔離結構包含淺溝槽隔離(shallow trench isolation,STI)結構、矽局部氧化(local oxidation of silicon,LOCOS)結構，其他合適之隔離結構部件或上述之組合。
在一些實施例中，形成內連線結構(詳述於後)於半導體基板100上之區域100A及100B中。上述區域100A及100B可作為主動區，但本發明的實施例並不限定於此。內連線結構包含複數介電層，此些介電層包含層間介電(interlayer dielectric,ILD)層及一或更多金屬間介電(inter-metal dielectric,IMD)層。內連線結構亦包括形成複數導電結構於層間介電層及金屬間介電層中。前述導電結構可能包括導線、導電通孔及/或導電接觸點。進行各式方法以形成內連線結構，如後段(back-end-of-line,BEOL)半導體製程。
各式裝置部件藉由半導體基底100上之內連線結構內連接以形成積體電路裝置。此些積體電路裝置包括邏輯元件、記憶體元件(例如，靜態隨機存取記憶體(static random access memories,SRAMs)、射頻(radio frequency,RF)裝置、輸入/輸出(I/O)裝置、系統單晶片(system-on-chip,SoC)裝置，圖像感測元件、其他適用類型元件或上述之組合。
如第1A圖所示，沉積介電層110於半導體基底100上之區域100A及100B中。介電層110可作為一內連線結構中之層間介電層或金屬間介電層。介電層110覆蓋形成於半導體基底100中及/或上方之裝置部件。雖然第1A圖所示介電層110為單膜層，但本發明的實施例並不限定於此。在一些實施例中，介電層110為包含複數介電子層之多層結構(未繪示)。
在一些實施例中，介電層110之成分為或包含低介電常數(low-k)材料、超低介電常數(ELK)材料、氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass,BSG)、磷矽酸鹽玻璃(phosphoric silicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、一或多個其它合適材料或上述之組合。在一些實施例中，介電層110所使用之沉積方法有化學氣相沉積(CVD)法、原子層沉積(ALD)法、旋轉塗佈 (spin-on)法、噴霧塗覆(spray coating)法、一或多個其它適用方法或上述之組合。
低介電常數或超低介電常數材料可具有一小於氧化矽之介電常數。舉例來說，低介電常數材料之介電常數大約在1.5至3.5之間。超低介電常數材料之介電常數可約略小於2.5或在1.5至2.5之間。由於半導體裝置密度上升且電路元件尺寸下降，電阻電容(RC)遲滯時間逐漸主導電路表現。因此，使用低介電常數或超低介電常數材料作為介電層110將幫助減少電阻電容遲滯。
可使用各種低介電常數或超低介電常數材料來形成介電層110。在一些實施例中，介電層110之成分為或包含多孔介電材料(porous dielectric material)、有機高分子聚合物、有機矽酸鹽玻璃、氟氧化矽(SiOF)系列材料、氫矽酸鹽(hydrogen silsesquioxane,HSQ)系列材料、甲基矽氧烷(methyl silsesquioxane,MSQ)系列材料、摻碳的氧化矽、非晶氟化碳(amorphous fluorinated carbon)、對二甲苯、苯環丁烯(BCB)、四氟乙烯(PTFE)(Teflon)、矽氧碳高分子(SiOC)、多孔有機系列材料、旋轉塗佈無機介電質、旋轉塗佈有機介電質、一或多個其他合適材料或上述之組合。
形成複數導電結構於介電層110中之區域100A及100B中。以第1A圖所示作為範例，形成導電結構120A及120B於介電層110中。然而，本發明的實施例並不限定於此。導電結構120A及120B藉由其他複數導電結構(未繪示)電性連接前述裝置部件。舉例來說，導電結構120A及120B可電性連接於 一形成於半導體基底100上之閘極結構或藉由合適之複數導電結構電性連接於半導體基底100中之摻雜區域。
導電結構120A及120B可包含導線、導電通孔、導電接觸點或上述之組合。在一些實施例中，導電結構120A及120B之成分可為或包含銅、鋁、鎢、鈦、鈷、鎳、金、鉑、一或多個其他合適材料或上述之組合。可使用各種方法形成導電結構120A及120B於介電層110中，包括沉積、蝕刻、平坦化或其他相似方法。
雖然第1A圖顯示導電結構120A及120B為單膜層，本發明的實施例並不限定於此。導電結構120A及120B各可為包含複數導電子層之多層膜結構。舉例來說，此些導電子層包含填金屬(metal-filling)層、晶種層、阻障層、一或多個其他合適層或上述之組合。此些導電子層並未繪示以求簡化與清晰。
根據一些實施例，區域100A及100B中之導電結構具有不同的尺寸。舉例來說，在一些實施例中，位於區域100A中之導電結構較位於區域100B中之導電結構窄。在一些實施例中，位於區域100A中之導電結構較位於區域100B中之導電結構具有更小的水平區域。然而，本發明的實施例並不限定於此。位於區域100A及區域100B中之導電結構可具有相同的尺寸。
如第1A圖所示，位於區域100A中之導電結構120A具有一寬度WA且位於區域100B中之導電結構120B具有一寬度WB。寬度WA及寬度WB可沿著介電層110之頂表面110S量測得。寬度WA及寬度WB可稱為頂寬度。在一些實施例中，寬度WA大約在10奈米至80奈米。在一些實施例中，寬度WB大約在10奈 米至80奈米。此些範圍僅為例示且本發明的實施例並不限定於此。在一些實施例中，如第1A圖所示，寬度WA較寬度WB小。在一些實施例中，導電結構120A較導電結構120B具有較小之水平區域。
如第1B圖所示，根據一些實施例，沉積一阻障層130於介電層110上。阻障層130覆蓋導電結構120A及120B。阻障層130較介電層110薄。阻障層130可作為阻矽化物(silicide-blocking)層或阻矽化反應(silicidation-blocking)層。阻障層130可防止導電結構120A及120B中之金屬離子擴散進入後續形成之介電層(詳述於後)。阻障層130亦可作為後續蝕刻步驟之蝕刻終止(etch stop)層。
在一些實施例中，阻障層130之成分為或包含介電材料，例如氧化矽、氧化鋁、氮化矽、碳化矽、氮氧化矽、一或多個其他合適材料或上述之組合。在一些實施例中，阻障層130所使用之沉積方式有化學氣相沉積法、原子層沉積法、物理氣相沉積(physical vapor deposition,PVD)法、一或多個其他適用之方法或上述之組合。本發明之實施例可有許多變化及/或修飾。在一些實施例中，並不形成阻障層130。
如第1B圖所示，根據一些實施例，沉積一介電層140於介電層110之上。介電層140覆蓋阻障層130。介電層140較介電層110薄。介電層140可提升阻障層130與後續形成之介電層之間的附著力(adhesion)。介電層140亦可緩減內連線結構中的應力。介電層140亦可作為後續蝕刻步驟之蝕刻終止層。
在一些實施例中，介電層140之成分為或包含四乙 氧基矽烷(tetraethyl orthosilicate,TEOS)、無機氧化物、氮化矽、氮氧化矽、碳化矽、一或多個其他合適材料或上述之組合。在一些實施例中，介電層140所使用之沉積方式有化學氣相沉積法、物理氣相沉積法、一或多個其他適用方法或上述之組合。本發明之實施例可有許多變化及/或修飾。在一些實施例中，並未形成介電層140。
如第1B圖所示，沉積介電層150於介電層110上。在一些實施例中，介電層150覆蓋導電結構120A及120B、阻障層130與介電層140。介電層150可作為內連線結構之金屬間介電層。雖然第1B圖顯示介電層150為單膜層，但本發明的實施例並不限定於此。在一些其他的實施例中，介電層150為一包含複數介電子層(未繪示)之多層膜結構。如前所述，阻障層130可防止導電結構120A及120B中之金屬離子擴散進入介電層150。
在一些實施例中，介電層150之成分為或包含低介電常數材料、超低介電常數材料、氧化矽、氮氧化矽、硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽玻璃、摻雜氟的矽酸鹽玻璃、一或多個其他合適材料或上述之組合。在一些實施例中，介電層150及介電層110之成分為或包含相同材料，例如超低介電常數材料，以降低電阻電容延遲。在一些實施例中，介電層150使用之沉積方式有化學氣相沉積法、原子層沉積法、旋轉塗佈法、噴霧塗覆法、一或多個其他適用方法或上述之組合。
如第1B圖所示，根據一些實施例，沉積抗反射(anti-reflective coating,ARC)層160於介電層150上。抗反射層 160可吸收光從而最小化後續光微影製程期間之反射，以提高光微影製程的解析度。在一些實施例中，抗反射層160之成分為或包含SiON、SiCN、SiN、HFO、Al2O3、Ta2O5、ZrO、一或多個其他合適材料或上述之組合。在一些實施例中，抗反射層160為無氮的抗反射(nitrogen-free anti-reflective coating,NFARC)層。藉由保持介電層150與抗反射層160之間的界面無氮，極少或無氮元素擴散至介電層150中以防止汙染。在一些實施例中，抗反射層160使用之沉積方法有噴霧塗覆法、旋轉塗佈法、化學氣相沉積法、原子層沉積法、一或多個其他適用方法或上述之組合。
如第1B圖所示，根據一些實施例，沉積一硬遮罩170於介電層150上。在一些實施例中，硬遮罩170覆蓋抗反射層160。在一些實施例中，硬遮罩之成分為或包含氮化鈦(TiN)、SiON、一或多個其他合適材料或上述之組合。在一些實施例中，硬遮罩170為多層膜結構，例如氧-氮-氧(ONO)層。在一些實施例中，硬遮罩170使用之沉積方法有物理氣相沉積法(例如射頻物理氣相沉積(RFPVD)法)、化學氣相沉積法、原子層沉積法、一或多個其他適用方法或上述之組合。
如第1B圖所示，根據一些實施例，沉積一抗反射層180於介電層150上。在一些實施例中，抗反射層180覆蓋硬遮罩層170。在一些實施例中，抗反射層180之成分為或包含SiON、SiCN、SiN、HFO、Al2O3、Ta2O5、ZrO、一或多個其他合適材料或上述之組合。在一些實施例中，抗反射層180與抗反射層160之成分為或包含相同材料。在一些實施例中，抗 反射層180為無氮的抗反射層。在一些實施例中，抗反射層180使用之沉積方法有噴霧塗覆法、旋轉塗佈法、化學氣相沉積法、原子層沉積法、一或多個其他適用方法或上述之組合。
在一些實施例中，抗反射層160、硬遮罩170及抗反射層180一起組成一三層(tri-layer)硬遮罩。然而，本發明的實施例並不限定於此。在一些實施例中，並未形成抗反射層160。在一些實施例中，並未形成抗反射層180。
之後，形成一圖案化遮罩結構於介電層150上。以第1C圖所示作為範例，一多層膜遮罩結構包含一底層(bottom layer)190、一中層(middle layer)200及一頂層(top layer)210。然而，本發明的實施例並不限定於此。在一些實施例中，遮罩結構為單膜層或多於或少於三層。
如第1C圖所示，根據一些實施例，依序沉積底層190、中層200及頂層210於硬遮罩170上。在一些實施例中，底層190、中層200及頂層210之成分為或包含光阻(photoresist)或感光(photo-sensitive)材料、一或多個其他合適材料或上述之組合。在一些實施例中，底層190之成分為或包含CxHyOz、中層200之成分為或包含SiCxHyOz，且底層210之成分為或包含CxHyOz，但本發明的實施例並不限定於此。在一些實施例中，底層190、中層200及頂層210所使用之沉積方法有物理氣相沉積法、化學氣相沉積法、旋轉塗佈法，其他適用之方法或上述之組合。
圖案化頂層210以形成圖案化遮罩結構。如此一來，即形成複數開口(opening)(或溝槽(trench))於頂層210中。以第 1C圖所示作為範例，分別形成開口210A及210B於區域100A及100B中。然而，本發明的實施例並不限定於此。
中層200於開口210A及210B中部分露出。在一些實施例中，開口210A及210B分別與導電結構120A及120B大致上對準或縱向交疊。在一些實施例中，開口210A及210B大體上具有相同尺寸。使用光微影製程圖案化頂層210，此方法包括一或多道曝光(exposure)、顯影(developing)、沖洗(rinsing)及烘烤(baking)步驟(以邏輯順序進行)。
之後，使用圖案化頂層210作為蝕刻遮罩以圖案化或蝕刻中層200。如此一來，開口210A及210B即被轉移至中層200中(未繪示)。在圖案化中層200期間，圖案化頂層210可被去除。同樣地，使用圖案化中層200作為蝕刻遮罩圖案化或蝕刻底層190。如此一來，開口210A及210B即被轉移至底層190中(未繪示)。在圖案化底層190期間，圖案化中層200可被去除。
圖案化底層190接著作為蝕刻遮罩以圖案化不同深層之複數層，例如底層190底下之硬遮罩。具體而言，使用圖案化底層190作為蝕刻遮罩以圖案化及蝕刻抗反射層180。在一些實施例中，在圖案化抗反射層180期間，部分去除硬遮罩層170。如此一來，即形成複數開口(或溝槽)於抗反射層180及硬遮罩層170中。以第1D圖所示作為範例，分別形成開口220A及220B於區域100A及100B中。開口220A及220B穿透抗反射層180且延伸至硬遮罩層170中。然而，本發明的實施例並未限定於此。在一些其他的實施例中，在圖案化抗反射層180期間，硬遮罩170並未被去除。
在一些實施例中，使用一或多道蝕刻步驟、一或多個其他適用方法或上述之組合依序圖案化中層200、底層190及抗反射層180。蝕刻方法可為乾蝕刻(dry etching)法、一或多個其他適用方法或上述之組合。在一些實施例中，底層190及/或中層200仍殘餘於抗反射層180上。可使用灰化(ashing)法、一或多個其他適用方法或上述之組合去除殘餘底層190及/或殘餘中層200。
開口220A於區域100A中具有一寬度W1且開口220B於區域100B中具有一寬度W2。寬度W1與寬度W2可沿抗反射層180之頂表面量測得。如第1D圖所示，在一些實施例中，寬度W1大體上等於寬度W2。在一些實施例中，開口220A及220B大體上具有相同的尺寸。在一些實施例中，開口220A及220B沿著介電層150向介電層110之方向逐漸縮小。如此一來，開口220A及220B即具有傾斜之側壁，但本發明的實施例並不限定於此。
之後，根據一些實施例，施加相同或相似於第1C圖中所述之步驟於第1D圖所示之結構中。以第1E圖所示作為範例，一圖案化遮罩結構形成於圖案化抗反射層180上。多層遮罩結構包含一底層230、一中層240及一頂層250。然而，本發明的實施例並不限定於此。在一些實施例中，遮罩結構為單膜層或少於或多於三層。
在一些實施例中，如第1E圖所示，底層230填充開口220A及220B。底層230、中層240及頂層250與底層190、中層200及頂層210使用相同或相似之材料及/或形成方法，前述 實施例已說明過，故不再贅述。
相似於第1C圖中所述之步驟，如第1E圖所示，圖案化頂層250以形成包含開口250C及250D之複數開口(或溝槽)於頂層250中。開口250C及250D露出部分中層240。在一些實施例中，開口250C及250D並未與導電結構120A及120B重疊。在一些實施例中，開口250C及250D大體上具有相同的尺寸。
之後，施加相同或相似於第1D圖中所述之步驟於第1E圖所示之結構中。使用一或多道蝕刻步驟、一或多個其他適用方法或上述之組合依序圖案化或蝕刻中層240及底層230。接著使用圖案化底層230作為蝕刻遮罩以圖案化及蝕刻抗反射層180。可使用灰化法、一或多個其他適用方法或上述之組合去除於抗反射層180上之殘餘底層230及/或殘餘中層240。
接下來，使用圖案化抗反射層180作為蝕刻遮罩以圖案化及蝕刻硬遮罩層170。如此一來，即形成其他複數開口(或溝槽)於硬遮罩170中。以第1F圖所示作為範例，分別形成開口220C及220D於區域100A及100B中。在圖案化硬遮罩層170期間，先前形成之開口220A及220B延伸至穿透硬遮罩層170。於是，硬遮罩層170被圖案化以具有開口220A、220B、220C及220D。第1F圖中所示之開口220A、220B、220C及220D之間距較第1D圖中所示之開口220A及220B之間距窄。第1C至1F圖所述之步驟可視為雙重圖案化(double patterning)法。
如第1F圖所示，開口220C位於開口220A及220B之間。開口220B位於開口220C及220D之間。開口220C及220D穿透抗反射層180及硬遮罩層170。在一些實施例中，在圖案化硬 遮罩層170期間，部分去除抗反射層160。如第1F圖所示，開口220A、220B、220C及220D延伸至抗反射層160中。然而，本發明的實施例並未限定於此。在一些其他的實施例中，在圖案化硬遮罩層170期間，抗反射層160並未被去除。
開口220C具有一寬度W3且開口220D具有一寬度W4。寬度W3及寬度W4可沿抗反射層180之頂表面測量得。在一些實施例中，如第1F圖所示，寬度W3大體上等於寬度W4。在一些實施例中，開口220C及220D大體上具有相同的尺寸。在一些實施例中，寬度W3大體上等於寬度W1、寬度W2及寬度W4。在一些實施例中，開口220A、220B、220C及220D大體上具有相同的尺寸。在一些實施例中，如第1F圖所示，開口220A、220B、220C及220D大體上具有相同的形狀或輪廓。
之後，根據一些實施例，施加相同或相似於第1C或1E圖所述之步驟於第1F所示之結構上。形成一圖案化遮罩結構於圖案化硬遮罩上，圖案化硬遮罩包含抗反射層160、硬遮罩層170及抗反射層180。以第1G圖所示作為範例，一多層膜遮罩結構包含一底層260、一中層270及一頂層280。然而，本發明的實施例並未限定於此。在一些其他的實施例中，遮罩結構為單膜層或少於或多於三層。
在一些實施例中，如第1G圖所示，底層260填充圖案化硬遮罩中之開口220A、220B、220C及220D。底層260、中層270及頂層280與底層190、中層200及頂層210使用相同或相似之材料及/或形成方法，前述實施例已說明過，故不再贅述。
相似於第1C圖或第1E圖所述之步驟，如第1G圖所 示，圖案化頂層180以形成包括開口280A及280B之複數開口(或溝槽)於頂層280中。開口280A及280B露出部分中層270。在一些實施例中，開口280A及280B分別與導電結構120A及120B大致上對準或縱向交疊。在一些實施例中，開口280A及280B大體上具有相同的尺寸。
之後，施加相同或相似於第1D或1F圖所述之步驟於第1G所示之結構上。使用一或多道蝕刻步驟、一或多個其他適用方法或上述之組合依序圖案化或蝕刻中層270、底層260、抗反射層160及介電層150。如此一來，即形成複數通孔於介電層150中。以第1H圖所示作為範例，分別形成通孔290A及290B於區域100A及100B中。開口280A及280B定義了通孔290A及290B的位置與尺寸。可使用灰化法、一或多個其他適用方法或上述之組合去除抗反射層180上之殘餘底層260及/或殘餘中層270。
如第1H圖所示，通孔290A及290B分別延伸自開口220A及220B之底部。在一些實施例中，通孔290A及290B分別與導電結構120A及120B大致上對準或縱向交疊。在一些實施例中，通孔290A及290B穿透抗反射層160且延伸至介電層150中。
通孔290A具有一寬度W5且通孔290B具有一寬度W6。寬度W5及寬度W6可沿抗反射層160或介電層150之頂表面量測得。寬度W5及寬度W6可稱為頂寬度(top width)。在一些實施例中，寬度W5大約在30奈米至200奈米。在一些實施例中，寬度W6大約在30奈米至200奈米。此些範圍僅為例示且本發明 的實施例並不限定於此。
在一些實施例中，如第1H圖所示，寬度W5大體上等於寬度W6。在一些實施例中，通孔290A及290B大體上具有相同的尺寸。在一些實施例中，通孔290A及290B沿著介電層150向介電層110之方向逐漸縮小。如此一來，通孔290A及290B即具有傾斜之側壁，但本發明的實施例並不限定於此。在一些實施例中，如第1H圖所示，通孔290A及290B大體上具有相同的形狀或輪廓。
如第1I圖所示，根據一些實施例，沉積一介電層300於區域100A及100B中之介電層150上。在一些實施例中，介電層300覆蓋且鄰接(adjoin)抗反射層160、硬遮罩層170及抗反射層180。在一些實施例中，介電層300與介電層150直接接觸。在一些實施例中，介電層300延伸至通孔290A及290B中，但並未填滿通孔290A及290B。
於後續步驟期間將去除介電層300，因此介電層300可視為一犧牲介電層。在一些實施例中，介電層300為共形沉積且具有一大致上均勻之厚度。於是，介電層300亦可視為一共形層。在一些實施例中，介電層300之厚度大約在1奈米至45奈米，例如大約為1奈米至4奈米。此些範圍僅為例示且本發明的實施例並不限定於此。在一些實施例中，介電層300所使用之沉積方法有原子層沉積法、一或多個其他適用方法或上述之組合。介電層300亦可稱為一原子層沉積層。
在一些實施例中，介電層300之成分為或包含矽基材料、氧化物材料、氮化物材料、一或多個其他合適材料或上 述之組合。在一些實施例中，介電層300的成分為或包含低介電常數材料、超低介電常數材料、氧化矽、碳氧化矽、氮氧化矽、硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽玻璃、摻雜氟的矽酸鹽玻璃、一或多個其他合適材料或上述之組合。在一些實施例中，介電層300及介電層150之成分為或包含相似或大體上相同之介電材料。舉例來說，介電層300及介電層150具有相似或大體上相同之蝕刻阻抗。
由於均勻介電層300，通孔290A縮小且變窄變淺。通孔290B亦縮小且變窄變淺。如此一來，通孔290即具有一稍小的寬度W5’且通孔290B即具有一稍小的寬度W6。在一些實施例中，寬度W5’大約在20奈米至150奈米。在一些實施例中，寬度W6’大約在20奈米至150奈米。此些範圍僅為例示且本發明的實施例並不限定於此。
在一些實施例中，如第1I圖所示，寬度W5’大體上等於寬度W6’。在一些實施例中，寬度W5’與寬度W5之差值大體上約略等於兩倍的介電層300之厚度。在一些實施例中，寬度W6’與寬度W6之差值大體上約略等於兩倍的介電層300之厚度。同樣地，由於均勻介電層300，開口220A、220B、220C及220D縮小且變窄變淺。
如第1J圖所示，根據一些實施例，形成一圖案化遮罩層310於介電層300上。遮罩層310覆蓋區域100A中之介電層300且填滿通孔290A與開口220A及220C。遮罩層310露出區域100B中之介電層300、通孔290B與開口220B及220D。在一些實施例中，遮罩層310之成分為或包含光阻或感光材料、一或多 個其他合適材料或上述之組合。
之後，如第1J圖所示，根據一些實施例，施加一蝕刻步驟320於遮罩層310上。蝕刻步驟320為乾蝕刻法、一或多個其他適用法或上述之組合。接著使用灰化法、一或多個其他適用製程或上述之組合，去除遮罩層310。
如第1K圖所示，在蝕刻步驟320期間，去除區域100B中之介電層300於遮罩層310露出之部分。如此一來，通孔290B及開口220B及220D擴張且變寬變深。舉例來說，由於去除區域100B中之介電層300的緣故，通孔290B具有之原始寬度W6大於寬度W6’。在一些實施例中，如第1K圖所示，通孔290B中之寬度W6大約在30奈米至200奈米。然而，本發明的實施例並不限定於此。通孔290B可具有較原始寬度W6及寬度W6’更大之一增大寬度。
在蝕刻步驟320後，區域100A中之介電層300持續被介電層150上之遮罩層310覆蓋。如此一來，通孔290A變得較通孔290B窄且淺。舉例來說，如第1K圖所示，通孔290A中之寬度W5’較通孔290B中之寬度W6小。同樣地，開口220A及220C變得較通孔220B及220D窄且淺。
如第1J圖所示，在一些實施例中，通孔290A中之寬度W5’與通孔290B中之寬度W6之差值大體上約略等於兩倍之介電層300之厚度。然而，本發明之實施例並不限定於此。在一些實施例中，通孔290A中之寬度W5’與通孔290B中之寬度W6之差值大於兩倍之介電層300之厚度。
在一些實施例中，如第1K圖所示，在蝕刻步驟320 期間，部分去除遮罩層310露出之區域100B中之抗反射層160。如此一來，開口220B及220D變深。舉例來說，第1K圖中所示之開口220B較第1H圖中所示之開口220A及220B深。第1K圖中所示之開口220D較第1H圖中所示之開口220C及220D深。
在一些實施例中，蝕刻步驟320所使用之蝕刻劑對於介電層300之於介電層150具有低蝕刻選擇性。於是，如第1K圖所示，在蝕刻步驟320期間，部分去除區域100B中位於通孔290B之下的介電層150。其可確保直到露出介電層150前，可去除區域100B中之介電層300。如此一來，第1K圖所示之通孔290B即變得較第1H圖所示之通孔290B深。在一些實施例中，蝕刻步驟320所使用之蝕刻劑對介電層300之於抗反射層180、硬遮罩層170及抗反射層160具有高蝕刻選擇性。
之後，如第1L圖所示，根據一些實施例，去除殘餘於區域100A中之介電層300，且藉由通孔290A及290B部分去除區域100A及100B中之介電層150。如此一來，通孔290A及290B即延伸至穿透介電層150、介電層140及阻障層130。通孔290A及290B露出介電層110中之導電結構120A及120B。
在一些實施例中，使用一蝕刻法去除區域100A中之介電層300及介電層150，例如乾蝕刻法、一或更多其他適用法或上述之組合。在一些實施例中，蝕刻法所使用之蝕刻劑對介電層300之於介電層150具有低蝕刻選擇性。介電層300之蝕刻速率大體上等於或小於介電層150之蝕刻速率，但本發明的實施例並不限定於此。在一些實施例中，在去除介電層300及介電層150期間或之後，抗反射層180被去除。
在蝕刻法之後，通孔290A具有一寬度WA’且通孔290B具有一寬度WB’。寬度WA’及寬度WB’可沿介電層110之頂表面110S量測得。寬度WA’及寬度WB’可稱為底寬度。在一些實施例中，寬度WA’大約在10奈米至100奈米。在一些實施例中，寬度WB’大約在20奈米至180奈米。此些範圍僅為例示且本發明的實施例並不限定於此。
在一些實施例中，如圖1L所示，寬度WA’較寬度WB’小。在一些實施例中，寬度WA’較導電結構120A之寬度WA小。如此一來，通孔290A即露出部分導電結構120A。在一些實施例中，導電結構120A並未完全從通孔290A中露出。在一些實施例中，寬度WB’較導電結構120B之寬度WB小。如此一來，通孔290B即露出部分導電結構120B。在一些實施例中，導電結構120B並未完全從通孔290B中露出。在一些實施例中，寬度WB’較導電結構120A之寬度WA大，但本發明的實施例並不限定於此。
如第1L圖所示，根據一些實施例，在去除介電層300與介電層150期間，形成溝槽290C及290D於介電層150中。開口220C及220D定義了溝槽290C及290D之位置與尺寸。在一些實施例中，溝槽290C及290D分別延伸自開口220C及220D之底部。在一些實施例中，溝槽290C及290D穿透抗反射層160且延伸至介電層150中。溝槽290C及290D並未穿透介電層150，故溝槽290C及290D較通孔290A及290B淺。在一些實施例中，如第1L圖所示，溝槽290C及290D具有不同的尺寸。舉例來說，溝槽290C較溝槽290D淺及/或窄。
之後，形成複數導電結構於通孔290A及290B與溝槽290C及290D中以形成內連線結構的一部分。介電層150中之導電結構電性連接於位於介電層110中的導電結構120A及120B。介電層150中之導電結構可為單鑲嵌結構、雙鑲嵌結構或上述之組合。
具體而言，如第1M圖所示，根據一些實施例，沉積一阻障層330於硬遮罩層170之上。阻障層330延伸至通孔290A及290B與溝槽290C及290D中。通孔290A及290B與溝槽290C及290D之側壁及底部被阻障層330所覆蓋。阻障層330可防止來自後續沉積之導電材料(詳述於後)中的金屬離子於熱處理或熱循環期間擴散進入介電層150。阻障層330亦可稱為擴散阻障層。
在一些實施例中，阻障層330之成分為或包含耐火金屬材料，例如鉭(Ta)、鈦(Ti)、氮化鉭、氮化鈦、一或更多其他合適材料或上述之組合。在一些實施例中，阻障層330使用之沉積法有物理氣相沉積法、原子層沉積法、一或更多其他適用方法或上述之組合。在一些實施例中，阻障層330為共形沉積。
本發明之實施例可有許多變化及/或修飾。在一些其他實施例中，阻障層330包含複數子層(未繪示)。舉例來說，此些子層可包含晶種層、黏著層、一或更多合適子層或上述之組合。晶種層可用以支持後續之沉積步驟。晶種層之成分可為或包含金屬材料，例如銅、鋁、鎢、鈦、鎳、一或更多其他合適材料或上述之組合。黏著層可用以提升擴散阻障層與後續沉 積導電材料之間之附著力。黏著層之成分為或包含鉭、鈦、一或更多其他適合材料或上述之組合。本發明之實施例可有許多變化及/或修飾。在一些實施例中，並未形成阻障層330。
如第1M圖所示，根據一些實施例，沉積一導電材料340於阻障層330上。導電材料340覆蓋硬遮罩層170且延伸至通孔290A及290B與溝槽290C及290D中。如此一來，導電材料340及阻障層330即一起填滿通孔290A及290B與溝槽290C及290D。
在一些實施例中，導電材料340之成分為或包含銅、鋁、鎢、鈦、鎳、金、鉑、銀、一或多個其他合適材料或上述之組合。導電材料340可為單膜層或具有複數推疊層。在一些實施例中，導電材料340使用之沉積方式有電鍍法(electroplating process)、物理氣相沉積法、化學氣相沉積法、無電電鍍法(electroless plating process)、其他適用方法或上述之組合。
之後，使用平坦化步驟去除通孔290A及290B與溝槽290C及290D外的過量導電材料340及阻障層330。平坦化步驟可包含化學機械拋光(chemical mechanical polishing,CMP)法、乾拋光(dry polishing)法、研磨(grinding)程序、蝕刻步驟、其他適用方法或上述之組合。如此一來，殘餘部分之導電材料340及阻障層330即分別形成導電結構350A、350B、350C、350D於通孔290A及290B及溝槽290C及290D中。如先前所述，阻障層330可防止導電結構350A、350B、350C及350D中之金屬離子擴散進入上覆之介電層。
如第1N圖所示，根據一些實施例，通孔290A中之導電結構350A具有一寬度WA’且通孔290B中之導電結構350B具有一寬度WB’，寬度WB’較寬度WA’大。在一些實施例中，通孔290C中之導電結構350C具有一寬度WC’且通孔290D中之導電結構350D具有一寬度WD’。寬度WD’可能較寬度WC’小。寬度WC’及寬度WD’較寬度WA’及WB’大。導電結構350C及導電結構350D於介電層150內具有不同的深度。如第1N圖所示，導電結構350C較導電結構350D淺。
之後，形成一或多個介電層與複數導電結構於介電層150與導電結構350A、350B、350C及350D上以繼續形成半導體裝置結構之內連線結構。在一些實施例中，重複一或更多次描述於第1B至1N圖中之些操作以持續形成內連線結構。舉例來說，沉積相同或相似於阻障層130之另一阻障層以覆蓋介電層150與導電結構350A、350B、350C及350D。在一些實施例中，可能沉積相同或相似於介電層300的另一介電層以支持複數導電結構形成於介電層150上。
一內連線結構包含複數堆疊層，複數堆疊層包含複數導電結構。一第一或第二層之於其上之一第三或第四層可能具有較小之臨界尺寸(critical dimension,CD)。相較於第三或第四層，第一或第二層可能使用相對先進的技術形成。舉例來說，第一或第二層之線寬可能大約在20奈米至30奈米但第三或第四層之線寬可能大約在40奈米至100奈米。值得注意的是此些範圍僅為例示且本發明的實施例並不限定於此。
在某些案例中，介電層沉積於第二層上以形成第 三層。形成複數通孔於介電層中以露出第二層中之複數導電結構。介電層中之通孔定義了位於第三層中之複數導電結構的位置與尺寸。由於位於第二層中之導電結構之臨界尺寸較第三層中之導電結構之臨界尺寸小，通孔可能較第二層中之導電結構寬。由於此些通孔可延伸進第二層，故此些通孔可能露出第二層中之導電結構之側壁。如此一來，可能會在第二層中留下複數孔洞(voids)或空孔(vacancies)。此情況將使於第二層與第三層間建構可靠的電性連接途徑變得困難。孔洞可能成為缺陷的來源。舉例來說，在熱處理或熱循環期間，由於第二層中之導電結構中的金屬離子可能經由孔洞擴散，可能導致高阻抗、漏電或甚至短路。
根據一些實施例，如第1H圖所示，部分形成通孔290A及290B於介電層150中。如第1I圖所示，共形沉積犧牲介電層300於介電層150上且填入通孔290A及290B中。如第1K圖所示，去除通孔290B中之介電層300。由於介電層300之沉積與部分去除，通孔290A及290B具有不同的尺寸，例如寬度。介電層300之厚度可被微調以控制通孔290A之尺寸以符合需求。
之後，如第1L圖所示，再一次蝕刻介電層150使通孔290A及290B延伸以露出具有不同寬度之導電結構120A及120B。由於導電結構120A較導電結構120窄，所形成之通孔290A較通孔290B窄。如此一來，如第1N圖所示，所形成之通孔290A中之導電結構350A較通孔290B中之導電結構290A窄。
導電結構350A具有一底寬度(即，寬度WA’)較導電結構120A之寬度WA小。由於窄通孔290A，於蝕刻介電層150 期間可防止導電結構350A之阻障層330被去除。導電結構350B具有一底寬度(即，寬度WB’)較導電結構120B之寬度WB小。在一些實施例中，介電層110中或導電結構120A及120B週圍大致上不存在孔洞或空孔。於是，可靠的電性連接途徑可被建立於內連線結構中。孔洞造成金屬擴散所導致的高阻抗、漏電或短路被減少或消除。因此提升了半導體裝置結構的性能與可靠度。
在一些實施例中，第1A至1N圖所示之形成方式被用以形成半導體裝置中之內連線結構。然而，此發明之實施例並未限定於此。在一些其他的實施例中，此發明中之形成方式可被用以形成任意合適之結構，包含於不同階層中具有不同寬度之複數結構。
本發明的實施例可被應用於單鑲嵌結構、雙鑲嵌結構或上述之組合。本發明的實施例不僅可應用於具平面式場效電晶體(planar FETs)之半導體裝置結構，亦可用於具鰭式場效電晶體(FinFETs)之半導體裝置結構或其它適用裝置。本發明的實施例並不限於此且可應用於任意積體電路世代之合適的製程中。各式積體電路世代包括28奈米節點、20奈米節點、16奈米節點、10奈米節點、7奈米節點、5奈米節點或其他合適節點。
本發明的一些實施例係提供半導體裝置結構的形成方法。半導體結構裝置包含一第一導電結構與一介電層覆蓋於第一導電結構上。介電層具有一通孔。形成方法包含共形沉積犧牲介電層以縮小通孔，故通孔變窄。形成方法亦包含蝕刻 介電層直到窄通孔露出第一導電結構。形成方法更包含形成第二導電結構於窄通孔中以電性連接第一導電結構。如此一來，第二導電結構之一底寬度即較第一結構之一頂寬度小。在形成通孔期間或之後，沒有孔洞形成於介電層中或於第一導電結構週圍。孔洞造成金屬擴散所導致的高阻抗、漏電或短路被減少或消除。因此提升了半導體裝置結構的性能與可靠度。
再者，藉由調控犧牲介電層之厚度可微調窄通孔之尺寸。其使複數導電結構之尺寸控制變得靈活。舉例來說，位於同樣階層之導電結構可能具有不同尺寸。共形沉積(例如原子層沉積)犧牲介電層可幫助精準地控制窄通孔的尺寸。此外，甚至當光微影製程及/或蝕刻法在形成一通孔時面臨瓶頸或挑戰時，所述之形成方法可被應用以形成一具有更小尺寸之通孔或任何適合之開口。
本發明的一些實施例係提供半導體裝置結構的形成方法。此方法包含形成介電層於第一導電結構及第二導電結構上。介電層包含第一通孔與第二通孔。此方法亦包括沉積共形層於第一通孔及第二通孔中以覆蓋介電層。此方法更包括去除第二通孔中之共形層。在去除第二通孔中之共形層之後，第一通孔中之介電層仍被共形層覆蓋。此外，此方法包括蝕刻第一通孔中之共形層與介電層直到第一通孔與第二通孔中分別露出第一導電結構與第二導電結構。此方法亦包括形成第三導電結構於第一通孔中且形成第四導電結構於第二通孔中。
本發明的一些實施例係提供半導體裝置結構的形成方法。此方法包括形成第一導電結構及第二導電結構於第一 介電層中。第一導電結構之一第一寬度較第二導電結構之一第二寬度小。此方法亦包括形成第二介電層於第一介電層之頂表面上。此方法更包括蝕刻第二介電層以形成第一通孔及第二通孔。此外，此方法包括沉積犧牲介電層於第一通孔中。犧牲介電層露出第二通孔。此方法亦包括蝕刻第一通孔中之犧牲介電層及第二介電層直到第一導電結構及第二導電結構分別於第一通孔及第二通孔中露出。此方法更包括形成第三導電結構於第一通孔中且形成第四導電結構於第二通孔中。第三導電結構之第三寬度較第四導電結構之第四寬度小。
本發明的一些實施例係提供半導體裝置結構的形成方法。此方法包含形成第一導電結構於第一介電層中。此方法亦包括形成第二介電層於第一介電層上。此方法更包括蝕刻第二介電層以形成第一通孔。此外，此方法包括沉積犧牲介電層於第二介電層上，使第一通孔變窄。此方法亦包括蝕刻犧牲介電層及第二介電層直到第一通孔延伸至露出第一介電層中之第一導電結構。此方法更包括使用導電材料填充第一導電通孔以形成第二導電結構於第二介電層中。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域內具有通常知識者對於本發明可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本發明之精神及保護範圍內，且可在不脫離本發明之精神及範圍 內，當可作更動、替代與潤飾。

Claims (9)

  1. 一種半導體裝置結構的製造方法，包括：在一第一導電結構以及一第二導電結構上形成一介電層，其中該介電層包含一第一通孔(via hole)與一第二通孔；沉積一共形層(comformal layer)於該第一通孔與該第二通孔中以覆蓋該介電層；去除該第二通孔中之該共形層，其中在去除該第二通孔中之該共形層期間，該介電層被部分去除，使該第二通孔變得比該第一通孔更深，且其中在去除該第二通孔中之該共形層之後，該介電層仍被該第一通孔中之該共形層覆蓋；蝕刻該第一通孔中之該共形層與該介電層，直到該第一通孔及該第二通孔中分別露出該第一導電結構及該第二導電結構，其中蝕刻該第一通孔中之該共形層與該介電層包括去除該第一通孔之側壁上的該共形層；以及形成一第三導電結構於該第一通孔中且形成一第四導電結構於該第二通孔中。
  2. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，更包含：在去除該第二通孔中之該共形層前，形成一遮罩層覆蓋於該第一通孔中之該共形層上，其中該遮罩層露出該第二通孔中之該共形層；以及蝕刻該第一通孔中之該共形層及該介電層前，去除該遮罩層。
  3. 如申請專利範圍第1項所述之半導體裝置結構的製造方法， 其中在蝕刻該第一通孔中之該共形層與該介電層期間，該共形層的蝕刻速率大體上等於或低於該介電層的蝕刻速率；以及於此期間在該介電層中形成一第一溝槽與一第二溝槽，其中該第一溝槽與該第二溝槽具有不同的尺寸。
  4. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，其中該介電層包括一介電材料，且該共形層包括該介電材料。
  5. 一種半導體裝置結構的製造方法，包括：形成一第一導電結構與一第二導電結構於一第一介電層內，其中該第一導電結構之一第一寬度小於該第二導電結構之一第二寬度；形成一第二介電層於該第一介電層之一頂表面上；蝕刻該第二介電層以形成一第一通孔與一第二通孔；沉積一犧牲介電層於該第一通孔與該第二通孔中以覆蓋該第二介電層；去除該第二通孔中之該犧牲介電層，其中在去除該第二通孔中之該犧牲介電層期間，該第二介電層被部分去除，使該第二通孔變得比該第一通孔更深；蝕刻該第一通孔中之該犧牲介電層與該第二介電層直到該第一通孔及該第二通孔分別露出該第一導電結構與該第二導電結構，其中蝕刻該第一通孔中之該犧牲介電層與該第二介電層包括去除該第一通孔之側壁上的該犧牲介電層；以及 形成一第三導電結構於該第一通孔中且形成一第四導電結構於該第二通孔中，其中該第三導電結構之一第三寬度小於該第一寬度與該第四導電結構之一第四寬度。
  6. 如申請專利範圍第5項所述之半導體裝置結構的製造方法，其中該第一寬度、該第二寬度、該第三寬度與該第四寬度係沿著該第一介電層之該頂表面量測得，且其中該第四寬度小於該第二寬度但大於該第一寬度。
  7. 如申請專利範圍第5項所述之半導體裝置結構的製造方法，其中該犧牲介電層延伸至該第一通孔與該第二通孔中，但並未填滿該第一通孔與該第二通孔；其中該犧牲介電層具有一厚度，且其中該第三寬度與該第四寬度之差值大體上約略等於兩倍之該犧牲介電層厚度。
  8. 一種半導體裝置結構的製造方法，包括：形成一第一導電結構及一第三導電結構於一第一介電層中；形成一第二介電層於該第一介電層上；蝕刻該第二介電層以形成一第一通孔及一第二通孔；沉積一犧牲介電層於該第一通孔與該第二通孔中以覆蓋該第二介電層，使該第一通孔變窄；去除該第二通孔中之該犧牲介電層，其中在去除該第二通孔中之該犧牲介電層期間，該第二介電層被部分去除，使該第二通孔變得比該第一通孔更深；蝕刻該犧牲介電層及該第二介電層直到該第一通孔及該第二通孔分別延伸至露出該第一介電層中之該第一導電結構 及該第三導電結構，其中蝕刻該犧牲介電層與該第二介電層包括去除該第一通孔之側壁上的該犧牲介電層；以及使用一導電材料填充該第一通孔及該第二通孔以形成位於該第二介電層中之一第二導電結構及一第四導電結構。
  9. 如申請專利範圍第8項所述之半導體裝置結構的製造方法，其中該犧牲介電層之沉積包括進行一原子層沉積(atomic layer deposition，ALD)製程於該第二介電層上與該第一通孔中。
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