TWI673955B - 具有信號標功能的系統晶片以及信號標指派方法 - Google Patents

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Abstract

本發明提供一種包含多個主控器、介面以及信號標單元的 系統晶片、半導體裝置及/或方法。所述介面使所述多個主控器與從屬裝置介接。所述信號標單元偵測控制所述軟膏裝置的所述多個主控器的關於對所述介面的存取的請求並且根據所述偵測結果藉由特定操作單元指派關於所述多個主控器中的每一個的信號標。

Description

具有信號標功能的系統晶片以及信號標指派方 法
本申請案根據35 U.S.C.§ 119主張2014年11月10日經韓國智慧財產局申請的韓國專利申請案第10-2014-0155558號的優先權，該申請案的全部內容在此以全文引用的方式併入。
本文所描述的發明概念的實例實施例是關於一種半導體裝置，且更特定言之，是關於一種使用硬體實施的具有用於設定信號標的信號標功能及/或方法的裝置及/或系統晶片。
近年來，行動裝置(諸如智慧型手機、平板PC、數位攝影機、MP3播放器以及PDA)的使用已急劇增加。在此類行動裝置中，多媒體驅動及各種資料的輸送量已增加，且使用高速處理器及大容量儲存媒體。多種應用程式在行動裝置上驅動。行動裝置可使用半導體裝置，例如工作記憶體(例如，DRAM)、非揮發性記憶體以及應用程式處理器(下文被稱作「AP」)，以驅動各種應用程式。又，通信處理器(下文被稱作「CP」)用於通信功能。由不 同作業系統驅動的AP及CP可常常在系統晶片中實施。在至少一個實例實施例中，多個主控裝置，例如AP及CP，可共用一個從屬裝置。特定言之，可經由允許多主控器設定的一個介面共用一個從屬裝置。在此狀況下，用於經由一個介面共用一個從屬裝置的方法可使用「信號標」實施。
然而，用於經由一個介面控制單一從屬裝置的信號標的實施需要大量軟體資源且增加了複雜性。又，任何主控器的等待時間必須固定以用於軟體層級處的即時作業系統的排程。另外，有必要減少快速回應的固定等待時間。當等待時間定義於軟體層級處時，難以確保軟體的快速回應及相對高的複雜性。
本發明概念的一些實例實施例提供一種能夠藉由在硬體中實施信號標來共用介面而無軟體干擾的系統晶片。
本發明概念的實例實施例的一個態樣是針對提供一種包含多個主控器(例如，主控裝置)、介面以及信號標單元(亦即，信號標邏輯電路)的系統晶片。介面可使所述多個主控器與從屬裝置介接。信號標邏輯電路可偵測來自多個主控器的至少一個存取請求，所述存取請求指示存取介面及控制從屬裝置的請求，且可根據偵測結果在所需操作週期內將信號標指派給多個主控器中的其中之一。
根據至少一個實例實施例，所需操作週期可對應於介面將多個異動發送至從屬裝置的持續時間，所述異動包含命令或控 制信號。
根據至少一個實例實施例，信號標邏輯電路可更包含：多個原子定序器，經組態以自主控器接收存取請求，且回應於存取請求，所述原子定序器傳輸請求以獲得用於介面的信號標；以及信號標控制器，經組態以回應於所接收的請求將信號標指派給原子定序器中的其中之一以由原子定序器獲得信號標。
根據至少一個實例實施例，原子定序器中的每一個可發送對於存取介面的異動直至指派信號標為止。
根據至少一個實例實施例，信號標控制器可自藉由原子定序器發送的異動中，將信號標指派給對應於由介面接收的第一異動的原子定序器。
根據至少一個實例實施例，信號標指派給的原子定序器可在完成對應於所需操作週期的至少一個異動的交換時釋放經指派的信號標。
根據至少一個實例實施例，信號標控制器可管理信號標位元以用於將信號標指派給原子定序器中的其中之一。
根據至少一個實例實施例，原子定序器可在完成所需操作週期的異動的交換時向相對應的主控器發出中斷。
根據至少一個實例實施例，原子定序器可經組態以管理相對應的主控器對介面的存取。
根據至少一個實例實施例，主控器可為處理器，且各處理器可由作業系統驅動，各處理器的作業系統具有不同屬性。
根據至少一個實例實施例，介面可為I2C(積體電路間) 介面。
本發明概念的實例實施例的另一態樣是針對提供一種使多個主控器與從屬裝置介接的介面的信號標指派方法。基於多主控器的信號標指派方法可包含自主控器接收對介面的存取請求，回應於自主控器接收到的存取請求將第一異動發送至介面，偵測介面是否接收到第一異動；當接收到第一異動時，將信號標指派給多個主控器中的對應於第一異動的第一主控器並且執行原子序列以用於將所接收的存取請求發送至從屬裝置，以及在完成原子序列時釋放指派給第一主控器的信號標。
根據至少一個實例實施例，方法可包含在完成原子序列時將中斷發送至第一主控器。
根據至少一個實例實施例，原子序列可包含用於程式化或讀取介面的暫存器以將所接收的存取請求自介面發送至從屬裝置的多個異動。
根據至少一個實例實施例，偵測可包含若第一異動被介面拒絕，則信號標不被指派給第一主控器，且第一異動再次被發送至介面。
根據至少一個實例實施例，信號標的釋放可包含自介面的多個控制暫存器中讀取對應於特定位址的暫存器。
根據至少一個實例實施例，方法可更包含偵測與對應於特定位址的暫存器相關聯的讀取操作，以及釋放指派給第一主控器的信號標。
本發明概念的實例實施例的另一態樣是針對提供一種可 包含經組態以存取從屬裝置的應用程式處理器、經組態以存取從屬裝置的通信處理器、介面以及信號標邏輯電路的系統晶片。介面可與應用程式處理器及通信處理器連接並且與經組態以充當從屬裝置的外部裝置連接。信號標邏輯電路可偵測應用程式處理器或通信處理器對存取介面的請求且可根據偵測結果在所需操作週期內將對介面的優先權指派給應用程式處理器或通信處理器。
根據至少一個實例實施例，外部裝置可為功率管理積體電路。
根據至少一個實例實施例，信號標邏輯電路可包含：第一原子定序器，經組態以接收應用程式處理器的關於存取介面的請求以獲得對介面的優先權，第二原子定序器，經組態以接收通信處理器對存取介面的請求以獲得關於介面的優先權，信號標控制器，經組態以偵測第一原子定序器及第二原子定序器對介面的存取以相對於第一原子定序器及第二原子定序器中的其中之一指派或釋放優先權。
根據至少一個實例實施例，所需操作週期可對應於多個異動，所述異動允許介面發送對應於請求的命令或控制信號，且在第一原子定序器或第二原子定序器與介面之間交換。
根據至少一個實例實施例，第一原子定序器或第二原子定序器的存取可包含構成所需操作週期的異動中的第一異動的傳送。
根據至少一個實例實施例，信號標控制器可自第一原子定序器及第二原子定序器分別發送的第一異動中，將優先權指派 給與藉由介面接收的異動對應的原子定序器。
根據至少一個實例實施例，信號標指派給的原子定序器可在完成對應於所需操作週期的多個異動時釋放關於介面的所獲得的優先權。
根據至少一個實例實施例，第一原子定序器或第二原子定序器可在完成對應於所需操作週期的多個異動的交換時向應用程式處理器或通信處理器發出中斷。
根據至少一個實例實施例，執行特定操作單元消耗的時間可為固定的。
根據至少一個實例實施例，介面可對應於I2C(積體電路間)介面協定、UART(通用異步接收器傳輸器)協定、SPI(串列周邊介面)協定以及HSIC(高速間晶片)協定中的至少其中之一。
本發明概念的實例實施例的又一態樣可針對一種系統，其中所述系統可包含：多個主控裝置，經組態以存取至少一個從屬裝置，多個主控裝置至少包含第一主控裝置及第二主控裝置；介面，經組態以提供從屬裝置與主控裝置之間的通信；及控制器，經組態以在自第一主控裝置接收第一存取請求及自第二主控裝置接收第二存取請求後將對從屬裝置的存取授予第一主控裝置。
根據至少一個實例實施例，控制器可經組態以在所需週期後將對從屬裝置的存取授予第二主控裝置。
根據至少一個實例實施例，第一存取請求可包含來自第一主控裝置針對從屬裝置的至少一個異動，且所需週期可基於完成至少一個異動的時間。
根據至少一個實例實施例，若第二主控裝置未被授予對從屬裝置的存取，則第二主控裝置可重新發送第二存取請求。
100‧‧‧系統晶片
110‧‧‧第一主控器
120‧‧‧第二主控器
130‧‧‧匯流排矩陣
140‧‧‧信號標單元
141‧‧‧第一原子定序器
142‧‧‧第二原子定序器
143‧‧‧信號標控制器
144‧‧‧信號標位元值
150‧‧‧介面
155‧‧‧控制暫存器
160‧‧‧從屬裝置
200‧‧‧系統晶片
210‧‧‧應用程式處理器
220‧‧‧通信處理器
240‧‧‧信號標單元
241‧‧‧第一原子定序器
242‧‧‧第二原子定序器
243‧‧‧信號標控制器
250‧‧‧介面
300‧‧‧功率管理IC
400‧‧‧系統晶片
410‧‧‧處理器
415‧‧‧處理器
420‧‧‧處理器
430‧‧‧匯流排矩陣
440‧‧‧信號標單元
441‧‧‧原子定序器
442‧‧‧原子定序器
443‧‧‧原子定序器
445‧‧‧信號標控制器
450‧‧‧介面
500‧‧‧從屬裝置
AS1‧‧‧原子序列
AS2‧‧‧原子序列
AS_11‧‧‧原子序列
AS_12‧‧‧原子序列
AS_13‧‧‧原子序列
AS_14‧‧‧原子序列
AS_21‧‧‧原子序列
AS_22‧‧‧原子序列
AS_23‧‧‧原子序列
AS_24‧‧‧原子序列
S110‧‧‧操作
S120‧‧‧操作
S130‧‧‧操作
S140‧‧‧操作
S210‧‧‧操作
S220‧‧‧操作
S230‧‧‧操作
S231‧‧‧操作
S233‧‧‧操作
S235‧‧‧操作
S240‧‧‧操作
發明概念的前述特徵及其他特徵將自發明概念的非限制性實例實施例的更具體描述而顯而易見，如在隨附圖式中所說明，其中相同參考字符指代貫穿不同視圖的相同部分。圖式未必按比例繪製，而替代地重點在於說明本發明概念的原理。在圖式中：
圖1為示意性地說明根據至少一個實例實施例的系統晶片的方塊圖。
圖2為示意性地說明根據至少一個實例實施例的圖1中所示的信號標單元的方塊圖。
圖3為示意性地說明根據至少一個實例實施例的包括於具有信號標功能的系統晶片中的主控器的操作的流程圖。
圖4為示意性地說明根據至少一個實例實施例的圖2中所示的第一原子定序器的操作的流程圖。
圖5A及圖5B為根據一些實例實施例示意性地說明根據信號標的指派的原子序列的圖。
圖6為示意性地說明根據至少一個實例實施例的信號標控制器的操作的方塊圖。
圖7為示意性地說明根據至少一個實例實施例的原子定序器與介面之間產生的原子序列的流程圖。
圖8為說明根據至少一個實例實施例的信號標指派操作的 圖。
圖9為示意性地說明根據至少一個實例實施例的系統晶片的方塊圖。
圖10為根據至少一個實例實施例展示根據系統晶片及功率管理IC的原子序列的驅動電壓的升高的時序圖。
圖11為示意性地說明根據至少一個實例實施例的系統晶片的方塊圖。
現將參考隨附圖式更全面地描述各種實例實施例，在所述隨附圖式中，展示一些實例實施例。然而，實例實施例可以許多不同形式實施且不應解釋為限於本文所闡述的實施例；實情為，提供這些實例實施例以使得本發明將透徹且完整，且將發明概念的實例實施例的範疇完全傳達給一般熟習此項技術者。在圖式中，為了清楚起見而放大層及區域的厚度。圖式中的相同參考字符及/或數字指代相同元件，且因此可省略其描述。
應理解，當元件被稱作「連接」或「耦接」至另一元件時，其可直接連接或耦接至另一元件，或可存在介入元件。相反，當元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在介入元件。用以描述元件或層之間的關係的其他詞語應以相同方式來解釋(例如，「在……之間」與「直接在……之間」、「鄰近」與「直接鄰近」、「在……上」與「直接在……上」)。如本文所使用，術語「及/或」包含相關聯的所列項目中的一或多者的任何及所有組合。
應理解，儘管術語「第一」、「第二」等可在此用以描述各種元件、組件、區域、層及/或區段。這些元件、組件、區域、層及/或區段不應受限於這些術語。這些術語僅用以將一個元件、組件、區域、層或區段與另一元件、組件、區域、層或區段區分開來。因此，可在不脫離實例實施例的教示的情況下將下文論述的第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。
空間相對術語(諸如「下方」、「下面」、「下部」、「上方」、「上部」以及類似者)在本文中為易於描述可用以描述如圖式中所說明的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意欲涵蓋使用或操作中的裝置的除圖式中所描繪的定向以外的不同定向。舉例而言，若圖式中的裝置翻轉，則描述為「在其他元件或特徵下面」或「在其他元件或特徵下方」的元件將定向「在其他元件或特徵上方」。因此，術語「在……下方」可涵蓋在……上方及在……下方的兩種定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文所使用的空間相對描述詞相應地進行解釋。
本文所使用的術語僅出於描述特定實施例的目的，且並不意欲限制實例實施例。如本文所使用，除非上下文另作明確指示，否則單數形式「一」及「所述」意欲亦包含複數形式。應進一步理解，若在本文中使用，術語「包括」及/或「包含」指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的 存在或添加。當在元件清單之前時，諸如「中的至少其中之一」的表達修飾元件的整個清單，且並不修飾清單的個別元件。
本文參考示意性說明實例實施例的理想化實施例(及中間結構)的橫截面說明來描述實例實施例。因而，預期與說明的形狀因(例如)製造技術及/或公差所致的變化。因此，實例實施例不應解釋為限於本文中所說明的特定區域形狀，但包含由於(例如)製造造成的形狀偏差。舉例而言，說明為矩形的植入區域可在其邊緣處具有圓形或彎曲特徵及/或植入物濃度梯度，而非自植入區域至非植入的二元變化。同樣，由植入形成的內埋區域可在內埋區域與進行植入的表面之間的區域中產生某種植入。因此，圖式中所說明的區域本質上為示意性的，且其形狀不意欲說明裝置的區域的實際形狀，並且不意欲限制實例實施例的範疇。
除非另外定義，否則本文中所使用的所有術語(包括技術及科學術語)具有與本實例實施例所屬技術領域者通常所理解的相同的含義。應進一步理解，除非本文明確地如此定義，術語(諸如常用辭典中所定義的術語)應被解釋為具有與其在相關技術的上下文中的含義一致的含義，且將不按理想化或過度形式化意義來解釋。
儘管可能未展示一些橫截面圖的對應平面圖及/或透視圖，但本文中所說明的裝置結構的橫截面圖提供對於沿著兩個不同方向(如將在平面圖中所說明)及/或在三個不同方向上(如將在透視圖中所說明)延伸的多個裝置結構的支援。兩個不同方向可或可不彼此正交。三個不同方向可包含可正交於兩個不同方向的 第三方向。多個裝置結構可整合於同一電子裝置中。舉例而言，當以橫截面圖說明裝置結構(例如，記憶體單元結構或電晶體結構)時，電子裝置可包含多個裝置結構(例如，記憶體單元結構或電晶體結構)，如將藉由電子裝置的平面圖所說明。多個裝置結構可配置成陣列及/或二維圖案。
在實例實施例中，非揮發性記憶體可經實施以包含三維(3D)記憶體陣列。3D記憶體陣列可單片形成於基板(例如，半導體基板(諸如矽)或絕緣體上半導體基板)上。3D記憶體陣列可包含具有安置於基板上方的作用區域的記憶體單元及與彼等記憶體單元的操作相關聯的電路的兩個或兩個以上實體層級，無論此相關聯電路在此基板上方抑或內部。陣列的每一層級的層可直接沈積於陣列的每一底層層級的層上。
在實例實施例中，3D記憶體陣列可包含垂直NAND字串，所述字串經垂直定向以使得至少一個記憶體單元位於另一記憶體單元上方。至少一個記憶體單元可包括電荷捕獲層。
在此以全文引用的方式併入的以下專利文獻描述用於三維記憶體陣列的合適組態，其中三維記憶體陣列組態為多個層級，其中在各層級之間共用字線及/或位元線：美國專利第7,679,133號；第8,553,466號；第8,654,587號第8,559,235號；以及美國專利公開案第2011/0233648號。
根據本發明概念的一些實例實施例的系統晶片可含有積體電路間(I2C)作為用於允許多個主控器(或主控裝置)共用至少一個從屬(或從屬裝置)的匯流排介面。匯流排介面可由以下包 含I2C介面的晶片間介面實施：UART(通用異步接收器傳輸器)、SPI(串列周邊介面)、HSIC(高速間晶片)等。
圖1為示意性地說明根據本發明概念的一些實例實施例的系統晶片的方塊圖。參考圖1，系統晶片100至少包含主控器110及120、匯流排矩陣130、信號標單元140以及介面150。系統晶片100的主控器110及120可經由信號標單元140存取從屬裝置160。信號標單元140亦可被稱作信號標邏輯電路。在此，從屬裝置160可為置放在系統晶片100外部的半導體裝置或類似者。然而，應理解，從屬裝置160為在系統晶片100中實施的知識產權(IP)區塊。另外，雖然某些實例實施例可說明系統晶片的使用，但實例實施例不限於此，且本文中所論述的本發明概念可應用於任何其他類型的處理裝置及/或處理系統。
第一主控器110及第二主控器120可為處理器或藉由具有不同屬性或相同屬性的作業系統驅動的其他處理裝置。舉例而言，第一主控器110可為由即時作業系統驅動的處理器，而第二主控器120可為由非即時作業系統驅動的處理器。在由即時作業系統驅動的第一主控器110中，可能有必要最小化在存取從屬裝置160之後的等待時間。另外，可能有必要將藉由非即時作業系統驅動的第二主控器120佔用介面150的時間設定為固定及/或所需值。亦即，出於排程第一主控器110的目的，可能有必要預測由非即時作業系統驅動的第二主控器120佔用介面150的時間。由於由非即時作業系統驅動的第二主控器120不保證最差等待時間，由即時作業系統驅動的第一主控器110的排程可為困難的。因此， 作為硬體組件，包含信號標單元140，其判斷共用一個介面的主控器之間的介面150的共用。
匯流排矩陣130可為用於在系統晶片100中提供晶片上(on-chip)網路的系統匯流排。匯流排矩陣130可例如包含資料匯流排、位址匯流排及控制匯流排。資料匯流排可為資料在其中傳送的通道。資料匯流排可主要用作工作記憶體(未繪示)或儲存裝置(未繪示)的記憶體存取通道。位址匯流排可為用於在IP區塊之間交換位址的通道。控制匯流排可為控制信號在其中於IP區塊之間傳送的通道。然而，匯流排矩陣130的組態並未限制於以上描述。舉例而言，匯流排矩陣130可進一步包含對於各種電腦資源及/或組件的高效管理的各種判斷方法。舉例而言，第一主控器110及第二主控器120經由匯流排矩陣130存取從屬裝置160。
信號標單元140可藉由允許多個主控器共用單一內部匯流排而介面150無衝突的硬體實施。舉例而言，信號標單元140在第一主控器110佔用介面150時使藉由第二主控器120存取介面150延期。亦即，在其中第一主控器110寫入或讀取介面150的暫存器的關鍵區段期間，信號標單元140使第二主控器120的存取延期。信號標單元140在終止第一主控器110的關鍵區段後將介面150的優先權指派給第二主控器120。以下，上述關鍵區段被稱作「原子序列」。由於在非即時作業系統上操作的第二主控器120並不保證最差等待時間，第一主控器難以及/或不可能即時控制從屬裝置160。信號標單元140可藉由所需減少及/或最少操作指派介面150在主控器之間的佔用。
介面150可由允許主控器110及120共用至少一個從屬裝置160的匯流排介面實施。舉例而言，介面150可由用於使系統晶片100與外部裝置介接的I2C介面實施。I2C介面可為包含一個串列資料線SDA及一個串列時脈線SCL且支援雙向通信的匯流排介面。在I2C介面協定中，可在匯流排主控器指定通信對應體的唯一位址時決定通信對應體。
I2C介面使用與上拉電阻器連接的串列資料線SDA及串列時脈線SCL的雙向打開收集器線。在I2C介面協定中，保留了7位元位址空間的一部分。當請求存取從屬裝置160時，主控器110及120可經由信號標單元140程式化I2C介面的暫存器。當程式化暫存器時，I2C介面可使用串列資料線SDA及串列時脈線SCL控制從屬裝置160。
介面150的協定可替換為以下包含I2C介面協定的協定：UART(通用異步接收器傳輸器)、SPI(串列周邊介面)、HSIC(高速間晶片)等。介面150使得有可能與藉由匯流排主控器指定的任何裝置交換資料。又，由於介面150的協定定義避免匯流排競爭的機制，隨機指定的裝置可作為主控器操作。因此，在使用介面150的系統中，至少一個從屬裝置160可由多個主控裝置共用。
從屬裝置160由藉由具有不同屬性或相同屬性的作業系統驅動的主控器110及120共用。亦即，從屬裝置160可為在無系統晶片100的外部的情況下連接的獨立半導體晶片。從屬裝置160可經由在系統晶片100中實施的介面150與系統晶片100通信。然而，從屬裝置160可理解為系統晶片100或其他與介面150 連接的半導體裝置的IP區塊。
根據上述系統晶片100，包含執行允許主控器共用一個從屬裝置的信號標操作的信號標單元140。信號標單元140藉由關鍵區段將介面150的信號標指派給主控器中的其中之一。在此，根據本發明概念的一些實例實施例，關鍵區段可對應於原子序列且可與一組暫存器存取操作的單元相關。任一主控器佔用介面150的時間可藉由信號標單元140的干預受限與判定及/或固定，且在固定佔用時間過去時釋放介面150的佔用(即，控制、利用等)。因此，預測任一主控器佔用介面150的時間，有可能將排程的技能提供至需要從屬裝置160的即時控制的主控器。
圖2為示意性地說明根據本發明概念的至少一個實例實施例的圖1中所示的信號標單元140的方塊圖。參考圖2，信號標單元140至少包含對應於主控器的原子定序器141及142及信號標控制器143。
第一原子定序器141管理第一主控器110對於存取介面150的請求。亦即，第一原子定序器141偵測自第一主控器110發出的關於介面150的存取請求。在第一主控器110請求存取介面150的情況下，第一原子定序器141將第一異動發送至介面150以獲得信號標。若將信號標指派給第一原子定序器141，則第一原子定序器141執行有關存取介面150的原子序列，所述原子序列為所需減小及/或最小操作單元(例如，所需操作週期)。當終止關於介面150的原子序列時，第一原子定序器141設定及/或傳輸信號/命令至信號標控制器143以釋放所獲得的信號標。
第二原子定序器142管理關於存取介面150的第二主控器120的請求。在第二主控器120請求存取介面150的情況下，第二原子定序器142將第一異動發送至介面150以獲得信號標。可藉由介面150接收或拒絕第一異動。若信號標藉由第一異動指派給第二原子定序器142，則第二原子定序器142執行原子序列。當終止關於介面150的原子序列時，第二原子定序器142釋放所獲得的信號標。第一及第二原子定序器141及142可藉由根據信號標控制器143提供的信號標功能的原子序列共用介面150。
信號標控制器143偵測自第一及第二原子定序器141及142發出的第一異動以指派信號標。在信號標未指派給第一及第二原子定序器141及142中的任一者的情況下，信號標控制器143可將信號標指派給發送第一異動的原子定序器。在信號標經指派的情況下，信號標控制器143維持信號標指派狀態直至終止原子序列為止。舉例而言，若信號標由第一原子定序器141佔用，則信號標控制器143不改變信號標的指派狀態，即使異動自第二原子定序器142發送亦如此。信號標的指派狀態可在終止藉由第一原子定序器141執行的原子序列時變化。
信號標控制器143管理用於信號標指派的信號標位元值144。亦即，信號標控制器143分別設定指示關於第一原子定序器141的信號標指派狀態的信號標位元SB1及指示關於第二原子定序器142的信號標指派狀態的信號標位元SB2。舉例而言，信號標位元值144可在第一及第二原子定序器141及142的信號標全部釋放時設定為「00」。信號標位元值144可在將信號標指派給第 一原子定序器141時設定為「10」而在將信號標指派給第二原子定序器142時設定為「01」。信號標位元值144的設定可使用偵測自第一及第二原子定序器141及142中的每一個發出的異動的信號標控制器143的結果執行。信號標可分別藉由第一及第二原子定序器141及142釋放。
本發明概念的實例實施例說明為信號標位元值144由兩個位元形成。然而，本發明概念的範疇及精神不限於此。舉例而言，信號標位元值144可由一個位元形成。在至少一個實例實施例中，信號標可在信號標位元值144具有「1」的邏輯值時指派給第一原子定序器141，且第二原子定序器142可在信號標位元值144具有「0」的邏輯值時佔用信號標。應理解，信號標位元值144由多個位元或多個邏輯狀態形成以將信號標指派給多個原子定序器。
圖3為示意性地說明根據至少一個實例實施例的包括於具有信號標功能的系統晶片100中的主控器110或120的操作的流程圖。參考圖3，若發出對於存取介面150的存取請求，則主控器110及120中的每一個將相關存取請求發送至相對應原子定序器。在此，為清楚起見，將描述第一主控器110的操作，但並不限制於此。舉例而言，第二主控器120亦可以與參考圖3所描述的相同的方式操作。
在操作S110中，第一主控器110嘗試請求存取介面150以存取從屬裝置160。對此，第一主控器110經由匯流排矩陣130將對於相關操作的存取請求發送至信號標單元140的第一原子定 序器141。自第一主控器110發出的存取請求可在第一原子定序器141包含的暫存器處程式化。
在操作S120中，第一主控器110偵測關於存取介面150的第一原子定序器141的請求是否完成，亦即中斷。第一原子定序器141獲得關於介面150的信號標及執行包含用於處理來自第一主控器110的存取請求的多個異動的原子序列。若原子序列完成，則第一原子定序器141釋放信號標。另外，若原子序列完成，則第一原子定序器141將中斷發送至第一主控器110。第一主控器110監測及偵測如此傳送的中斷。
在操作S130中，第一主控器110判定中斷是否自信號標單元140接收。若中斷未接收，則方法進行至操作S120以偵測中斷是否自第一原子定序器141接收。若接收到中斷，則方法進行至操作S140。
在操作S140中，第一主控器110判定是否額外請求存取介面150。若如此，則方法進行至操作S110以發出存取請求。若未請求，則方法結束。
根據至少一個實例實施例，描述了發送主控器110及120的關於介面150的存取請求至信號標單元140的方法。主控器110及120僅需將關於介面150的存取請求發送至信號標單元140而不需考慮信號標。主控器110及120的存取請求儲存在信號標單元140處，且信號標藉由信號標單元140指派。共用介面150的主控器110及120不需要考慮軟體層級的信號標的設定，但不限於此。
圖4為示意性地說明根據本發明概念的至少一個實例實施例的圖2中所示的第一原子定序器的操作的流程圖。參考圖4，第一原子定序器141根據來自第一主控器110的存取請求獲得關於介面150的信號標且執行原子序列。為清楚起見，描述了獲得信號標及原子序列的第一原子定序器141的操作，但操作不限於此。同樣，舉例而言，基於來自第二主控器120的存取請求，第二原子定序器142獲得關於介面150的信號標且執行原子序列。
在操作S210中，第一原子定序器141發出用於關於介面150的自第一主控器110發出的存取請求的第一異動。基於自第一原子定序器141發送的第一異動，信號標控制器143判定是否將信號標指派給第一原子定序器141。在不將信號標指派給第一原子定序器141及第二原子定序器142中的任一者的情況下，信號標控制器143將信號標指派給發出第一異動的第一原子定序器141。對比而言，在信號標預先由第二原子定序器142佔用的情況下，信號標控制器143使將信號標指派至第一原子定序器141延期。
在操作S220中，第一原子定序器141基於第一異動的輸入偵測信號標控制器143的信號標指派狀態。在第一原子定序器141獲得信號標的情況下，方法進行至操作S230。對比而言，在第一原子定序器141未獲得信號標的情況下，方法進行至操作S210以再次將第一異動發送至介面150。
在操作S230中，第一原子定序器141執行原子序列以程式化介面150的控制暫存器。第一原子定序器141可向介面150提供將在第一異動後執行的至少一個異動。第一原子定序器141可 執行對應於原子序列的多個暫存器程式化或讀取操作。
在操作S240中，若終止對應於存取介面150的所需減小及/或最小單元(例如，原子單元)的原子序列，則第一原子定序器141釋放設定至信號標控制器143的信號標位元值144(參考圖2)。亦即，第一原子定序器141釋放關於介面150的當前信號標佔用狀態。若釋放信號標狀態，則終止第一原子定序器141的原子序列。此外，當原子序列完成時，第一原子定序器141可發送中斷至第一主控器110。
根據至少一個實例實施例，亦描述獲得關於介面150的信號標及執行原子序列的第一原子定序器141的操作。同樣，基於第二主控器120的請求，第二原子定序器142嘗試獲得關於介面150的信號標且執行原子序列。
圖5A及圖5B為根據一些實例實施例示意性地說明根據信號標的指派的原子序列的圖。圖5A展示兩個主控器分別經由兩個不同介面存取從屬裝置的情況。圖5B展示根據本發明概念的至少一個實例實施例的在其中一個介面由信號標單元140共用的結構中的對從屬裝置的存取。
參考圖5A，根據至少一個實例實施例，說明在主控器分別包含介面時對從屬裝置的存取操作。亦即，可在第一主控器110及從屬之間提供第一介面(未繪示)，且可在第二主控器120及從屬之間提供第二介面(未繪示)。在至少一個實例實施例中，第一主控器110與第二主控器120之間對於佔用介面的競爭可能並不存在。因此，主控器110及120可使用獨立介面控制從屬裝置160。 然而，在至少一個實例實施例中，可存在儘可能多的介面作為主控器。
參考圖5B，主控器110及120連接至單一介面150以用於控制從屬裝置160。亦即，第一主控器110及第二主控器120與介面150連接以用於控制從屬裝置160。在至少一個實例實施例中，第一主控器110與第二主控器120之間可存在對於佔用介面的競爭。根據本發明概念的一些實例實施例的信號標單元140可以硬體方式判斷此競爭(但不限於此)，且異動在任一主控器與從屬裝置160之間發生。亦即，第一主控器110可經由由第一原子定序器141實施的原子序列AS_11、AS_12、AS_13及AS_14存取介面150。第二主控器120可經由由第二原子定序器142實施的原子序列AS_21、AS_22、AS_23及AS_24存取介面150。當信號標藉由原子定序器141及142及信號標控制器143調整時，介面150可藉由多個主控器共用而不浪費等待時間。
在圖5B中，根據至少一個實例實施例，說明構成第二原子定序器142執行的原子序列AS_21的異動。構成原子序列AS_21的異動中的第一異動反覆地發送至介面150以獲得信號標。若獲得信號標，則第一異動之後的異動可傳送至介面150。在此週期期間，信號標的釋放或變化可中斷。
圖6為示意性地說明根據本發明概念的至少一個實例實施例的信號標控制器143的操作的方塊圖。參考圖6，信號標控制器143監測自原子定序器141發出的至介面150的異動且設定信號標位元值144。
當第一主控器110請求存取介面150時，第一原子定序器141產生對應於來自第一主控器110的存取請求的操作碼。多個異動可需要經交換以撰寫用於處理來自介面150的控制暫存器155處的第一主控器110的存取請求的多個操作碼。經連續配置的用於多個異動的多個操作碼可對應於一個原子序列。因此，為執行一個原子序列，第一原子定序器141獲得信號標且接著執行對應於來自第一主控器110的存取請求的原子序列AS。直至獲得信號標為止，第一原子定序器141反覆地感測至介面150的原子序列的第一異動。
信號標控制器143可監測自第一及第二原子序列141及142發出的異動。在不指派信號標的情況下，信號標控制器143將信號標指派給首先將第一異動發送至介面150的原子定序器。亦即，在終止每一原子定序器的原子序列且釋放信號標的情況下，首先發送第一異動的原子定序器可獲得信號標。
在信號標藉由第一原子定序器141及第二原子定序器142釋放的情況下，信號標位元值144可設定為例如「00」。在此，假定信號標位元值144的最高有效位元(MSB)指示第一原子定序器141的信號標狀態，且其最低有效位元(LSB)指示第二原子定序器142的信號標狀態。藉由此假設，若第一異動首先自第二原子定序器142傳送，則信號標控制器143可將信號標位元值144設定為「01」。又，信號標控制器143維持設定為「01」的信號標位元值144直至終止第二原子定序器142的原子序列為止。儘管異動在信號標位元值144的釋放並未由第二原子定序器142請求 的條件下自第一原子定序器141發出，但信號標位元值144固定為「01」。在第二原子定序器142釋放信號標的情況下，信號標控制器143將信號標位元值144設定為「00」且接著將信號標指派給第一原子定序器141。亦即，信號標控制器143在釋放信號標後將信號標位元值144設定為「10」。
在獲得信號標後，第一原子定序器141程式化對應於介面150的控制暫存器155處的原子序列的多個操作碼。因此，介面150根據程式化碼執行關於從屬裝置160的資料傳送或控制操作。
在此，可在第一原子定序器141或第二原子定序器142自多個介面150的暫存器當中讀取對應於特定位址的暫存器時釋放信號標位元值。特定位址的暫存器可為並不藉由介面150的協定定義的保留控制暫存器。
圖7為示意性地說明根據本發明概念的至少一個實例實施例在原子定序器與介面之間所產生的原子序列的流程圖。參考圖7，原子定序器與介面150交換多個異動以將自主控器發出的操作請求傳送至從屬裝置。雖然執行對應於操作請求的原子序列，但必須保護關於介面150的信號標不傳送至其他主控器。以下，對圖4的操作S230的詳細描述將描述原子序列的實例實施例。
在操作S231中，第一原子定序器141設定控制暫存器或介面150的設定功能暫存器。介面150的暫存器的編號及次序及儲存在暫存器處的欄位值可藉由第一原子定序器141程式化。可由來自用於設定在操作S231中執行的控制暫存器155的異動當中 的首先傳送至介面150的異動獲得或拒絕信號標。
在操作S233中，第一原子定序器141在介面150的傳輸FIFO(先入先出)緩衝器處寫入傳輸資料或讀取儲存於接收FIFO緩衝器處的資料。第一原子定序器141可程式化在操作S233中傳輸或接收的資料的片段的數目。
在操作S235中，第一原子定序器141判定對應於一個原子序列的資料寫入或接收操作是否完成。若完成對應於一個原子序列的資料寫入或接收操作，則終止原子序列。相反的，若對應於一個原子序列的資料寫入或接收操作未完成(亦即，有必要額外傳輸資料至介面150或自介面150接收資料)，則方法進行至操作S233。
藉由上述原子序列，原子定序器141可使用用於傳輸資料的操作碼、資料傳送結束操作碼及控制暫存器設定操作碼。
圖8為說明根據本發明概念的至少一個實例實施例的信號標指派操作的圖。參考圖8，依次說明了第一主控器110、第一原子定序器141、信號標控制器143、介面(I/F)150及從屬裝置160之間的互動。
根據本發明概念的一些實例實施例的信號標指派及原子序列可在第一主控器110發出關於從屬裝置160的存取請求時開始。第一主控器110將相關請求發送至第一原子序列器141以引導對從屬裝置160的特定操作。此時，第一原子定序器141的暫存器經由匯流排矩陣130設定。在程式化第一原子定序器141的控制暫存器後，第一主控器110定序相關操作的開始。第一主控 器111的存取請求經由此程序完成。
原子定序器141經由信號標控制器143將第一異動發送至介面150。信號標控制器143自介面150接收介面150的對第一異動的回應。介面150接收的第一異動可意謂介面150保持在打開狀態下。此意謂介面150直接將匯流排指派給第一原子定序器141。
信號標控制器143根據介面150的對第一原子定序器141的第一異動的回應設定信號標指派狀態。亦即，信號標控制器143將信號標位元值設定為「10」。將設定為「10」的信號標位元值發送至第一原子定序器141。
第一原子定序器141根據設定至信號標控制器143的信號標位元值SB判定是否將第一異動之後的異動發送至介面150。若設定至信號標控制器143的信號標位元值SB指示第一原子定序器141未獲得信號標(SB=「01」)，則第一原子定序器141使下一異動的傳送延期。第一原子定序器141反覆地將第一異動發送至介面150以嘗試獲得信號標。
若設定至信號標控制器143的信號標位元值SB指示第一原子定序器141獲得信號標(SB=「10」)，則第一原子定序器141將下一異動發送至介面150。亦即，將第一異動之後的異動發送至介面150。若將原子序列的最終異動發送至介面150，則介面150通知從屬裝置160對應於相關存取請求的操作。舉例而言，將對應於存取請求的命令發送至從屬裝置160。
恰好在將原子序列的最終異動(或，啟動碼)發送至I2C 介面後，第一原子定序器141釋放信號標控制器143的信號標位元值SB。亦即，信號標位元值SB自「01」變為「00」。同時，第一原子定序器141將指示完成關於存取請求的原子序列的中斷發送至第一主控器110。
在第一原子定序器141請求信號標位元值SB的釋放時，信號標控制器143將信號標位元值設定為「00」。
根據至少一個實例實施例，描述用於執行自一個原子定序器141發出的原子序列及從屬裝置160的操作的信號標控制器143及介面150的操作。然而，實例實施例不限於此，舉例而言，原子定序器中的每一個可發出針對原子序列的第一異動。因此，信號標可指派給多個原子定序器中的其中之一，且信號標所指派的原子定序器執行原子序列。在至少一個實例實施例中，若介面150保持在競爭狀態下，則信號標可在終止原子序列後提供至任何其他原子序列。因此，有可能藉由原子序列預測等待時間。在需要即時控制從屬裝置的主控器的情況下，可考慮原子序列的長度進行排程。
圖9為示意性地說明根據本發明概念的至少一個實例實施例的系統晶片的方塊圖。參考圖9，根據本發明概念的至少一個實例實施例的系統晶片200至少包含應用程式處理器210及通信處理器220。系統晶片200經由介面250控制功率管理IC 300。根據至少一個實例實施例，系統晶片200至少包含匯流排矩陣230、信號標單元240及介面250。
應用程式處理器210為可在系統晶片200上驅動各種程 式的處理器。應用程式處理器210可執行將在包含例如系統晶片200的電腦裝置(例如，行動裝置、PC、平板裝置等)上執行的軟體(例如，應用程式、作業系統、裝置驅動器等)。應用程式處理器210可藉由同質多核心處理器或異質多核心處理器來實施。多核心處理器可為具有能夠彼此獨立操作的兩個處理器(下文被稱作「核心」)的計算組件。另外，應用程式處理器210可為用於控制多媒體裝置，例如攝影機或顯示器，的多媒體處理器。
通信處理器220可為藉由作業系統驅動的處理器，所述處理器的屬性不同於應用程式處理器210的屬性。在系統晶片200上實施的通信處理器220可為藉由基地台或用於語音通信或資料通信的任何其他通信裝置執行無線通信的處理器。通信處理器220可藉由不同於應用程式處理器210的作業系統的即時作業系統驅動。舉例而言，當通話經由無線通信通道發生時，通信處理器220即時控制任何其他組件以快速為使用者提供通信服務。針對通信處理器220的排程，所需減少及/或最少等待時間需相對於通信處理器220與應用程式處理器210一起共用的從屬裝置加以判定、計算及/或保證。另外，必須判定、計算及/或固定等待時間的長短。
匯流排矩陣230可為用於在系統晶片200中提供晶片上網路的系統匯流排。匯流排矩陣230可例如包含資料匯流排、位址匯流排及控制匯流排。資料匯流排可為資料在其中傳送的通道。資料匯流排可主要用作至工作記憶體(未繪示)或儲存裝置(未繪示)的記憶體存取通道。位址匯流排可為用於在IP區塊之間交換位址的通道。控制匯流排可為控制信號在其中於IP區塊之間傳送 的通道。
信號標單元240可由允許多個主控器共用單一內部匯流排而介面250無衝突的硬體實施。舉例而言，信號標單元240在應用程式處理器210佔用介面250時藉由通信處理器220使介面250的存取延期。亦即，在應用程式處理器210寫入或讀取介面250的暫存器的原子序列週期期間，信號標單元240使通信處理器220的存取延期。信號標單元240在終止應用程式處理器210的原子序列後將介面250的優先權指派給通信處理器220。信號標單元240可藉由原子序列指派關於介面150的優先權。
舉例而言，根據至少一個實例實施例，信號標單元240至少包含第一原子定序器241、第二原子定序器242及信號標控制器243。第一原子定序器241管理應用程式處理器210的關於存取介面250的請求。第一原子定序器241與介面250介接以用於根據應用程式處理器210的請求控制功率管理IC 300。
第一原子定序器241管理應用程式處理器210的關於存取介面250的請求。亦即，第一原子定序器241偵測關於介面250的自應用程式處理器210發出的存取請求。在應用程式處理器210請求存取介面250的情況下，第一原子定序器241將第一異動發送至介面250以獲得信號標。在獲得信號標的情況下，第一原子定序器241執行為所需減小及/或最小存取單元的原子序列。當終止關於介面250的原子序列時，第一原子定序器241釋放關於介面250的信號標及將中斷INTR1發送至應用程式處理器210。在一些實例實施例中，可在釋放信號標後同時發送中斷INTR1，但 不限於此。
第二原子定序器242管理通信處理器220的關於對介面250的存取的請求。在通信處理器220請求存取介面250的情況下，第二原子定序器242將第一異動發送至介面250以獲得信號標。在獲得信號標的情況下，第二原子定序器242執行原子序列。當終止關於介面250的原子序列時，第二原子定序器242釋放獲得的信號標及將中斷INTR2發送至信號標控制器243。第一及第二原子定序器241及242可基於信號標控制器243提供的信號標功能藉由稱為「原子序列」的所需減小及/或最小操作單元(亦即，所需操作週期)存取介面250。
信號標控制器243偵測自第一及第二原子定序器241及242發出的第一異動以指派信號標。在信號標不指派給第一及第二原子定序器241及242中的任一者的情況下，信號標控制器243可將信號標指派給發送第一異動的原子定序器。在信號標經指派的情況下，信號標控制器243維持信號標指派狀態直至終止原子序列為止。舉例而言，若信號標由第一原子定序器241佔用，則信號標控制器243不改變信號標的指派狀態，即使異動自第二原子定序器242發送亦如此。信號標的指派狀態可在終止藉由第一原子定序器241執行的原子序列時變化。
信號標控制器243管理信號標位元值144以用於信號標指派。亦即，信號標控制器243分別設定指示關於第一原子定序器241的信號標指派狀態的信號標位元及指示關於第二原子定序器242的信號標指派狀態的信號標位元。舉例而言，信號標位元 值可在第一及第二原子定序器241及242的信號標全部釋放時設定為「00」。信號標位元值可在信號標指派給第一原子定序器241時設定為「10」且在信號標指派給第二原子定序器242時設定為「01」。信號標位元值的設定可使用偵測自第一及第二原子定序器241及242中的每一個發出的異動的信號標控制器243的結果執行。參考圖2全面描述信號標位元值，且因此省略其描述。
介面250可使系統晶片200與功率管理IC 300介接。舉例而言，介面250可為包含一個串列資料線SDA及一個串列時脈線SCL且支援雙向通信的I2C介面。可在匯流排主控器指定通信對應體的唯一位址時決定通信對應體。介面250可藉由隨機指定的裝置執行資料傳輸及接收。又，由於介面250的協定定義避免匯流排競爭的機制，隨機指定的裝置可作為主控器操作。因此，在使用介面250的系統中，多個主控器管理功率管理IC 300。
功率管理IC 300根據系統晶片200的控制提供系統晶片200驅動電壓VDD。功率管理IC 300經由介面250與系統晶片200連接且由此控制。功率管理IC 300可包含多個DC-DC轉換器或電壓調節器。功率管理IC 300可根據來自系統晶片200的請求調整驅動電壓VDD的位準。舉例而言，在睡眠模式中，功率管理IC 300可根據系統晶片200的請求為系統晶片200提供具有相對低位準的驅動電壓VDD0。在喚醒事件處，功率管理IC 300根據系統晶片200的請求將驅動電壓的位準上升至位準VDD2以用於特定操作。
例如喚醒的事件可指示將語音通信的呼叫符號自通信處 理器200發送至使用者的事件。此時，基於通信處理器220的請求，功率管理IC 300可將操作電壓提高至足以向使用者提供呼叫符號或振動的位準。信號標單元240可准許通信處理器220在所需減少及/或最少等待時間內獲得關於功率管理IC 300的信號標。另外，信號標藉由原子序列獲得，藉此使其可能快速請求對功率管理IC 300的存取。
圖10為根據本發明概念的至少一個實例實施例展示根據系統晶片200及功率管理IC 300的原子序列的驅動電壓的升高的時序圖。參考圖10，假定系統晶片200保持在睡眠模式下，且功率管理IC 300為系統晶片200提供具有足以維持睡眠模式的位準的驅動電壓VDD0。又，假定介面250的信號標指派給應用程式處理器210。
在時間T1處，系統晶片200的通信處理器220請求功率管理IC 300的喚醒。對應於通信處理器220的原子定序器242將用於獲得信號標的第一異動發送至介面250。在處理由應用程式處理器220請求的操作時，信號標當前由第一原子定序器241佔用。因此，信號標可在完成原子序列AS1的時間T2處指派給第二原子定序器242。在時間T2前，第一原子定序器241處理對應於原子序列AS1的多個異動及釋放信號標位元值。
在時間T2處，介面250接收第二原子定序器242反覆發送的第一異動以獲得信號標。因此，信號標位元值經設定以指定第二原子定序器242。若第二原子定序器242的原子序列AS2開始，則可將對應於增加電壓位準的請求的多個異動發出至功率管理IC 300。若將原子序列AS2的最終異動發送至介面250，則介面250為功率管理IC 300提供控制命令或信號。
在時間T3處，功率管理IC 300回應於經由介面250傳送的控制命令提高驅動電壓VDD的位準。若用於喚醒的驅動電壓VDD的所需降低及/或最低位準為第一位準VDD1，則系統晶片200的喚醒在時間T4後啟動。
在時間T4處，由功率管理IC 300提供的驅動電壓可超過第一位準VDD1。之後，可執行喚醒系統晶片200的整體操作。
如上所述，通信處理器220的關於存取功率管理IC 300的請求可在對應於由應用程式處理器210執行的原子序列AS1的時間△T1後發出。驅動電壓VDD的位準可在對應於在第二原子定序器242與介面250之間執行的原子序列AS2的時間△T2後提昇。又，正常操作可能意謂額外需要時間△T3直至驅動電壓VDD的位準達到「VDD1」為止。根據本發明概念的一些實例實施例，信號標可由原子序列指派，藉此防止需要即時控制的主控器盲目等待。
通信處理器220的關於存取功率管理IC 300的請求傳送至功率管理IC 300的最差情況等待時間可為對應於應用程式處理器210的第一原子定序器241的原子序列AS1。在使用通信處理器220的原子序列的長度時，可易於相對於需要即時控制的各種操作進行任務排程。
圖11為示意性地說明根據本發明概念的又至少一個實例實施例的系統晶片的方塊圖。參考圖11，系統晶片400至少包含 對應於介面450及控制關於每一處理器的信號標的信號標單元440的主控器的多個處理器410、415及420。將處理器410、415及420用作主控器的單一從屬裝置500經由介面450連接，然而根據本文所呈現的發明概念，實例實施例不限於此且可存在由多個主控裝置共用的多個從屬裝置。
處理器410、415及420可為由具有不同屬性或相同屬性的作業系統驅動的處理器。又，處理器410、415及420可為由具有不同安全性層級或相同安全性層級的作業系統驅動的處理器。在處理器410、415及420中的每一個上驅動的軟體中，在信號標單元440處在不考慮信號標的情況下經由匯流排矩陣430請求存取單一從屬裝置500。
信號標單元440至少包含多個原子定序器441、442及443以執行關於處理器410、415及420及信號標控制器445的介面450的原子序列。原子定序器441、442及443中的每一個根據信號標控制器445的控制將關於存取介面450的相對應處理器的請求發送至介面450。當接收關於介面450的存取請求時，原子定序器441、442及443中的每一個獲得信號標且藉由原子序列將存取請求發送至介面450。原子定序器441、442及443在終止一個原子序列後釋放信號標。
介面450充當藉由來自原子定序器441、442及443當中的獲得信號標的一個原子定序器執行的原子序列的通道。亦即，介面450的暫存器藉由原子序列來程式化，所述原子序列藉由來自原子定序器441、442及443當中的獲得信號標的一個原子定序器 執行。介面450可根據在暫存器處程式化的值為單一從屬裝置500提供命令或控制信號。
在系統晶片400中，在信號標由稱為「原子序列」的操作單元(亦即，所需操作週期)指派時，處理器410、415及420可共用一個從屬。系統晶片400包含指派信號標的信號標單元440。在信號標單元440的控制下，處理器410、415及420可藉由原子序列佔用介面450。任一處理器佔用介面450的所需增加及/或最多時間可藉由信號標單元440的干預而判定及/或固定，且在固定佔用時間過去時釋放介面450的信號標。因此，當預測任一處理器佔用介面450的時間時，有可能將排程技能提供至需要關於單一從屬裝置500的即時控制的主控器。
根據本發明概念的至少一個實例實施例的記憶體系統可根據多種不同封裝技術中的任一者來封裝。此類封裝技術的實例可包含如下：堆疊式封裝(package on package；PoP)、球柵陣列(ball grid array；BGA)、晶片級封裝(chip scale package；CSP)、帶引線塑膠晶片載體(plastic leaded chip carrier；PLCC)、塑膠雙列直插式封裝(plastic dual in-line package；PDIP)、疊片中晶粒封裝、晶圓中晶粒形式、板上晶片(chip on board；COB)、陶瓷雙列直插式封裝(ceramic dual in-line package；CERDIP)、塑膠量度方形扁平封裝(plastic metric quad flat pack；MQFP)、小輪廓(small outline；SOIC)、收縮型小輪廓封裝(shrink small outline package；SSOP)、薄型小型輪廓(thin small outline；TSOP)、薄方形扁平封裝(thin quad flat pack；TQFP)、系統級封裝(system in package； SIP)、多晶片封裝(multi chip package；MCP)、晶圓級製造封裝(wafer-level fabricated package；WFP)及晶圓級經處理堆疊封裝(wafer-level processed stack package；WSP)等。
關於待共用的介面的信號標使用額外硬體來組態，藉此使得主控器有效驅動一個從屬裝置成為可能。另外，當主控器存取從屬裝置時，判定及/或固定任何其他主控器的等待時間，藉此改良排程及/或使排程更容易。
本文所描述的單元及/或模組可使用硬體組件、軟體組件或其組合來實施。舉例而言，硬體組件可包含微控制器、記憶體模組、感測器、放大器、帶通濾波器、類比至數位轉換器及處理裝置或類似者。可使用經組態以藉由執行算術、邏輯及輸入/輸出操作進行及/或執行程式碼的一或多個硬體裝置來實施處理裝置。處理裝置可包含處理器、控制器及算術邏輯單元、數位信號處理器、微電腦、場可程式化陣列、可程式化邏輯單元、微處理器或能夠以所定義方式回應於及執行指令的任何其他裝置。處理裝置可運行作業系統(OS)及一或多個在OS上運行的軟體應用程式。處理裝置回應於執行軟體亦可存取、儲存、操控、處理以及產生資料。出於簡單的目的，將處理裝置的描述用作單數，然而，本領域具有熟習知識者將瞭解，處理裝置可包含多個處理元件及多種類型的處理元件。舉例而言，處理裝置可包含多個處理器或處理器及控制器。另外，不同處理組態，例如諸如平行處理器、多核心處理器、分佈式處理或類似者，是可能的。
軟體可包含電腦程式、代碼段、指令或其某一組合以獨立 或共同指示及/或組態處理裝置以按需要操作，藉此將處理裝置轉變為專用處理器。軟體及資料可永久地或暫時以任何類型的機器、組件、實體或虛擬設備或電腦儲存媒體或裝置體現。軟體亦可分佈於網路耦接式電腦系統上，以使得以分佈方式儲存並執行軟體。軟體及資料可藉由一或多個非暫時性電腦可讀記錄媒體儲存。
根據上述實例實施例的方法可記錄於包含實施上述實例實施例的各種操作的程式指令的非暫時性電腦可讀媒體中。媒體亦可包含單獨或與程式指令組合的資料檔案、資料結構及類似者。記錄於媒體上的程式指令可為出於一些實例實施例的目的專門設計及建構的彼等指令，或所述程式指令可為熟知及可用於彼等在電腦軟體領域具有熟習知識者的類型。非暫時性電腦可讀媒體的實例包含磁性媒體(諸如硬碟、軟碟及磁帶)；光學媒體(諸如CD-ROM碟、DVD及/或藍光光碟)；磁性光學媒體(諸如光碟)，及經特別組態以儲存及執行程式指令的硬體裝置(諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)、快閃記憶體(例如，USB快閃驅動、記憶卡、記憶棒等))及類似者。程式指令的實例包含諸如藉由編譯器產生的機器碼及含有可使用解釋器藉由電腦執行的較高階碼的檔案兩者。上述裝置可經組態以充當一或多個軟體模組以便執行上述實例實施例的操作，或反之亦然。
應理解，本文所描述的實例實施例應僅視為描述意義，且非出於限制目的。根據實例實施例的每一裝置或方法內的特徵或態樣的描述通常應視為可用於根據實例實施例的其他裝置或方法中的其他類似特徵或態樣。雖然已具體展示及描述一些實例實施 例，但本領域具有熟習知識者將理解，在不脫離申請專利範圍的精神及範疇的情況下可進行形式及細節的變化。

Claims (23)

  1. 一種系統晶片，包括：多個主控器；介面，經組態以使所述多個主控器與從屬裝置介接；以及信號標邏輯電路，經組態以偵測來自所述多個主控器的至少一個存取請求，所述存取請求指示存取所述介面及控制所述從屬裝置的請求，以根據所述偵測結果在所需操作週期內將信號標指派給所述多個主控器中的其中之一，其中所述信號標邏輯電路包括：多個原子定序器，經組態以自所述主控器接收存取請求，且回應於所述存取請求，所述原子定序器傳輸請求以獲得用於所述介面的信號標；以及信號標控制器，經組態以回應於所接收的所述請求將所述信號標指派給所述原子定序器中的其中之一以由所述原子定序器獲得所述信號標。
  2. 如申請專利範圍第1項所述的系統晶片，其中所述所需操作週期對應於所述介面將多個異動發送至所述從屬裝置的持續時間，所述異動包含命令或控制信號。
  3. 如申請專利範圍第1項所述的系統晶片，其中所述原子定序器中的每一個發送對於存取所述介面的異動直至所述信號標經指派為止。
  4. 如申請專利範圍第3項所述的系統晶片，其中所述信號標控制器自藉由所述原子定序器發送的所述異動中，將所述信號 標指派給對應於由所述介面接收的第一異動的所述原子定序器。
  5. 如申請專利範圍第4項所述的系統晶片，其中所述信號標指派給的所述原子定序器在完成對應於所述所需操作週期的至少一個異動的交換時釋放經指派的所述信號標。
  6. 如申請專利範圍第4項所述的系統晶片，其中所述信號標控制器管理信號標位元以用於將所述信號標指派給所述原子定序器中的其中之一。
  7. 如申請專利範圍第3項所述的系統晶片，其中所述原子定序器在完成所述所需操作週期的異動的交換時向相對應的所述主控器發出中斷。
  8. 如申請專利範圍第1項所述的系統晶片，其中所述原子定序器經組態以管理相對應的所述主控器的對所述介面的存取。
  9. 如申請專利範圍第8項所述的系統晶片，其中所述主控器為處理器，且各所述處理器由作業系統驅動，各所述處理器的所述作業系統具有不同屬性。
  10. 如申請專利範圍第1項所述的系統晶片，其中所述介面為積體電路間介面。
  11. 一種信號標指派方法，用於介面而使多個主控器與從屬裝置介接，所述方法包括：自所述主控器接收對所述介面的存取請求；回應於自所述主控器接收到的所述存取請求將第一異動發送至所述介面；偵測所述介面是否接收到所述第一異動；當接收到所述第一異動時，將所述信號標指派給所述多個主 控器中的對應於所述第一異動的第一主控器並且執行原子序列以用於將所接收的所述存取請求發送至所述從屬裝置；以及在完成所述原子序列時釋放指派給所述第一主控器的所述信號標。
  12. 如申請專利範圍第11項所述的信號標指派方法，更包括：在完成所述原子序列時將中斷發送至所述第一主控器。
  13. 如申請專利範圍第11項所述的信號標指派方法，其中所述原子序列包含用於程式化或讀取所述介面的暫存器以將所述所接收的所述存取請求自所述介面發送至所述從屬裝置的多個異動。
  14. 如申請專利範圍第11項所述的信號標指派方法，其中所述偵測包括：若所述第一異動被所述介面拒絕，則所述信號標不被指派給所述第一主控器，且所述第一異動再次被發送至所述介面。
  15. 如申請專利範圍第11項所述的信號標指派方法，其中所述信號標的所述釋放包括：自所述介面的多個控制暫存器當中讀取對應於特定位址的暫存器。
  16. 如申請專利範圍第15項所述的信號標指派方法，更包括：偵測與對應於所述特定位址的所述暫存器相關聯的讀取操作；以及釋放指派給所述第一主控器的所述信號標。
  17. 一種系統晶片，包括：應用程式處理器，經組態以存取從屬裝置；通信處理器，經組態以存取所述從屬裝置；介面，經組態以與所述應用程式處理器及所述通信處理器連接並且與作為所述從屬裝置的外部裝置連接；以及信號標邏輯電路，經組態以偵測所述應用程式處理器或所述通信處理器對存取所述介面的請求，以根據所述偵測結果在所需操作週期內將對所述介面的優先權指派給所述應用程式處理器或所述通信處理器，其中所述信號標邏輯電路包括：第一原子定序器，經組態以接收所述應用程式處理器的關於存取所述介面的請求以獲得對所述介面的優先權；第二原子定序器，經組態以接收所述通信處理器對存取所述介面的請求以獲得關於所述介面的優先權；以及信號標控制器，經組態以偵測所述第一原子定序器及所述第二原子定序器對所述介面的存取以相對於所述第一原子定序器及所述第二原子定序器中的其中之一指派或釋放所述優先權。
  18. 如申請專利範圍第17項所述的系統晶片，其中所述外部裝置為功率管理積體電路。
  19. 如申請專利範圍第17項所述的系統晶片，其中所述所需操作週期對應於多個異動，所述異動允許所述介面發送對應於所述請求的命令或控制信號，且在所述第一原子定序器或所述第二原子定序器與所述介面之間交換。
  20. 如申請專利範圍第17項所述的系統晶片，其中所述第一原子定序器或所述第二原子定序器的存取為構成所述所需操作 週期的異動中的第一異動的傳送。
  21. 如申請專利範圍第20項所述的系統晶片，其中所述信號標控制器自所述第一原子定序器及所述第二原子定序器分別發送的第一異動中，將所述優先權指派給與藉由所述介面接收的異動對應的原子定序器。
  22. 如申請專利範圍第17項所述的系統晶片，其中所述信號標指派給的所述原子定序器在完成對應於所述所需操作週期的多個異動時釋放關於所述介面的獲得的所述優先權。
  23. 如申請專利範圍第17項所述的系統晶片，其中所述第一原子定序器或所述第二原子定序器在完成對應於所述所需操作週期的多個異動的交換時向所述應用程式處理器或所述通信處理器發出中斷。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280149B (zh) * 2015-11-11 2017-11-17 深圳市华星光电技术有限公司 一种Mura补偿数据写入装置及方法
US10419063B2 (en) 2016-12-30 2019-09-17 Waviot Integrated Systems, Llc Method and system for receiving telemetry messages over RF channel
US20180191066A1 (en) * 2016-12-30 2018-07-05 Andrey Orlov Base station on system-on-chip
US10210116B2 (en) 2017-04-27 2019-02-19 Qualcomm Incorporated Method, apparatus, and system for semaphore-based protection of power-domain-crossing signals
CN108197046A (zh) * 2017-12-30 2018-06-22 盛科网络（苏州）有限公司 一种实现原子操作的系统及方法
KR102568234B1 (ko) * 2018-10-08 2023-08-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
CN112559210A (zh) * 2020-12-16 2021-03-26 北京仿真中心 一种基于rtx实时系统的共享资源读写互斥方法
KR20220135048A (ko) 2021-03-29 2022-10-06 삼성전자주식회사 버스를 통해 자원을 공유하기 위한 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440752A (en) * 1991-07-08 1995-08-08 Seiko Epson Corporation Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU
US5572734A (en) * 1991-09-27 1996-11-05 Sun Microsystems, Inc. Method and apparatus for locking arbitration on a remote bus
US5872980A (en) * 1996-01-25 1999-02-16 International Business Machines Corporation Semaphore access control buffer and method for accelerated semaphore operations

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303344A (en) * 1989-03-13 1994-04-12 Hitachi, Ltd. Protocol processing apparatus for use in interfacing network connected computer systems utilizing separate paths for control information and data transfer
US5303369A (en) * 1990-08-31 1994-04-12 Texas Instruments Incorporated Scheduling system for multiprocessor operating system
JPH06231074A (ja) * 1993-01-29 1994-08-19 Nec Corp システムバスの多重アクセス方式
US5717873A (en) * 1993-09-30 1998-02-10 Intel Corporation Deadlock avoidance mechanism and method for multiple bus topology
US5557783A (en) * 1994-11-04 1996-09-17 Canon Information Systems, Inc. Arbitration device for arbitrating access requests from first and second processors having different first and second clocks
JPH08147205A (ja) * 1994-11-18 1996-06-07 Nec Corp ディスク共有システム
US5758105A (en) * 1995-12-04 1998-05-26 International Business Machines Corporation Method and apparatus for bus arbitration between isochronous and non-isochronous devices
US6574688B1 (en) * 1999-01-05 2003-06-03 Agere Systems Inc. Port manager controller for connecting various function modules
US6253268B1 (en) 1999-01-15 2001-06-26 Telefonaktiebolaget L M Ericsson (Publ) Method and system for multiplexing a second interface on an I2C interface
US6707818B1 (en) * 1999-03-17 2004-03-16 Broadcom Corporation Network switch memory interface configuration
JP4066838B2 (ja) * 2003-02-19 2008-03-26 富士通株式会社 共有リソースの競合検出器および共有リソースの競合検出方法
JP4025260B2 (ja) 2003-08-14 2007-12-19 株式会社東芝 スケジューリング方法および情報処理システム
US7143220B2 (en) * 2004-03-10 2006-11-28 Intel Corporation Apparatus and method for granting concurrent ownership to support heterogeneous agents in on-chip busses having different grant-to-valid latencies
US20060026329A1 (en) * 2004-07-30 2006-02-02 Yu James K System and method for an arbiter rewind
JP2006119724A (ja) 2004-10-19 2006-05-11 Canon Inc Ｃｐｕシステム、バスブリッジ、その制御方法、及びコンピュータシステム
JP4504153B2 (ja) 2004-10-20 2010-07-14 オリンパス株式会社 液浸対物光学系
US7610463B2 (en) * 2004-10-22 2009-10-27 Qualcomm Incorporated Method and apparatus for performing an atomic semaphore operation
KR100696111B1 (ko) * 2005-07-15 2007-03-20 삼성전자주식회사 통신시스템
US8156272B2 (en) * 2006-09-01 2012-04-10 Spansion Llc Multiple communication channels on MMC or SD CMD line
JP4655032B2 (ja) 2006-12-05 2011-03-23 日亜化学工業株式会社 半導体装置
US20090055005A1 (en) * 2007-08-23 2009-02-26 Horizon Semiconductors Ltd. Audio Processor
US8676273B1 (en) * 2007-08-24 2014-03-18 Iwao Fujisaki Communication device
US7865644B2 (en) * 2007-10-30 2011-01-04 International Business Machines Corporation Method and apparatus for attaching multiple slave devices to a single bus controller interface while supporting command pipelining
US7730248B2 (en) * 2007-12-13 2010-06-01 Texas Instruments Incorporated Interrupt morphing and configuration, circuits, systems and processes
JPWO2009096161A1 (ja) * 2008-01-29 2011-05-26 パナソニック株式会社 プロセッサ性能解析装置、方法及びシミュレータ
JP2010026575A (ja) 2008-07-15 2010-02-04 Nec Electronics Corp スケジューリング方法およびスケジューリング装置並びにマルチプロセッサシステム
US8487655B1 (en) * 2009-05-05 2013-07-16 Cypress Semiconductor Corporation Combined analog architecture and functionality in a mixed-signal array
US8695002B2 (en) * 2009-10-20 2014-04-08 Lantiq Deutschland Gmbh Multi-threaded processors and multi-processor systems comprising shared resources
US11221764B2 (en) * 2010-01-29 2022-01-11 Mosys, Inc. Partitioned memory with shared memory resources and configurable functions
JP2011232956A (ja) 2010-04-27 2011-11-17 Clarion Co Ltd コンピュータシステムとプログラム
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
EP2575039B1 (de) * 2011-09-28 2016-12-14 Siemens Aktiengesellschaft Verfahren und Anordnung zur Nutzung einer Ressource einer Hardware-Plattform mit zumindest zwei virtuellen Maschinen
JP5863021B2 (ja) 2011-10-31 2016-02-16 Ｎｅｃプラットフォームズ株式会社 マルチプロセッサシステム、及びマルチプロセッサシステムの制御方法
JP5816572B2 (ja) * 2012-02-23 2015-11-18 日立オートモティブシステムズ株式会社 車両用制御装置
KR101944329B1 (ko) 2012-04-17 2019-04-18 삼성전자주식회사 멀티프로세서 시스템 및 그것의 캐쉬 관리 방법
US20140006644A1 (en) * 2012-06-28 2014-01-02 Lsi Corporation Address Remapping Using Interconnect Routing Identification Bits
JP6051721B2 (ja) 2012-09-19 2016-12-27 株式会社ソシオネクスト 実行制御方法、およびマルチプロセッサシステム
US10353837B2 (en) * 2013-09-09 2019-07-16 Qualcomm Incorporated Method and apparatus to enable multiple masters to operate in a single master bus architecture
US9390033B2 (en) * 2013-11-13 2016-07-12 Sandisk Technologies Llc Method and system for communicating with non-volatile memory via multiple data paths
KR102360214B1 (ko) * 2015-08-26 2022-02-08 삼성전자주식회사 실시간 공유 인터페이스를 포함하는 시스템 온 칩의 스케쥴링 방법
US20180032350A1 (en) * 2016-08-01 2018-02-01 Samsung Electronics Co., Ltd. Method for recognizing external device and electronic device supporting the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440752A (en) * 1991-07-08 1995-08-08 Seiko Epson Corporation Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU
US5572734A (en) * 1991-09-27 1996-11-05 Sun Microsystems, Inc. Method and apparatus for locking arbitration on a remote bus
US5872980A (en) * 1996-01-25 1999-02-16 International Business Machines Corporation Semaphore access control buffer and method for accelerated semaphore operations

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