TWI673605B - 混合模塊之操作 - Google Patents

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山帕斯 K 瑞特南
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Abstract

本發明揭示用於操作混合模塊之設備及方法。一種實例性方法可包含:追蹤對該等混合模塊執行之單位階胞元(SLC)模式循環及額外位階胞元(XLC)模式循環;維持對應於該等混合模塊之一混合模式循環計數;及使在一SLC模式中操作之混合模塊不同於在一XLC模式中操作之混合模塊而調整該混合模式循環計數。

Description

混合模塊之操作
本發明大體上係關於記憶體裝置,且更特定而言,本發明係關於用於操作混合模塊之設備及方法。
通常將記憶體裝置提供為電腦或其他電子裝置中之內部半導體積體電路。存在包含揮發性記憶體及非揮發性記憶體之諸多不同記憶體類型。揮發性記憶體需要電力來保存其資料且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等等。非揮發性記憶體可藉由在不被供電時留存儲存資料來提供持久性資料且可包含「反及」快閃記憶體、「反或」快閃記憶體、唯讀記憶體(ROM)、電可擦除可程式化ROM (EEPROM)、可擦除可程式化ROM (EPROM)及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM))等等。 可將記憶體裝置組合在一起以形成諸如一固態硬碟(SSD)之一記憶體系統之儲存容量。一固態硬碟可包含非揮發性記憶體(例如「反及」快閃記憶體及「反或」快閃記憶體)及/或可包含揮發性記憶體(例如DRAM及SRAM)以及各種其他類型之非揮發性及揮發性記憶體。 可使用一SSD作為一電腦之主儲存容量來替換硬碟,此係因為固態硬碟可在效能、大小、重量、耐用性、操作溫度範圍及電力消耗方面優於硬碟。例如,SSD可歸因於其缺乏移動部件而具有比磁碟優異之效能,其可避免與磁碟相關聯之搜尋時間、延時及其他機電延遲。 在各種例項中,一單位階記憶體胞元(SLC)可係指程式化至兩個不同資料狀態之一目標者且經組態以儲存一單一資料單元(例如單位元)之一胞元。一些記憶體胞元(例如快閃胞元、相變胞元等等)可程式化至兩個以上不同資料狀態之一目標者,使得其經組態以儲存一個以上單一資料單元(例如2個位元、2.5個位元、3個位元、4個位元等等)。此等胞元可指稱多狀態記憶體胞元、多單元胞元、多位階胞元或額外位階胞元(XLC)。XLC可提供較高密度記憶體且不增加記憶體胞元之數目,此係因為各胞元可表示一個以上資料單元。 各種記憶體胞元歸因於(例如)程式化及/或擦除循環而經歷隨時間損耗。包括此等記憶體胞元之記憶體裝置可具有(例如)用於衡量一裝置之狀況及/或使用壽年之裝置規格,諸如總寫入位元組(TBW)規格及/或一循環計數(例如擦除計數及/或程式計數)規格。一些記憶體胞元能夠在一SLC模式及一XLC模式(例如2位元「MLC」模式、3位元「TLC」模式、4位元「QLC」模式等等)兩者中操作(例如程式化、讀取、擦除等等)。此等胞元可指稱「混合模式」記憶體胞元。提供混合模式記憶體裝置之精確裝置規格會具有挑戰性。
本發明揭示用於操作混合模塊之設備及方法。在本發明之一或多個實施例中,一控制器可耦合至一記憶體。該控制器可經組態以:追蹤對該等混合模塊執行之單位階胞元(SLC)模式循環及額外位階胞元(XLC)模式循環;維持對應於該等混合模塊之一混合模式循環計數;及使在一SLC模式中操作之混合模塊不同於在一XLC模式中操作之混合模塊而調整該混合模式循環計數。 一種實例性方法可包含:追蹤記憶體胞元之混合模塊之單位階胞元(SLC)模式循環及額外位階胞元(XLC)模式循環;及藉由針對各SLC模式循環使一計數器調整一第一量且針對各XLC模式循環使該計數器調整一第二量來判定一混合模式循環計數。在若干實施例中,混合模塊係在SLC模式及XLC模式兩者中操作之XLC區塊。在SLC模式中寫入之主機資料比在XLC模式中寫入主機資料更快且更可靠。在若干實施例中,一旦一硬碟達到一特定臨限容量,則將SLC資料折疊成XLC胞元(例如,經由廢棄項目收集)。 硬碟之壽年(稱為硬碟壽年)可表達為總寫入位元組(TBW)之一度量,其係可在一硬碟之壽年中寫入至硬碟之位元組之量。可(例如)基於記憶體區塊之數目乘以每記憶體區塊之資料量乘以循環次數來判定TBW。每記憶體區塊之資料量取決於操作模式(例如XLC或SLC)。 通常,一系統之一廣告使用者大小係基於在一原生XLC操作模式中寫入之記憶體。原生XLC操作模式可包含一N位元模式,其中N係大於零之一實數。例如,在若干實施例中,XLC操作模式可包含:每胞元2位元模式,其可指稱多位階胞元(MLC)模式;每胞元3位元模式,其可指稱三位階胞元(TLC)模式;及每胞元4位元模式,其可指稱四位階胞元(QLC)模式;以及各種其他XLC模式。相應地,針對一給定資料量,在SLC模式中程式化一混合模塊導致分別相較於在MLC、TLC或QLC模式中程式化區塊為2倍、3倍或4倍之實體循環次數。因此,在SLC模式中使用一XLC區塊消耗更多循環且因此需要額外XLC耐久性能。 記憶體區塊之損耗率通常與循環計數成比例且損耗率及/或循環計數可被視為胞元劣化之一度量。可將一XLC區塊之胞元耐久性能指定為XLC程式化/擦除循環(PEC)。當在SLC或XLC模式中操作混合模塊時,SLC與XLC操作之損耗比係胞元劣化之一量測。 在本發明之若干實施例中,與一設備相關聯之TBW規格係基於一混合模式循環計數,其可指稱一「有效循環計數」,此係因為其不同於由混合模塊經歷之實際實體循環之一計數。基於一判定有效循環計數來判定硬碟壽年及/或TBW及/或基於有效循環計數來執行損耗平衡可提高記憶體之效能(例如提高速度、提高可靠性及/或減少電力消耗)及/或增強記憶體之耐久性(例如,延長壽年)以及其他益處。使用有效循環計數來判定TBW而非一混合操作模式中之一實際循環計數亦可提供一更精確TBW值。由於實際循環計數總是高於有效循環計數,所以報告硬碟壽年(例如以實際擦除計數衡量之已被消耗之「反及」程式化擦除循環能力之百分比)導致比「反及」之真實壽年悲觀之一硬碟壽年。 在本發明之以下詳細描述中,參考構成本發明之一部分之附圖,且附圖中依繪示方式展示可如何實踐本發明之若干實施例。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之該等實施例,且應瞭解,可利用其他實施例且可在不背離本發明之範疇的情況下作出程序、電性及/或結構變化。 如本文中所使用,「若干」某物可係指一或多個此等事物。例如,若干記憶體裝置可係指一或多個記憶體裝置。另外,如本文中所使用,諸如「N」、「M」、「S」及「R」之標示符(尤其相對於圖式中之元件符號)指示:所標示之特定特徵之一數目可包含於本發明之若干實施例中。 本文中之圖式遵循一編號慣例,其中前一或若干數字對應於圖號且其餘數字識別圖式中之一元件或組件。可藉由使用類似數字來識別不同圖之間之類似元件或組件。應瞭解,可新增、置換及/或消除本文各種實施例中所展示之元件以提供本發明之若干額外實施例。另外,圖中所提供之元件之比例及相對尺度意欲繪示本發明之各種實施例且不意在限制。 圖1係根據本發明之若干實施例之呈包含至少一記憶體系統之一運算系統100之形式之一設備之一方塊圖。如本文中所使用,一記憶體系統(例如104)、一控制器(例如108)或一記憶體裝置(例如110-1)亦可被單獨視為一「設備」。記憶體系統104可為(例如)一固態硬碟(SSD)且可包含一主機介面106、一控制器108 (例如一處理器及/或其他控制電路)及一記憶體(例如若干記憶體裝置110-1、...、110-N),該記憶體可包括諸如「反及」快閃裝置之固態記憶體裝置且可提供記憶體系統104之一儲存容量。記憶體裝置110-1、...、110-N可統稱為記憶體裝置110及/或記憶體110。在若干實施例中,控制器108、記憶體110及/或主機介面106可實體定位於一單一晶粒上或一單一封裝內(例如一管理「反及」應用)。 如圖1中所繪示,控制器108可經由複數個通道耦合至主機介面106及記憶體110且可用於將資料傳送於記憶體系統104與主機102之間。介面106可呈一標準化介面之形式。例如,當記憶體系統104用於一運算系統100中之資料儲存時,介面106可為一串列高級技術附件(SATA)、周邊組件互連快速(PCIe)或一通用串列匯流排(USB)以及其他連接器及介面。然而,一般而言,介面106可提供一介面來使控制、位址、資料及其他信號傳遞於記憶體系統104與具有用於介面106之相容接受器之一主機102之間。 主機102可為一主機系統,諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶卡讀取器及各種其他主機類型。主機102可包含一系統主機板及/或背板且可包含若干記憶體存取裝置(例如若干處理器)。 記憶體裝置110-1、...、110-N可包含若干記憶體胞元(例如非揮發性記憶體胞元)陣列。例如,陣列可為具有一「反及」架構之快閃陣列。然而,實施例不受限於一特定類型之記憶體陣列或陣列架構。如下文將結合圖2進一步描述,記憶體胞元可(例如)群組成包含記憶體胞元之若干實體頁之若干區塊。在若干實施例中,一區塊係指作為一單元一起被擦除之一記憶體胞元群組。若干區塊可包含於記憶體胞元之一平面中且一陣列可包含若干平面。作為一實例,一記憶體裝置可經組態以每頁儲存8 KB(千位元組)使用者資料、每區塊儲存128頁使用者資料、每平面儲存2048個區塊及每裝置儲存16個平面。 在操作中,資料可作為(例如)一頁資料寫入至及/或讀取自一記憶體系統之一記憶體裝置(例如系統104之記憶體裝置110-1、…、110-N)。因而,一頁資料可指稱記憶體系統之一資料傳送大小。資料可依指稱區段(例如主機區段)之資料段傳送至/自一主機(例如主機102)。因而,一資料區段可指稱主機之一資料傳送大小。 控制器108可與記憶體裝置110-1、...、110-N通信以控制資料讀取、寫入及擦除操作及其他操作。控制器108可包含(例如)呈硬體及/或韌體(例如一或多個積體電路)及/或軟體形式之若干組件以控制對若干記憶體裝置110-1、...、110-N之存取及/或促進主機102與記憶體裝置110-1、...、110-N之間之資料傳送。例如,在圖1所繪示之實例中,控制器108包含一記憶體管理組件114,其包括一損耗平衡組件116及一追蹤組件118。如圖1中所展示,追蹤組件118可包含一XLC循環追蹤器120 (「XLC」)、一SLC循環追蹤器122 (「SLC」)及一混合模式循環計數器124 (「COUNT」)。XLC循環追蹤器120可在XLC模式中追蹤混合模塊之實體循環(例如XLC模式循環)(例如,維持混合模塊之實體循環之一計數)。在若干實施例中,XLC模式循環係XLC區塊經擦除及/或程式化。類似地,SLC循環追蹤器122可在SLC模式中追蹤混合模塊之實體循環(例如SLC模式循環)(例如,維持混合模塊之實體循環之一計數)。在若干實施例中,SLC模式循環係SLC區塊經擦除及/或程式化。混合模式循環計數器124可提供一混合模式循環計數,其可為具有不同於對混合模塊執行之實體循環之一實際數量之一值之一有效循環計數或一比例循環計數。在若干實施例中,混合模式循環係混合模塊經擦除及/或程式化。實體循環之實際數量或非比例計數係基於由混合模塊經歷之實際循環之數量(例如由XLC循環追蹤器120及SLC循環追蹤器122所判定)。 例如,在報告一SSD之硬碟狀況時,可使用一混合模式循環計數來替代一非比例循環計數。在若干實施例中,控制器可經組態以基於混合模式循環計數而非基於對應於由混合模塊經歷之實際實體循環之一數量之一非比例循環計數來將SSD之一硬碟狀況指標報告給一主機。 在若干實施例中,可使在一SLC模式中操作之混合模塊不同於在一XLC模式中操作之混合模塊而調整混合模式循環計數。可依一增量調整混合模式循環計數。SLC模式循環與XLC模式循環之間之增量差可基於SLC操作損耗與XLC操作損耗之一判定損耗比。在若干實施例中,可逐區塊判定混合模式循環計數。例如,對應於一特定混合模塊之循環計數可為取決於損耗比而不同地遞增之一混合模式循環計數。不同增量可基於特定損耗比。 在若干實施例中,控制器使在SLC模式中操作之混合模塊調整之混合模式循環計數與使在XLC模式中操作之混合模塊調整之混合模式循環計數之一差係基於由經調整之修整設定導致之SLC操作損耗與XLC操作損耗之一損耗比。經調整之修整設定可為自初始位準調整以達成特定損耗比之SLC修整設定。SLC修整設定可包含寫入修整及/或擦除修整。在若干實施例中,經調整之修整設定可包含以下之至少一者:一減小SLC模式擦除驗證電壓、一減小SLC模式程式起動電壓、一減小SLC程式驗證電壓及一減小SLC模式程式步驟電壓。 記憶體管理組件114可實施損耗平衡(例如,經由損耗平衡組件116)以控制記憶體110之損耗比。損耗平衡可藉由在整個陣列及/或裝置上更均勻地分佈循環來減少對一特定胞元群組執行之程序循環(例如程式化及/或擦除循環)之次數。損耗平衡可包含用於最小化經移動以回收一區塊之有效區塊之數量的動態損耗平衡。動態損耗平衡可包含稱為廢棄項目收集之一技術。廢棄項目收集可包含回收(例如,擦除且使其可用於程式化)具有最多無效頁之區塊(例如,根據一「貪婪演算法」)。替代地,廢棄項目收集可包含回收具有超過臨限量(例如數量)之無效頁之區塊。若存在用於一程式化操作之足夠自由區塊,則可不發生一廢棄項目收集操作。例如,一無效頁可為已被更新為一不同頁之一資料頁。靜態損耗平衡可包含將靜態資料寫入至具有高程式化/擦除計數之區塊以延長區塊之壽年。 損耗平衡組件116可基於根據本文中所描述之若干實施例所判定之混合模式循環計數124而非基於對應於由混合模塊經歷之實際實體循環之一數量之一非比例循環計數來執行損耗平衡。例如,可藉由將資料寫入至具有最低混合模式循環計數之一記憶體區塊(例如,而非選擇具有最低實際循環計數之一區塊)來基於有效循環計數執行損耗平衡。由於區塊依取決於區塊是否在SLC或XLC模式中操作之不同速率損耗,所以本發明之實施例可提供比先前方法(其基於實際循環計數而非基於本文中所描述之有效循環計數來執行損耗平衡)改良之損耗平衡。 圖2繪示根據本發明之若干實施例之具有組織為若干混合模式實體區塊232-0 (區塊0)、232-1 (區塊1)、...、232-M (區塊M)之記憶體胞元群組之一記憶體陣列230之一部分之一圖式。儘管圖2中未展示,但一般技術者應瞭解,記憶體陣列230可與相關聯於其操作之各種周邊電路一起定位於一半導體晶粒上。陣列230之記憶體胞元可為(例如)具有一「反及」架構之非揮發性浮動閘極快閃記憶體胞元。然而,本發明之實施例不受限於一特定記憶體類型。 記憶體陣列230可為一記憶體裝置(例如圖1中之記憶體裝置110)上之複數個陣列之一者。區塊232-0 (區塊0)、232-1 (區塊1)、...、232-M (區塊M)可為混合模塊且可統稱為區塊232。在圖2所展示之實例中,指示符「M」用於指示記憶體裝置230可包含若干實體區塊。作為一實例,記憶體陣列230中之實體區塊之數目可為128個區塊、4,096個區塊或32,768個區塊,然而,實施例不受限於一記憶體陣列230中之實體區塊之一特定數目。 在圖2所繪示之實施例中,各實體區塊232包含可作為一單元一起被擦除之一記憶體胞元群組(例如,各實體區塊中之胞元可作為一擦除單元依一實質上同時之方式被擦除)。如圖2中所展示,各實體區塊232包括可各耦合至一各自存取線(例如字線)之記憶體胞元之若干實體列234-0、234-1、...、234-R。各實體區塊中之列數可為32、64或128,但實施例不受限於每區塊232之列(其可統稱為列234)之一特定數目。 一般技術者應瞭解,各列234可包括胞元之若干實體頁。胞元之一實體頁可係指一起或作為一功能群組被程式化及/或讀取之若干記憶體胞元。在圖2所展示之實施例中,各列234可包括胞元之一個實體頁。然而,本發明之實施例不受限於此。例如,各列234可包括胞元之多個實體頁(例如與耦合至偶數位元線之胞元相關聯之一偶數頁及與耦合至奇數位元線之胞元相關聯之一奇數頁)。另外,針對XLC模式胞元,一實體頁可儲存資料之多個邏輯頁,其中一實體頁中之各胞元促成朝向一邏輯下頁之一位元、朝向一邏輯上頁之一位元及朝向若干各自邏輯中間頁之一或多個位元。 在圖2所展示之實例中,對應於一列234之一實體頁可儲存資料之若干區段236-0、236-1、...、236-S (例如對應於一主機區段之一資料量,諸如512個位元組)。區段236可包括使用者資料以及附加資料,諸如錯誤校正碼(ECC)資料及邏輯區塊位址(LBA)資料。 應注意,實體區塊232、列234、區段236及頁之其他組態係可行的。例如,實體區塊232之列234可各儲存對應於一單一區段(其可包含(例如) 512個以上或512個以下位元組)之資料。 圖3係繪示根據本發明之若干實施例之若干不同XLC操作模式之實際循環計數與有效循環計數之比較的一表340。圖3中所展示之實例假定在SLC模式中將主機資料「Y」之一量寫入至混合模塊且在一XLC模式中將多達兩倍之資料「2Y」寫入(例如,與廢棄項目收集相關聯)至混合模塊(例如,作為廢棄項目收集資料)。行344表示對應於各自XLC組態342-1 (MLC/每胞元2位元)、342-2 (TLC/每胞元3位元)及342-3 (QLC/每胞元4位元)之實際實體循環計數344-1、344-2及344-3。行346表示針對一給定損耗比(例如此實例中之損耗比2)之對應於各自XLC組態342-1、342-2及342-3之混合模式循環計數(例如「有效」循環計數) 346-1、346-2及346-3。根據本文中所描述之實施例,可經由所判定之有效循環計數來考量SLC模式循環與XLC模式循環之損耗比。例如,針對一判定損耗比2,可使一混合模式循環計數器針對各SLC模式循環依一第一量(例如S)遞增且針對各XLC模式循環依一不同量(例如WR×X)遞增,其中「WR」係損耗比(例如,在此實例中為2),「S」係實際SLC模式循環之數量,且「X」係實際XLC模式循環之數量。依此方式,混合模式循環計數器之計數可為一有效(例如比例)循環計數而非一真實實體循環計數。因此,使用裝置規格之有效循環計數而非一實際循環計數可導致(例如)一較高TBW規格。 在圖3中,針對MLC模式組態342-1,總實際循環344-1之50%係SLC模式循環(例如2個實際SLC模式循環及2個實際MLC循環)。然而,考量2之損耗比產生一有效循環計數346-1以導致有效SLC使用量占總循環之33% (1/3)。針對TLC模式組態342-2,總實際循環344-2之60%係SLC模式循環(例如3個實際SLC模式循環及2個實際TLC循環)。然而,考量2之損耗比產生一有效循環計數346-2以導致有效SLC使用量占總循環之42% (3/7)。針對QLC模式組態342-3,總實際循環344-3之66% (2/3)係SLC模式循環(例如4個實際SLC模式循環及2個實際QLC循環)。然而,考量2之損耗比產生一有效循環計數346-3以導致有效SLC使用量占總循環之50%。 有效循環計數提供一更精確胞元損耗值。此使用一損耗比來實現。在圖3中,例如,損耗比係2。因此,當使用一有效循環計數時,SLC使用量在MLC模式中占基於方程式346-1之記憶體區塊之總循環之33%,在TLC模式中占方程式346-2之總循環之42%,且在QLC模式中占方程式346-3之總循環之50%。 在若干實施例中,對應於混合模式操作之各種修整設定可經調整以達成SLC操作損耗與XLC操作損耗之一特定損耗比。可經調整之修整設定可包含各種寫入修整及/或擦除修整。例如,寫入修整可包含一程式起動電壓、(若干)程式驗證電壓及(若干)程式步驟電壓等等。擦除修整可包含(例如)一擦除驗證電壓,其可經調整以導致一淺擦除。SLC模式修整設定之調整(諸如,減小程式起動電壓、程式驗證電壓及/或步驟電壓)可減少由混合模塊歸因於SLC操作而經歷之損耗,此可有助於增大損耗比。另外,可減小SLC模式擦除驗證電壓(例如,使得其具有一較小量值),其亦可減少歸因於SLC模式擦除之損耗且有助於增大損耗比。在若干實施例中,可將經調整之SLC修整設定僅應用於在SLC模式中被寫入之混合模塊。例如,對在XLC模式中被寫入之一混合模塊執行一淺擦除操作可為不利的,此係因為淺擦除會影響XLC寫入之精確度。 在若干實施例中,可根據一關係式來判定混合模式循環計數,其中「S」係SLC模式循環(例如擦除)之一判定數量,「X」係XLC模式循環(例如擦除)之一判定數量,且「WR」係SLC操作損耗與XLC操作損耗之一損耗比。在若干實施例中,一循環計數遞增因數可與使有效循環計數遞增相關聯。作為一實例,若循環計數遞增因數係「1」,則有效循環計數器之計數針對各實際SLC模式循環依1遞增且針對各實際XLC模式循環依2遞增(例如,針對WR=2)。然而,若循環計數遞增因數係「10」,則有效循環計數器之計數針對各實際SLC模式循環依10遞增且針對各實際XLC模式循環依20遞增。提供10之一循環計數遞增因數可提供諸如避免需要執行浮點運算(其可發生於其中損耗比係(例如)一非整數值之例項中)之益處。在其中使用一循環計數遞增因數之情況中,可為了解釋遞增因數而進行正規化。 儘管已在本文中繪示及描述特定實施例,但一般技術者應暸解,經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之各種實施例之調適或變動。應瞭解,已依一繪示而非限制方式進行以上描述。熟悉技術者將在檢視以上描述之後明白上述實施例之組合及未在本文中特別描述之其他實施例。本發明之各種實施例之範疇包含其中使用上述結構及方法之其他應用。因此,應參考隨附申請專利範圍以及此申請專利範圍有權涵蓋之等效物之全範圍來判定本發明之各種實施例之範疇。 在[實施方式]中,為了簡化本發明而將各種特徵一起群組於一單一實施例中。本發明之方法不應被解譯為反映本發明之揭示實施例必須使用比各請求項中明確敘述之特徵多之特徵的一意圖。確切而言,如以下申請專利範圍所反映,發明標的旨在具有一單一揭示實施例之非全部特徵。因此,以下申請專利範圍藉此併入至[實施方式]中,其中各請求項獨自作為一單獨實施例。
100‧‧‧運算系統
102‧‧‧主機
104‧‧‧記憶體系統
106‧‧‧主機介面
108‧‧‧控制器
110‧‧‧記憶體裝置
110-1至110-N‧‧‧記憶體裝置
114‧‧‧記憶體管理組件
116‧‧‧損耗平衡組件
118‧‧‧追蹤組件
120‧‧‧額外位階胞元(XLC)循環追蹤器
122‧‧‧單位階胞元(SLC)循環追蹤器
124‧‧‧混合模式循環計數器
230‧‧‧記憶體陣列
232‧‧‧實體區塊
232-0至232-M‧‧‧實體區塊
234‧‧‧列
234-0至234-R‧‧‧實體列
236‧‧‧區段
236-0至236-S‧‧‧區段
340‧‧‧表
342‧‧‧XLC組態
342-1‧‧‧多位階胞元(MLC)模式組態
234-2‧‧‧三位階胞元(TLC)模式組態
342-3‧‧‧四位階胞元(QLC)模式組態
344‧‧‧行
344-1‧‧‧實際實體循環計數
344-2‧‧‧實際實體循環計數
344-3‧‧‧實際實體循環計數
346‧‧‧行
346-1‧‧‧混合模式循環計數/有效循環計數
346-2‧‧‧混合模式循環計數/有效循環計數
346-3‧‧‧混合模式循環計數/有效循環計數
圖1係根據本發明之若干實施例之呈包含至少一記憶體系統之一運算系統之形式之一設備之一方塊圖。 圖2繪示根據本發明之若干實施例之具有組織為若干混合模式實體區塊之記憶體胞元群組之一記憶體陣列之一部分之一圖式。 圖3係繪示根據本發明之若干實施例之若干不同XLC操作模式之實際循環計數與有效循環計數之比較的一表。

Claims (20)

  1. 一種用於操作混合模塊之設備,其包括:一記憶體,其包括記憶體胞元之混合模塊;及一控制器,其耦合至該記憶體且經組態以:使用經選擇以達成單位階胞元(SLC)操作損耗與額外位階胞元(XLC)操作損耗之一特定損耗比(particular wear ratio)之經調整修整設定(adjusted trim settings)來對該等混合模塊執行操作,其中該等經調整修整設定係一程式起動電壓、一程式驗證電壓、一程式步驟電壓或一擦除驗證電壓之至少一者;追蹤對該等混合模塊執行之單位階胞元(SLC)模式循環及額外位階胞元(XLC)模式循環;維持對應於該等混合模塊之一混合模式循環計數;及使在一SLC模式中操作之混合模塊不同於在一XLC模式中操作之混合模塊而調整該混合模式循環計數。
  2. 如請求項1之設備,其中該控制器經組態以調整該混合模式循環計數包含該控制器經組態以使該混合模式循環計數遞增,且其中SLC模式循環與XLC模式循環之間之一增量差係基於SLC操作損耗與XLC操作損耗之一判定損耗比。
  3. 如請求項1至2中任一項之設備,其中該混合模式循環計數係一比例循環計數,該比例循環計數具有不同於對該等混合模塊執行之實體循環之 一實際數量的一值。
  4. 如請求項1至2中任一項之設備,其中該控制器經組態以基於該混合模式循環計數而非基於對應於由該等混合模塊經歷之實際實體循環之一數量之一非比例循環計數來執行損耗平衡。
  5. 如請求項1至2中任一項之設備,其中該設備係一固態硬碟(SSD)。
  6. 如請求項1至2中任一項之設備,其中該控制器使在該SLC模式中操作之混合模塊調整之該混合模式循環計數與使在該XLC模式中操作之混合模塊調整之該混合模式循環計數之一差係基於由經調整之修整設定導致之SLC操作損耗與XLC操作損耗之一損耗比。
  7. 一種用於操作混合模塊之設備,其包括:一記憶體,其包括記憶體胞元之混合模塊;及一控制器,其耦合至該記憶體且經組態以:使用經選擇以達成單位階胞元(SLC)操作損耗與額外位階胞元(XLC)操作損耗之一特定損耗比之經調整修整設定來對該等混合模塊執行操作,其中該等經調整修整設定係一程式起動電壓、一程式驗證電壓、一程式步驟電壓或一擦除驗證電壓之至少一者;追蹤該等混合模塊之各自實體循環;回應於一第一模式中之一特定混合模塊之操作而使對應於該特定混合模塊之循環計數調整一第一量;及 回應於一不同模式中之該特定混合模塊之操作而使對應於該特定混合模塊之該循環計數調整一不同量。
  8. 如請求項7之設備,其中對應於該特定混合模塊之該循環計數係取決於該特定損耗比而不同地遞增之一混合模式循環計數。
  9. 如請求項8之設備,其中與該設備相關聯之一總寫入位元組(TBW)規格係基於該混合模式循環計數。
  10. 如請求項7之設備,其中該不同量係基於該特定損耗比。
  11. 如請求項8之設備,其中該控制器經組態以基於該混合模式循環計數來執行損耗平衡。
  12. 如請求項7之設備,其中該等經調整之修整設定係自初始位準調整以達成該特定損耗比之SLC修整設定。
  13. 一種用於操作混合模塊之方法,其包括:使用經選擇以達成單位階胞元(SLC)操作損耗與額外位階胞元(XLC)操作損耗之一特定損耗比之經調整修整設定來對該等混合模塊執行操作,其中該等經調整修整設定係一程式起動電壓、一程式驗證電壓、一程式步驟電壓或一擦除驗證電壓之至少一者;追蹤記憶體胞元之混合模塊之單位階胞元(SLC)模式循環及額外位階 胞元(XLC)模式循環;及藉由以下操作來判定一混合模式循環計數:針對各SLC模式循環使一計數器調整一第一量;及針對各XLC模式循環使該計數器調整一第二量。
  14. 如請求項13之方法,其中該方法包含:逐區塊判定該混合模式循環計數。
  15. 如請求項13之方法,其中該方法包含根據以下之一關係式來判定該混合模式循環計數: 其中「S」係SLC模式循環之一判定數量,「X」係XLC模式循環之一判定數量,且「WR」係SLC操作損耗與XLC操作損耗之一損耗比。
  16. 如請求項15之方法,其中該XLC模式係一N位元模式,其中N係大於零之一實數。
  17. 一種用於操作混合模塊之方法,其包括:使用經選擇以達成單位階胞元(SLC)操作損耗與額外位階胞元(XLC)操作損耗之一特定損耗比之經調整修整設定來對混合模塊執行操作,其中該等經調整修整設定係一程式起動電壓、一程式驗證電壓、一程式步驟電壓或一擦除驗證電壓之至少一者;追蹤該等混合模塊之各自實體循環; 回應於一第一模式中之一特定混合模塊之操作而使對應於該特定混合模塊之一循環計數調整一第一量;及回應於一不同模式中之該特定混合模塊之操作而使對應於該特定混合模塊之該循環計數調整一不同量。
  18. 如請求項17之方法,其中該方法包含:取決於該特定損耗比而使一混合模式循環計數不同地遞增。
  19. 如請求項17至18中任一項之方法,其中該方法包含:基於該混合模式循環計數來執行損耗平衡。
  20. 如請求項17至18中任一項之方法,其中該方法包含:自初始位準調整SLC修整設定以達成該特定損耗比。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10956049B2 (en) 2019-06-12 2021-03-23 International Business Machines Corporation Wear-aware block mode conversion in non-volatile memory
US11069417B2 (en) 2019-08-27 2021-07-20 Samsung Electronics Co., Ltd. Memory system and method of operating the same
KR20210025249A (ko) 2019-08-27 2021-03-09 삼성전자주식회사 메모리 시스템 및 그 동작 방법
JP2021043678A (ja) 2019-09-10 2021-03-18 キオクシア株式会社 メモリシステム及び方法
US11567670B2 (en) 2019-10-25 2023-01-31 Samsung Electronics Co., Ltd. Firmware-based SSD block failure prediction and avoidance scheme
US11188261B2 (en) 2019-11-18 2021-11-30 International Business Machines Corporation Memory controllers for solid-state storage devices
US11500753B2 (en) 2020-09-02 2022-11-15 Samsung Electronics Co., Ltd. Multi-non-volatile memory solid state drive block-level failure prediction with unified device log
US11934675B2 (en) * 2020-09-12 2024-03-19 Western Digital Technologies, Inc. Mixed mode block cycling for intermediate data
US11429769B1 (en) * 2020-10-30 2022-08-30 Xilinx, Inc. Implementing a hardware description language memory using heterogeneous memory primitives
US11488669B2 (en) * 2020-12-29 2022-11-01 Sandisk Technologies Llc Three-valued programming mechanism for non-volatile memory structures
US11798643B1 (en) 2022-03-15 2023-10-24 Western Digital Technologies, Inc. Non-volatile storage system with hybrid SLC wear leveling
US11829647B1 (en) * 2022-05-31 2023-11-28 Western Digital Technologies, Inc. Storage system and method for using a queue monitor in a block allocation process

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948798B1 (en) * 2009-07-22 2011-05-24 Marvell International Ltd. Mixed multi-level cell and single level cell storage device
US20130173844A1 (en) * 2011-12-29 2013-07-04 Jian Chen SLC-MLC Wear Balancing
TW201535114A (zh) * 2013-12-09 2015-09-16 Ibm 記錄非揮發性記憶體系統中之停滯時間
TW201624628A (zh) * 2014-12-29 2016-07-01 旺宏電子股份有限公司 快閃記憶體之環狀閘極電晶體設計

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8078794B2 (en) 2000-01-06 2011-12-13 Super Talent Electronics, Inc. Hybrid SSD using a combination of SLC and MLC flash memory arrays
US6732221B2 (en) 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US9153337B2 (en) * 2006-12-11 2015-10-06 Marvell World Trade Ltd. Fatigue management system and method for hybrid nonvolatile solid state memory system
KR100877104B1 (ko) 2007-06-26 2009-01-07 주식회사 하이닉스반도체 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법
TW200915065A (en) * 2007-09-28 2009-04-01 Key Technology Corp Mixed type flash memory device and its operation method
US7916543B2 (en) * 2007-10-22 2011-03-29 Micron Technology, Inc. Memory cell operation
US8060719B2 (en) * 2008-05-28 2011-11-15 Micron Technology, Inc. Hybrid memory management
US9123422B2 (en) * 2012-07-02 2015-09-01 Super Talent Technology, Corp. Endurance and retention flash controller with programmable binary-levels-per-cell bits identifying pages or blocks as having triple, multi, or single-level flash-memory cells
US20100318719A1 (en) 2009-06-12 2010-12-16 Micron Technology, Inc. Methods, memory controllers and devices for wear leveling a memory
US8639877B2 (en) 2009-06-30 2014-01-28 International Business Machines Corporation Wear leveling of solid state disks distributed in a plurality of redundant array of independent disk ranks
US8799747B2 (en) 2010-06-03 2014-08-05 Seagate Technology Llc Data hardening to compensate for loss of data retention characteristics in a non-volatile memory
WO2012060824A1 (en) 2010-11-02 2012-05-10 Hewlett-Packard Development Company, L.P. Solid-state disk (ssd) management
US8832506B2 (en) 2012-01-20 2014-09-09 International Business Machines Corporation Bit error rate based wear leveling for solid state drive memory
US9146851B2 (en) 2012-03-26 2015-09-29 Compellent Technologies Single-level cell and multi-level cell hybrid solid state drive
US20130346812A1 (en) * 2012-06-22 2013-12-26 Micron Technology, Inc. Wear leveling memory using error rate
US9391254B2 (en) * 2012-06-27 2016-07-12 Daniel Lessard Electric power generation
US20140181595A1 (en) 2012-12-20 2014-06-26 Virtium Technology, Inc. Estimating lifespan of solid-state drive using real usage model
US9965199B2 (en) 2013-08-22 2018-05-08 Sandisk Technologies Llc Smart dynamic wear balancing between memory pools
US20160070643A1 (en) * 2014-09-08 2016-03-10 Sandisk Technologies Inc. System and method of counting program/erase cycles
CN106484307B (zh) * 2015-08-25 2019-05-21 群联电子股份有限公司 存储器管理方法、存储器控制电路单元及存储器存储装置
JP7030463B2 (ja) * 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948798B1 (en) * 2009-07-22 2011-05-24 Marvell International Ltd. Mixed multi-level cell and single level cell storage device
US20130173844A1 (en) * 2011-12-29 2013-07-04 Jian Chen SLC-MLC Wear Balancing
TW201535114A (zh) * 2013-12-09 2015-09-16 Ibm 記錄非揮發性記憶體系統中之停滯時間
TW201624628A (zh) * 2014-12-29 2016-07-01 旺宏電子股份有限公司 快閃記憶體之環狀閘極電晶體設計

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