TWI672732B - 鬆弛矽鍺緩衝層之結構及其形成方法與設備 - Google Patents

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Abstract

本發明的實施例提供用於製造像是使用以放大或切換電子訊號之電晶體的半導體元件之方法與設備。具體地，本發明的實施例大體上關於具有薄膜疊層之半導體元件，此薄膜疊層包括在主動元件層底下的半導體材料介層與半導體材料緩衝層。在各種實施例中，介層可包括形成在矽基基板之第一表面與緩衝層之間的III-V族半導體材料。在某些實施例中，緩衝層可包含IV族半導體材料。介層可具有設計以緩和IV族緩衝層與矽基基板間之晶格失配的晶格常數。緩衝層可提供主動元件層之改良整合以改善完成元件之效能。

Description

鬆弛矽鍺緩衝層之結構及其形成方法與設備
本發明的實施例大體上關於半導體元件。更明確地，本發明的實施例關於包括III-V族與IV族半導體材料層之薄膜疊層。
III-V族半導體材料已經被使用在各種電子、光學與光電元件中。這些元件的實例可包括金屬氧化物半導體場效應電晶體(MOSFET)、發光二極體(LED)、雷射二極體(LD)，等等。III-V族半導體材料(即至少一III族材料與至少一V族材料的結合)可藉由在像是矽基板之下層基板上沉積或成長III-V族半導體材料的薄膜疊層而得以製造。此薄膜疊層藉由應變或縫隙工程形成具有某些電子或光學性質之主動層。
然而，由於像是晶格失配、熱膨脹失配與III-V族層和矽基板間之介面表面能的差異之異質磊晶問題，該等問題產生會延伸穿過結構與降低元件效能的差排，在矽基板上直接成長某些III-V族層是有疑難的。
此外，矽鍺應變鬆弛緩衝(SRB)可形成在主動層上以提供基底。像是通道層之主動層，長期以來在電晶體元件中成長於矽基板上。藉由現有方法在矽基板上形成的SRB具有大於10000cm-2之缺陷密度，其使得有缺陷的通道層成長在其上。此外，當尺寸縮小，已經明白到供給提供降低缺陷密度與/或改善吸收缺陷成因之SRB層的需求。
因此，在此領域有著對於用於在基板上形成具有用於先進CMOS元件之改良性質與效能的鬆弛矽鍺緩衝層之方法與設備的需求。
本發明的實施例關於包括III-V族與IV族半導體材料層之薄膜疊層。在各種實施例中，提供一半導體元件。此元件可包括具有第一表面之半導體基板，形成在第一表面上之III-V族介層，及形成在介層上之IV族緩衝層。III-V族介層可包括GaAsP材料或InGaP材料。IV族緩衝層可包括形成在介層上之矽與鍺。此外，III-V族介層中之砷或銦的濃度可直接相關於緩衝層中之鍺的濃度。
在另一實施例中，揭露一種用於處理基板的處理系統。此處理系統可包括移送腔室、有效地連接至移送腔室的III-V族磊晶腔室與有效地連接至移送腔室的IV族磊晶腔室。
在又一實施例中，揭露一用於形成半導體元件之方法。此方法可包括在基板表面上形成第一半導體層與在第一半導體層上形成第二半導體層。第一半導體層可包括GaAsP材料或InGaP材料。第二半導體層可包括SiGe材料。第一半導體層與第二半導體層可形成於小於約650℃之處理溫度。
本發明的實施例提供用於製造像是使用以放大或切換電子訊號之電晶體之半導體元件的方法與設備。例如，可使用此方法製造CMOS(互補式金屬氧化物半導體)電晶體。本發明的實施例大體上關於具有薄膜疊層之半導體元件，此薄膜疊層包括在主動元件層底下之半導體材料介層與半導體材料緩衝層。在各種實施例中，介層可包括形成在矽基基板之第一表面與緩衝層之間的III-V族半導體材料。在某些實施例中，緩衝層可包含IV族半導體材料。介層可具有設計以緩和IV族緩衝層與矽基基板間之晶格失配的晶格常數。緩衝層可提供主動元件層於矽基基板上之改良整合，因而改善完成元件之效能。本發明的各種實施例在下文被詳細討論。
本文使用之用語「基板」意欲廣泛涵蓋可在處理腔室中被處理之任何物件。基板102可為能夠具有材料沉積於其上之任何基板，像是矽基板，例如，矽(摻雜或未摻雜)、結晶矽(例如，矽＜100＞或矽＜111＞)、應變矽、鍺、III-V族化合物基板、矽鍺(SiGe)基板、具有磊晶層成長於其上之基板、絕緣層上矽(SOI)基板、圖案化或非圖案化半導體晶圓、或任何其他材料，像是金屬、金屬合金與其他導電材料。在一實施例中，基板102是矽基基板，像是矽基板。
圖1圖解繪示根據本發明之一實施例的薄膜疊層100。薄膜疊層100可為MOSFET結構的一部分。薄膜疊層100可包括沉積在基板102上之介層104。薄膜疊層100也可包括沉積在介層104上之緩衝層106。
介層104可形成在基板102之第一表面108上。在一實施例中，介層104可為III-V族半導體材料。III-V族材料可為III族和V族之二元、三元與四元合金及更大數目之III族與V族元素的化合物。在一實施例中，III-V族材料為含鎵層，像是GaAsP。在另一實施例中，III-V族材料是含銦層，像是InGaP。III-V族材料可為化學計量的或非化學計量的。例如，GaAsP層可藉由化學式GaAsx Py 定性，其中x+y=1為化學計量材料而x+y≠1為非化學計量材料。同樣地，InGaP可為Inx Gay P，其中x+y=1為化學計量材料而x+y≠1為非化學計量材料。介層104可具有在約1 nm與約500 nm間之厚度，例如，在約2 nm與約400 nm間。因為可晶格匹配於SiGe，GaAsP或InGaP的使用會是有利的，即，選擇x與y以達到緩衝層106之晶格尺寸，緩衝層106包含特定百分比鍺濃度之鬆弛SiGe。當x與y由0變化到1時，化學計量之GaAsx Py (x+y=1)的晶格尺寸在GaAs(5.65325Å)與GaP(5.4505Å)之間大致線性地變化。同樣地，當x與y由0變化到1時，化學計量之Inx Gay P的晶格尺寸在InP(5.8687Å)與GaP之間大致線性地變化。當x與y變化時，Six Gey 的晶格尺寸在Si(5.431Å)與Ge(5.658Å)的晶格尺寸之間大致線性地變化。因此，藉由調整介層104之元素組成，介層104之晶格尺寸可被選擇以匹配所欲之SiGe組成，介層104可當作成核層或後續層之過渡層。
在各種實施例中，介層104直接接觸基板102。介層104可具有緊密匹配(即，晶格失配小於5%)於下方基板102之晶格常數與晶體定向，或者，基於一晶體定向對於其他晶體定向之旋轉，達到晶格常數的實質匹配，以避免或最小化將形成在介層104上之後續層之晶格內的應變(由於晶格失配)。在本發明中，用語「實質匹配」表示在晶格常數間有充分的相似性，以允許在下方層之上的高品質結晶層之成長。因此，介層104可用於容納緩衝層106與基板102間之晶格失配，如於此所揭。
雖然介層104被示為單一層，介層104也可為半導體材料層之堆疊。例如，介層104可包括含有III-V族材料的一或更多層。當使用在本發明中，用語「III-V化合物」是指藉由元素週期表之III族與V族化學元素所形成之化合物，且可包括III族與V族之二元、三元和四元合金及更大數目之III族與V族元素的化合物。
介層104可為任何合適半導體元件的部分，像是用於放大或切換電子訊號之電晶體、光學元件、任何積體電路，像是雙極、N型或P型金屬氧化物半導體(NMOS或PMOS)或CMOS，等等。在一實施例中，介層104是在CMOS元件之通道層底下。在另一實施例中，介層104包括複數個交錯的III-V族半導體層，像是GaAsP與InGaP層，其形成多重層結構。在又一實施例中，介層104可為光學元件的吸收層。在一實施例中，介層104可為層堆疊，其含有GaAsP/InGaP(任意階數)之薄膜。
介層104與緩衝層106可藉由任何適合的沉積方法沉積，像是金屬-氧化物化學氣相沉積(MOCVD)、氫化物氣相磊晶(HVPE)、物理氣相沉積(PVD)、化學氣相沉積(CVD)與/或原子層沉積(ALD)處理。在一實施例中，MOCVD用於使用任何適合的前驅物材料來成長介層104與緩衝層106，像是三丁基膦(TBP)、三甲基鎵(TMGa)、三甲基銦(TMIn)、三丁基砷(TBAs)與三乙基銻(TESb)，等等。
介層104可為如圖示之III-V族材料的單一層，或半導體化合物與/或半導體材料之層堆疊。例如，如上文所述，介層104可包括含有III-V族材料之一或更多層。此外，III-V族材料之介層104可以任意階數形成。
緩衝層106可形成在介層104之上，使得介層104在基板102與緩衝層106之間。在一實施例中，緩衝層106可為IV族半導體材料。在某些實施例中，IV族半導體材料可包含矽、鍺及/或其之混合物和組合。在某些實施例中，介層104中之砷或銦的濃度可直接相關於緩衝層106中之鍺的濃度。在其他實施例中，介層104中之砷或銦的濃度可被調整以匹配由緩衝層106中之鍺的濃度所決定晶格尺寸。緩衝層106可具有在約10 nm與約300 nm間之厚度，例如，在約20 nm與約200 nm間。如此，介層104與緩衝層106的合併厚度可小於約600 nm。在某些實施例中，緩衝層106可實質地平行於介層104。在某些實施例中，存在於緩衝層106中之鍺的濃度是在約25原子百分比與約75原子百分比之間，例如，在約30原子百分比與約70原子百分比之間。
薄膜疊層100的結構，與更明確地，介層104的結構，可使薄矽-鍺鬆弛緩衝層能夠被形成於其上。如上文所述，在III-V族介層104中之元素的比率可決定III-V族介層104的晶格尺寸。在一實施例中，例如，As:P的比率可被調整以決定III-V族介層104的晶格尺寸。在另一實施例中，例如，In:Ga的比率可被調整以決定III-V族介層的晶格尺寸。在III-V族介層104中之元素的比率可被調整以匹配緩衝層106的晶格尺寸，像是緩衝層106之SiGe材料。調整介層104之組成以匹配緩衝層106之半導體材料的晶格尺寸可容許鬆弛的緩衝層106。
As:P比率或In:Ga比率從GaP組成各自可為漸變的，例如，As:P比率接近零(接近匹配於矽之晶格)至達到在鄰近緩衝層106之介層104的晶格尺寸。組成漸變可被利用以達到匹配與鄰近緩衝層106相比之在介層104的表面之晶格尺寸。較小的晶格尺寸可在矽基板102的界面處達成。漸變通常被選擇以達到最薄之可能厚度的介層104薄膜之最快鬆弛，同時控制介層104中像是疊差、差排與反相邊界之缺陷。這些缺陷會影響匹配鬆弛緩衝層106之晶格。
圖2圖解繪示用於處理在處理平臺200中之半導體基板102之處理平臺200。處理平臺200可包括移送腔室206、第一處理腔室208與第二處理腔室210。雖然僅圖示兩個處理腔室208、210，但任何數目的處理腔室可被群集與/或有效地連接至處理平臺200。移送腔室206可包括移送機械手204以將基板102經由移送腔室206在第一處理腔室208與第二處理腔室210之間移送。第一處理腔室208與第二處理腔室210可各自耦接至移送腔室206。分開的處理腔室208、210可最小化介層104在緩衝層106中之汙染。
第一處理腔室208可沉積或成長介層104於半導基板102之表面上。第一處理腔室208可為III-V族磊晶腔室，用於沉積III-V族材料於半導基板102上。在一實施例中，第一處理腔室208可為III-V族MOCVD磊晶腔室。隨後，移送機械手204可將基板102經由移送腔室206從第一處理腔室208移送至第二處理腔室210，因而容許基板102保持在真空下。
第二處理腔室210可沉積或成長緩衝層106於介層104上。第二處理腔室210可為IV族磊晶腔室，用於沉積IV族材料於半導基板102上。在一實施例中，第二處理腔室210可為CVD磊晶腔室。在一實施例中，第二處理腔室210可沉積或成長包含鬆弛的SiGe材料之緩衝層106於其中而不破壞真空。包含鬆弛的SiGe材料之緩衝層106可在介層104沉積在半導基板102之表面上之後立刻沉積在介層104之上。在某些實施例中，介層104與緩衝層106可形成在小於約650℃之處理溫度。
處理平臺200可包括鎵前驅物、磷前驅物與與銦前驅物和砷前驅物中任一者之源212，其耦接至第一處理腔室208。處理平臺200可進一步包括矽前驅物與鍺前驅物之源214，其耦接至第二處理腔室210。
在一實施例中，處理平臺200可選擇地包括預清洗腔室220(以虛線表示)。預清洗腔室220可耦接至移送腔室206，使得處理平臺200包括圍繞移送腔室206之具有處理腔室208、210與預清洗腔室220之群集。在一些實施例中，預清洗腔室220可為遠端電漿腔室。
在介層104沉積之後，原生氧化物材料會形成在介層104之表面上。在沉積介層104之期間與/或沉積介層104之後，介層104之表面會被暴露至氧氣，因此容許原生氧化物材料形成。如此，在沉積緩衝層106之前，介層104的表面會需要清洗以移除形成於其上之原生氧化物。在移送基板102至第二處理腔室210之前，介層104的表面藉由預清洗腔室220被清洗。
圖3繪示根據本文所述之一實施例的用於形成半導體元件之方法300的操作。在操作310，此方法包括形成第一半導體層在基板之一表面上。在一實施例中，第一半導體層可包括GaAsP材料。在另一實施例中，第一半導體層可包括InGaP材料。在操作320，第二半導體層形成在第一半導體層之上。第二半導體層可包括SiGe材料。第一半導體層與第二半導體材料可形成在小於約650℃之處理溫度。
使用本文所述之方法與設備，鬆弛可被達成於緩衝層下之介層，使得緩衝層材料可匹配於其鬆弛晶格尺寸。匹配緩衝層材料可最小化緩衝層材料中之缺陷形成，除了會在緩衝層成長期間擴散之在介層表面之上或之內的位置。進一步的益處可包括在介層之內的更快速鬆弛和更平滑的薄膜。實驗室試驗已顯示出，例如，成長完之GaAs是小於10Å rms於400 nm厚度。另一方面，傳統成長之漸變SiGe應變鬆弛緩衝是大於100Å rms且通常需要化學機械研磨(CMP)處理。
本發明額外的益處包括對於達成在約500 nm等級與/或小於約500 nm的總疊層厚度之增加的成功率，相較於傳統形成之SiGe緩衝，於相同的缺陷密度，傳統形成之SiGe緩衝經常完成在約1-3毫米厚度。進一步的益處可包括APB(反相邊界)不會形成在位於III-V族層上之IV族薄膜上。因此，於緩衝層(例如，SiGe材料)上之在介層(例如，III-V表面)之缺陷的擴散會少於當直接成長於矽上於SiGe鬆弛期間之缺陷形成。本發明額外的益處可包括容許在包含SiGe之緩衝層中，達到70%之鍺百分比。因此，本發明是可延伸的，從早期50% SiGe應變通道之30%鍺SiGe矽鬆弛緩衝到純鍺應變通道之70%鍺SiGe緩衝層。再者，例如包含III-V族材料之介層可為高能帶間隙。因此，其中之缺陷(像是APB與差排)對於整體元件效能會有較小的損害。
雖然前述是關於本發明之實施例，本發明其他與進一步的實施例可在不悖離本發明的基本範疇構想而得，而本發明的範疇由後述之申請專利範圍所決定。
100‧‧‧薄膜疊層
102‧‧‧基板
104‧‧‧介層
106‧‧‧緩衝層
108‧‧‧第一表面
200‧‧‧處理平臺
204‧‧‧機械手
206‧‧‧腔室
208‧‧‧第一處理腔室
210‧‧‧第二處理腔室
212‧‧‧源
214‧‧‧源
220‧‧‧預清洗腔室
300‧‧‧方法
310‧‧‧操作
320‧‧‧操作
簡短總結於上且詳述於下之本發明的實施例藉由參考繪製於隨附圖式中之本發明的例示實施例而可被理解。然而應注意到，隨附圖式僅繪示本發明之典型實施例，且因而不被當成限制本發明範疇，因為本發明可允許其他相同有效實施例。
圖1圖解繪示根據本文所述之一實施例的薄膜疊層。
圖2圖解繪示根據本文所述之一實施例的處理系統。
圖3圖解繪示根據本文所述之一實施例的用於形成半導體元件之方法的操作。
為了易於理解，在圖式中共通的相同元件儘可能地使用相同的參考符號。圖式並未按比例繪製且為了明瞭而可被簡化。意欲使一實施例之元件與特徵可有利地結合到另一個實施例，而不需要進一步說明。
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Claims (20)

  1. 一種半導體元件，包括：一半導體基板，該半導體基板具有一第一表面；一III-V族介層，該III-V族介層形成在該第一表面上並接觸該第一表面，其中該III-V族介層包含一GaAsxPy材料；及一IV族緩衝層，該IV族緩衝層包含矽與鍺，該IV族緩衝層形成在該III-V族介層上並接觸該III-V族介層，其中在該III-V族介層中之砷的濃度是直接相關於該IV族緩衝層中之鍺的濃度，及其中x與y被選定以提供在該III-V族介層與該IV族緩衝層之間小於約5%的一晶格失配。
  2. 如請求項1所述之半導體元件，其中存在於該IV族緩衝層中之鍺的濃度在約30原子百分比與約70原子百分比之間。
  3. 如請求項1所述之半導體元件，其中該III-V族介層中之砷的濃度是漸變的，及其中砷的濃度在接近該IV族緩衝層是較高的。
  4. 如請求項1所述之半導體元件，其中該III-V族介層具有約2nm與約400nm之間的一厚度。
  5. 如請求項1所述之半導體元件，其中該IV 族緩衝層具有約20nm與約200nm之間的一厚度。
  6. 如請求項1所述之半導體元件，其中該III-V族介層與該IV族緩衝層的合併厚度小於約600nm。
  7. 如請求項1所述之半導體元件，其中該IV族緩衝層是實質上平行該介層。
  8. 如請求項1所述之半導體元件，其中該IV族緩衝層的晶格尺寸實質上匹配於該III-V族介層的晶格尺寸。
  9. 如請求項1所述之半導體元件，其中該III-V族介層與該IV族緩衝層形成於小於約650℃的一處理溫度。
  10. 一種用於處理一基板的處理系統，包括：一移送腔室；一III-V族磊晶腔室，該III-V族磊晶腔室耦接至該移送腔室；以及一IV族磊晶腔室，該IV族磊晶腔室耦接至該移送腔室。
  11. 如請求項10所述之處理系統，進一步包括：一預清洗腔室，該預清洗腔室耦接至該移送腔室。
  12. 如請求項11所述之處理系統，其中該預清洗腔室是一遠端電漿腔室。
  13. 如請求項10所述之處理系統，進一步包括：耦接至該III-V族磊晶腔室之一鎵前驅物源、一磷前驅物源、與一銦前驅物源和一砷前驅物源中任一者。
  14. 如請求項10所述之處理系統，進一步包括：耦接至該IV族磊晶腔室之一矽前驅物源與一鍺前驅物源。
  15. 如請求項10所述之處理系統，其中該III-V族磊晶腔室與該IV族磊晶腔室的至少一者為一真空腔室。
  16. 一種用於形成一半導體元件的方法，包括：形成一第一半導體層於一基板的一表面上並接觸該基板的該表面，其中該第一半導體層包含一GaAsxPy材料；以及形成一第二半導體層於該第一半導體層上並接觸該第一半導體層，其中該第二半導體層包含一SiGe材料，且其中該第一半導體層與該第二半導體層形成於小於約650℃的一處理溫度，及其中x與y被選定以提供在該第一半導體層與該第二半導體層之間小 於約5%的一晶格失配。
  17. 如請求項16所述之方法，其中存在於該第二半導體層中之鍺的濃度在約30原子百分比與約70原子百分比之間。
  18. 如請求項16所述之方法，其中在該第一半導體層中之砷的濃度是直接相關於該第二半導體層中之鍺的濃度。
  19. 如請求項16所述之方法，其中該第一半導體層與該第二半導體層的合併厚度小於約600nm。
  20. 如請求項16所述之方法，其中該第一半導體層具有約2nm與約400nm之間的一厚度。
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