TWI670762B - 形成相鄰電晶體之閘極之氣隙及在電晶體之主動區上面之閘極接觸的方法 - Google Patents

形成相鄰電晶體之閘極之氣隙及在電晶體之主動區上面之閘極接觸的方法 Download PDF

Info

Publication number
TWI670762B
TWI670762B TW106145755A TW106145755A TWI670762B TW I670762 B TWI670762 B TW I670762B TW 106145755 A TW106145755 A TW 106145755A TW 106145755 A TW106145755 A TW 106145755A TW I670762 B TWI670762 B TW I670762B
Authority
TW
Taiwan
Prior art keywords
gate
replacement
spacer
sidewall
forming
Prior art date
Application number
TW106145755A
Other languages
English (en)
Other versions
TW201843718A (zh
Inventor
謝瑞龍
拉爾斯 賴柏曼
尼格爾 凱夫
恩德 拉伯特
尼古拉斯 利考西
古拉密 波奇
燦柔 朴
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW201843718A publication Critical patent/TW201843718A/zh
Application granted granted Critical
Publication of TWI670762B publication Critical patent/TWI670762B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種方法包括進行蝕刻程序以界定使閘極結構之上表面及諸側壁其中至少一部分曝露之閘極凹穴、以及在閘極結構之受曝露側壁相鄰處形成取代間隔物結構，其中，取代間隔物結構使閘極結構之上表面之一部分曝露並且包括至少一個空氣空間。在此例中，該方法亦包括在閘極凹穴中形成保形蝕刻終止層及取代閘極覆蓋結構、選擇性移除取代閘極覆蓋結構之一部分及保形蝕刻終止層之一部分以便藉此使閘極結構之上表面曝露、以及在傳導閘極接觸開口中形成傳導閘極接觸結構(CB)，其中，整個傳導閘極接觸結構(CB)係垂直置於主動區上面。

Description

形成相鄰電晶體之閘極之氣隙及在電晶體之主動區上面之閘極接觸的方法
本揭露大體上係關於積體電路之製作，並且更尤指電晶體之閘極相鄰處之氣隙以及電晶體之主動區上面之閘極接觸部的各種形成方法以及其所產生的裝置。
在諸如微處理器、儲存裝置及類似者等現代積體電路中，係在有限的晶片面積上提供並且運作非常大量的電路元件，特別是場效電晶體(FET)。FET有各種不同組態，例如平面型裝置、FinFET裝置、奈米線裝置等。這些FET裝置一般是在切換模式下運作，亦即，這些裝置呈現高度傳導狀態(接通狀態)及高阻抗狀態(斷開狀態)。場效電晶體的狀態受控於閘極電極，一經施加適當的控制電壓，閘極電極便控制汲極區與源極區之間形成的通道區之傳導性。
為了在積體電路裝置上提升FET的運作速度並增加FET的密度，數年來，裝置設計者已大幅縮減 FET的實體大小，尤其是電晶體裝置的通道長度。由於電晶體裝置的尺寸縮減，電路組件的運作速度已隨著每一個新裝置世代而提升，而此類產品中的「堆積密度」，即每單位面積的電晶體裝置數目，也在同時間增加。一般而言，由於電路元件數量大且現代積體電路需要的布局複雜，個別電路元件的電連接或「接線配置」無法在上有製造電路元件之同一裝置層內建立。因此，各種構成積體電路產品整體接線圖型的電連接是在一或多個形成於產品之裝置級上面稱為「敷金屬層」之附加堆疊中形成。這些敷金屬層一般是由絕緣材料層所構成，材料層中形成有傳導金屬線或傳導貫孔。大體上，傳導線提供內層電連接，而傳導貫孔提供介於不同金屬線層級之間的層間連接或垂直連接。這些傳導線及傳導貫孔可由具有適當阻障層之各種不同材料所構成，例如：銅等。積體電路產品中的第一敷金屬層一般稱為「M1」層，而用於在M1層與更低層級傳導結構(下文有更完整闡釋)之間建立電連接之傳導貫孔一般則稱為「V0」貫孔。這些敷金屬層中的傳導線及傳導貫孔一般是由銅所構成，而且是使用已知的鑲嵌或雙鑲嵌技術在絕緣材料層中形成。
第1A圖為由半導體基板(substrate)12中及上面形成之複數個電晶體裝置11所構成之說明性積體電路產品10的截面圖。第1B圖為單一電晶體裝置11的簡化平面圖。這些圖式繪示用於對裝置11之簡易繪示源極/汲極區20建立電連接之複數個所謂「CA接觸」結構14、 以及經形成以便對電晶體裝置之閘極結構建立電連接、且有時稱為「CB接觸」結構之閘極接觸結構16。如第1B圖所示，CB閘極接觸部16一般係垂直置於將裝置11圍繞之隔離材料13上面，CB閘極接觸部16一般非置於基板12中所界定之主動區上面，但可在一些先進架構中。
請參閱第1A至1B圖，電晶體11包含說明性閘極結構22(即閘極絕緣(介電)層22A與閘極電極22B)、閘極蓋體24、側壁間隔物26及簡易繪示之源極/汲極區20。如上所述，程序流程中之此製點亦已在基板12中形成隔離區13。於第1A圖所示的製作點，已在基板12上面形成絕緣材料層30A、30B，即層間介電材料。附圖中未繪示諸如接觸蝕刻終止層及類似者之其它材料層。亦繪示的是說明性隆起磊晶源極/汲極區32及源極/汲極接觸結構34，其一般包括所謂的「溝槽矽化物」(TS)結構36。CA接觸結構14的形式可以是在層間介電材料中形成的離散接觸元件，即一或多個由上檢視具有大體似方形形狀(如第1B圖所示)或圓柱狀的個別接觸插塞。在其它應用(第1B圖未示)中，CA接觸結構14亦可為接觸下層線型特徵之線型特徵，例如接觸源極/汲極區20之TS結構36(TS結構36為一般跨源極/汲極區20上之整個主動區延展之線型特徵，延展方向與閘極結構22之方向平行)。TS結構36、CA接觸部14與CB接觸部16在業界全都視為裝置級接觸部。
在一項具體實施例中，形成TS結構36、 CA接觸部14及CB接觸部16之程序流程可如下。沉積第一絕緣材料層30A之後，在第一絕緣材料層30A中形成使下層源極/汲極區20之部分曝露之TS開口。之後，穿過TS開口形成傳統金屬矽化物，然後在金屬矽化物區上形成鎢(未分別表示)，並且向下進行化學機械研磨(CMP)程序至閘極覆蓋層24之頂端。然後，沉積第二絕緣材料層30B，並且在第二絕緣材料層30B中形成用於CA接觸部14使該下層鎢敷金屬在源極/汲極區20上面之部分曝露的接觸開口。其次，儘管用於CA接觸部14之開口受掩蔽，仍在第二絕緣材料層30B中且穿過閘極覆蓋層24形成用於CB接觸部16的開口，以便使閘極電極22B之一部分曝露。一般而言，CB接觸部16的形式可為圓形或方形插塞。之後，傳導CA接觸部14與傳導CB接觸部16係藉由進行一或多個常見金屬沉積與CMB程序運作而在第二絕緣材料層30B中兩者之對應開口中形成，將第二絕緣材料層30B當作研磨終止層用於移除置於接觸開口外側之過量傳導材料。CA接觸部14與CB接觸部16一般含有均勻金屬本體，例如鎢，並且亦可包括置於均勻金屬本體與絕緣材料層30B之間的一或多個金屬阻障層(圖未示)。如上所述，源極/汲極接觸結構34、CA接觸部14與CB接觸部16在業界全都視為裝置級接觸部。
請繼續參閱第1A圖，所示為用於IC產品10之多階敷金屬系統之一部分。更具體來說，第1A圖繪示多階敷金屬系統之所謂M1敷金屬層之一說明性實施 例。M1敷金屬層係形成於絕緣材料層38中，例如低k絕緣材料。M1敷金屬層一般包括複數條視需要跨IC產品10佈線的金屬線42。形成複數個傳導貫孔，即所謂的V0貫孔40，以便在M1敷金屬層與裝置級接觸部(CA接觸部14及CB接觸部16)之間建立電連接。敷金屬線42一般係藉由跨實質整個基板在絕緣材料層38中形成長連續溝槽所形成。之後，以一或多種傳導材料裝填這些溝槽，並且進行一或多個化學機械研磨(CMP)程序以移除溝槽外側之過量傳導材料。
第1B圖為說明性電晶體裝置11的簡化平面圖，僅展示裝置級接觸部(CA接觸部14與CB接觸部16)及其就裝置11之相對位置。第1B圖還繪示閘極覆蓋層24、側壁間隔物26、及形成於源極/汲極區20上面之溝槽矽化物結構36。如上所述，整個CB閘極接觸部16係垂直置於將產品10圍繞之隔離區13上面，亦即，CB閘極接觸部16未置於基板12中所界定之主動區上面。CB閘極接觸部16一般係置於隔離區13上面，以便避免或降低CB接觸部16與TS結構36之間建立電氣短路的機會，亦即必須根據各種設計規則在這兩個結構之間維持以嘗試防止此類電氣短路之最小間隔43。不幸的是，存在與CB接觸部16僅置於隔離區13上面之要求相關聯之面積損失。所需要的是一種用於在裝置之主動區上面形成CB閘極接觸部16之方法，以便節省積體電路產品上寶貴的作圖空間。
請參閱第1A圖，間隔物26一般是由具有較高k值(例如約7-8)之氮化矽所製成。因電晶體10之實體組態而界定閘極至接觸部電容器，其中閘極電極22B作用為電容器之其中一個導板，自對準溝槽矽化物結構36作用為電容器之另一導板，並且間隔物26係置於這兩片導板之間。此閘極至接觸部電容器本質上具有寄生特性，每次電晶體裝置11接通與斷開都必須使此電容器充電與放電，兩者全都導致裝置11之切換速度延遲。
裝置設計人員已努力降低寄生之閘極至接觸部電容器。舉例而言，已為了形成比氮化矽具有更低k值之材料之間隔物26而開發一些程序流程，以便降低電容。曾運用之另一技巧為在間隔物26中形成氣隙或空間，以便降低間隔物之k值。然而，將此一氣隙間隔物之形成併入複雜的程序流程會有問題且昂貴，而且可能導致產品良率降低。
本揭露係針對在電晶體之閘極相鄰處的氣隙及在電晶體之主動區上面之閘極接觸部的各種形成方法以及所產生的裝置，其可避免、或至少降低以上所指認之其中一或多個問題的效應。
以下介紹本發明之簡化概要，以便對本發明之一些態樣有基本的了解。本概要並非本發明之詳盡概述。用意不在於指認本發明之重要或關鍵要素，或敍述本發明之範疇。目的僅在於以簡化形式介紹一些概念，作為 下文更詳細說明的引言。
大體上，本揭露係針對電晶體之閘極相鄰處之至少一個氣隙或空間及電晶體之主動區上面之閘極接觸部的各種形成方法以及所產生的裝置。所揭示之一種說明性方法還包括形成使閘極結構之上表面及側壁之至少一部分曝露之閘極凹穴、以及在閘極結構之已凹陷側壁間隔物上面及閘極結構之受曝露側壁相鄰處形成取代間隔物結構，其中取代間隔物結構使閘極結構之上表面之一部分曝露，並且包含置於閘極結構其中至少一個側壁相鄰處之至少一個空氣空間。在這項實施例中，本方法亦包括在閘極凹穴中形成取代閘極覆蓋結構(取代閘極覆蓋結構包含置於保形蝕刻終止層上面之閘極覆蓋材料)、形成藉由選擇性移除閘極覆蓋材料之一部分及保形蝕刻終止層之一部分而垂直置於主動區上面以便藉此使閘極結構之上表面之至少一部分曝露之傳導閘極接觸開口、以及在傳導閘極接觸開口中形成傳導閘極接觸結構(CB)，其中整個傳導閘極接觸結構(CB)係垂直置於主動區上面。
10‧‧‧積體電路產品、IC產品、電晶體
11‧‧‧電晶體裝置、裝置、電晶體
12‧‧‧半導體基板、基板
13‧‧‧隔離材料、隔離區
14‧‧‧CA接觸結構、CA接觸部
16‧‧‧閘極接觸結構、CB閘極接觸結構部、CB接觸部、 CB閘極接觸部
20‧‧‧源極/汲極區
22‧‧‧閘極結構
22A‧‧‧閘極絕緣(介電)層
22B‧‧‧閘極電極
24‧‧‧閘極蓋體、閘極覆蓋層
26‧‧‧側壁間隔物、間隔物
30A‧‧‧絕緣材料層、第一絕緣材料層
30B‧‧‧絕緣材料層、第二絕緣材料層
32‧‧‧隆起磊晶源極/汲極區
34‧‧‧源極/汲極接觸結構
36‧‧‧溝槽矽化物結構、TS結構
38‧‧‧絕緣材料層
40‧‧‧V0貫孔
42‧‧‧金屬線、敷金屬線
43‧‧‧最小間隔
100‧‧‧產品
101‧‧‧裝置、閘極
101A‧‧‧虛設閘極、閘極
101B‧‧‧裝置、主動閘極、閘極
101C‧‧‧虛設閘極、閘極
102‧‧‧半導體基板、基板、鰭片
102X‧‧‧主動區
102S‧‧‧上表面
103‧‧‧隔離材料、隔離區
104‧‧‧最終閘極結構、閘極結構
104S‧‧‧上表面
104X‧‧‧側壁
106‧‧‧初始閘極覆蓋層、閘極覆蓋層
108‧‧‧初始側壁間隔物、側壁間隔物、初始間隔物
108R‧‧‧已凹陷側壁間隔物、已凹陷間隔物、已凹陷間隔 物結構
108X‧‧‧已凹陷上表面
110‧‧‧絕緣材料、絕緣材料層
114‧‧‧磊晶半導體材料、磊晶材料、隆起磊晶源極/汲極區
120‧‧‧源極/汲極接觸凹穴
122‧‧‧初始傳導源極/汲極敷金屬結構
122R‧‧‧已凹陷傳導源極/汲極敷金屬結構、已凹陷線型傳導源極/汲極敷金屬結構
122X‧‧‧已凹陷上表面
123‧‧‧凹穴
124‧‧‧絕緣材料、絕緣材料層
125‧‧‧閘極凹穴、已凹陷閘極凹穴
126‧‧‧取代閘極間隔物結構
128‧‧‧氣隙、空間、空氣空間
130‧‧‧保形蝕刻終止層、蝕刻終止層
132‧‧‧取代閘極覆蓋材料
134‧‧‧絕緣材料、絕緣材料層
136A至136B‧‧‧CA接觸開口、開口
138‧‧‧圖型化CB遮罩層、CB遮罩層
138A‧‧‧開口
140‧‧‧第一部分、開口
140A‧‧‧最終CB閘極接觸開口、CB接觸開口、開口
141‧‧‧最終CA接觸結構、CA接觸結構
142‧‧‧最終CB接觸結構、CB接觸結構
本揭露可搭配附圖參照以下說明來了解，其中相似的元件符號表示相似的元件，並且其中：第1A至1B圖就積體電路產品繪示裝置級接觸部與敷金屬層之各種說明性先前技術配置；以及第2A至2R圖繪示本文中所揭示用於形成電晶體之閘極相鄰處之至少一個氣隙及電晶體之主動區上面之閘極接 觸部的各種新穎方法以及所產生的裝置。
儘管本文所揭示的申請標的易受各種修改和替代形式所影響，其特定具體實施例仍已藉由圖式中的實施例予以表示並且在本文中予以詳述。然而，應了解的是，本文中特定具體實施例之說明用意不在於將本發明限制於所揭示之特定形式，相反地，如隨附申請專利範圍所界定，用意在於涵蓋落於本發明之精神及範疇內的所有修改、均等例、及替代方案。
下面說明本發明之各項說明性具體實施例。為了澄清，本說明書中並未說明實際實作態樣的所有特徵。當然，將會領會旳是，在開發任何此實際具體實施例時，必須作出許多實作態樣特定決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將會領會的是，此一開發努力可能複雜且耗時，雖然如此，仍會是受益於本揭露之所屬技術領域中具有通常知識者的例行工作。
本申請標的現將參照附圖來說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因所屬技術領域中具有通常知識者眾所周知的細節而混淆本揭露。雖然如此，仍將附圖包括進來以說明並闡釋本揭露之說明性實施例。本文中使用的字組及詞組應了解並詮釋為與所屬技術領域中具有通常知識者了解的字組及詞組具有一致的意義。與所屬技術領域中具有通常知識者了 解的通常及慣用意義不同的詞彙或詞組(即定義)之特殊定義，用意不在於藉由本文詞彙或詞組的一致性用法提供暗示。就一詞彙或詞組用意在於具有特殊意義的方面來說，即有別於所屬技術領域中具有通常知識者了解的意義，此一特殊定義將會按照為此詞彙或詞組直接且不含糊地提供此特殊定義的定義方式，在本說明書中明確提出。
本揭露係針對在電晶體之閘極結構之至少一個側壁、及主動區上面電晶體之傳導閘極接觸結構(CB)相鄰處形成至少一個氣隙(即氣隙間隔物)之各種方法、以及所產生的裝置。本文中所揭示之方法及裝置可運用於製造使用例如NMOS、PMOS、CMOS等各種技術之產品，並且其可運用於製造例如記憶體產品、邏輯產品、ASIC等各種不同裝置。如所屬技術領域中具有通常知識者在完整閱讀本申請案後將會領會的是，本文中揭示之發明可運用於以各種不同組態使用例如平面型裝置、FinFET裝置、奈米線裝置等電晶體裝置來形成積體電路產品。此類裝置之閘極結構可使用「閘極先製」或「取代閘極」製造技巧來形成。因此，本發明不應該視為受限於任何特定形式之電晶體或電晶體裝置的閘極結構形成方式。當然，本文中揭示之發明不應視為受限於本文中所繪示及所述的說明性實施例。現將參照附圖更詳細說明本文中揭示之方法及裝置的各項說明性具體實施例。下文所述的各個材料層可藉由各種不同已知技巧任一者來形成，例如：化學氣相沉積(CVD)程序、原子層沉積(ALD)程序、熱生長程序、旋轉塗布技 巧等。此外，如本文及所附申請專利範圍中使用者，字詞「相鄰」要給予廣義的詮釋，並且應該詮釋成涵蓋一特徵確實接觸另一特徵或緊密靠近那另一特徵的情況。
第2A至2R圖繪示本文中所揭示用於形成電晶體在主動區上面之傳導閘極接觸結構(CB)及積體電路(IC)產品100上所形成電晶體之閘極結構之至少一個側壁相鄰處之氣隙(即氣隙間隔物)的各種新穎方法。第2A圖繪示簡化平面圖，其展示在圖式中取看各種截面圖。第2A圖亦繪示最終將於裝置101B之主動區上面形成說明性傳導閘極接觸結構(CB)及複數個說明性傳導源極/汲極接觸結構(CA)。如第2A圖所示，圖示X-X為在最終將形成傳導閘極接觸結構(CB)之位置穿過裝置(順著與裝置之閘極長度方向對應的方向)取看的截面圖，而圖示Y-Y為在最終將形成說明性傳導源極/汲極接觸結構(CA)之位置穿過裝置(順著與裝置之閘極長度方向對應的方向)取看的截面圖。亦應注意的是，數個圖式為產品100的平面圖，其反映本文中所揭示之程序流程中，在各種製點進行處理之至少一些態樣。然而，該等平面圖可能未繪示相關截面圖中所示的全部處理細節，以免使圖式太過複雜。
請參閱第2A至2B圖，將在半導體基板102中及上面形成說明性產品100。在這項實施例中，IC產品100包含基板102上面形成之三個說明性側向隔開之閘極101A至101C(使用元件符號101共同參考)。產品100可包含NMOS電晶體、PMOS電晶體或兩種電晶體類型。該 等電晶體可呈任何所欲組態，例如FinFET裝置、平面型裝置等。另外，附圖中未繪示例如源極/汲極區、光暈佈植區、井區及類似者等各種摻雜區。基板102可具有各種組態，如所示的主體矽組態。基板102也可具有含主體矽層、埋置型絕緣層及主動層的絕緣體上矽晶(SOI)組態，其中半導體裝置是在主動層中及上面形成的。基板102可由矽製成，或其可由非矽之材料製成。因此，「基板」或「半導體基板」等詞應了解為涵蓋所有半導電性材料及所有形式之此類材料。
第2A至2B圖繪示產品100在已進行數個程序運作之製作點的情況。首先，在基板102中形成隔離區103，以便界定將形成電晶體裝置處之主動區(102X)。其次，在基板102上面形成複數個說明性最終閘極結構104，各閘極101形成一個最終閘極結構。各閘極101包括示意性繪示的最終閘極結構104、初始側壁間隔物108及初始閘極覆蓋層106。初始側壁間隔物108係藉由進行保形沉積程序所形成，用以在基板102上面形成保形間隔物材料(例如氮化矽)層，並在之後進行異向性蝕刻程序。最終閘極結構104一般包括諸如二氧化矽或高k(k值大於10)絕緣材料之閘極絕緣層(未分別表示)、以及當作閘極電極之一或多個傳導材料層(未分別表示)，例如金屬、金屬合金、氮化鈦、氮化鉭、鎢、鋁、多晶矽等。側壁間隔物108與閘極覆蓋層106一般是由氮化矽所構成。最終閘極結構104可使用眾所周知的「閘極先製」或「取代閘極」製造 技巧來形成。當然，所屬技術領域中具有通常知識者將了解的是，在一些應用中，閘極101A至101C其中之一或多者可跨藉由隔離材料103來分開之數個隔開之主動區翼展。在第2B圖所示之圖示中，閘極101B為主動電晶體裝置在主動區102X上面形成之「主動閘極」，而閘極101A與101C則充當所謂的虛設閘極。在實際IC產品100中，可跨單一主動區形成有許多主動閘極及/或虛設閘極。因此，本文中所揭示之申請標的不應該視為受限於本文中所示之簡易實施例。
還繪示的是電晶體裝置之源極/汲極區中所形成之任選磊晶半導體材料114之區域。不需要在所有應用中都形成磊晶半導體材料114。最終閘極結構104之實體大小及最終閘極結構104之閘極間距可隨特別應用而變。第2B圖中還繪示絕緣材料層110，例如側向隔開之諸閘極101之間基板102上面所沉積之二氧化矽。使用初始閘極覆蓋層106當作研磨終止物在絕緣材料層110上進行平坦化程序(例如化學機械平坦化(CMP)程序)。此程序運作使初始閘極覆蓋層106之上表面曝露。圖式中未繪示可能存在之其它材料層，諸如磊晶材料114上面所形成之保形接觸蝕刻終止層，以免使圖式太過複雜。
請繼續參閱第2A至2B圖，下一個主要運作涉及形成複數個初始傳導源極/汲極敷金屬結構122，以便與裝置之個別源極/汲極區之各者實現電接觸。用於形成初始傳導源極/汲極敷金屬結構122之一種說明性程序流 程如下。首先，形成具有開口之圖型化遮罩層(圖未示)，該開口使絕緣材料層114在位於源極/汲極區上面(例如磊晶材料114上面)之部分曝露。其次，穿過圖型化蝕刻遮罩進行一或多個蝕刻程序以相對於圍繞之材料選擇性移除絕緣材料層110之受曝露部分，並且使下層源極/汲極區曝露。此程序運作在磊晶材料114上面界定複數個源極/汲極接觸凹穴120。接著，移除圖型化蝕刻遮罩。
於該製點，在產品100上源極/汲極接觸凹穴120中形成複數個初始傳導源極/汲極敷金屬結構122。例如溝槽矽化物含有區的初始傳導源極/汲極敷金屬結構122接觸隆起磊晶源極/汲極區114(源極/汲極區)，並且構成最終將與隨後要在產品100上形成之傳導源極/汲極接觸結構(CA)傳導性耦接之傳導源極/汲極敷金屬結構。一般而言，形成實體接觸隆起磊晶材料114之金屬矽化物區(圖未示)前，可先進行預清潔程序。其次，在各源極/汲極接觸凹穴120中形成簡易繪示之初始傳導源極/汲極敷金屬結構122，以便對電晶體裝置之其相應的源極/汲極區建立接觸。如上所述，初始傳導源極/汲極敷金屬結構122(無論其精確組態及施作方式如何)在裝置之源極/汲極區(含隆起磊晶源極/汲極區114)與隨後要就產品100形成之傳導源極/汲極接觸結構(CA)之間提供電路徑。初始傳導源極/汲極敷金屬結構122之組態與結構可隨特定應用而變。在一項實施例中，初始傳導源極/汲極敷金屬結構122為伸入與伸出第2B圖中圖頁之線型結構，其係就主動區之實質 全長延展(順著與裝置之閘極寬度方向對應之方向)，如平面圖(第2A圖)中所示。在一些情況下，初始傳導源極/汲極敷金屬結構122包含在隆起磊晶源極/汲極區114上形成並與其接觸之溝槽金屬矽化物材料(未分別表示)、及在溝槽金屬矽化物材料上形成並與其接觸之金屬材料，諸如鎢(未分別表示)。形成構成初始傳導源極/汲極敷金屬結構122之材料之後，進行化學機械研磨(CMP)程序以移除位於初始閘極覆蓋層106之上表面上面之過量材料。
第2C圖繪示產品100在進行數個程序運作之後的情形。首先，在初始傳導源極/汲極敷金屬結構122上進行定時、凹口蝕刻程序，以便界定具有已凹陷上表面122X之複數個已凹陷傳導源極/汲極敷金屬結構122R，在一項說明性具體實施例中，該已凹陷上表面係置於比最終閘極結構104之上表面104S之層級高約5-20nm距離之層級。當然，初始傳導源極/汲極敷金屬結構122之凹陷量可隨特定應用而變。一般來說，凹陷較淺之初始傳導源極/汲極敷金屬結構122將產生電阻較低之已凹陷傳導源極/汲極敷金屬結構122R，亦即，有益於電晶體效能。此程序運作導致各已凹陷傳導源極/汲極敷金屬結構122R上面形成凹穴123。之後，在各已凹陷傳導源極/汲極敷金屬結構122R上面之凹穴123中形成絕緣材料124。在一項說明性實施例中，這可藉由在基板102上面沉積例如二氧化矽之絕緣材料層124來達成，以便過量裝填凹穴123，並在之後使用初始閘極覆蓋層106當作研磨終止物來進行一或多 個CMP程序。此程序移除絕緣材料層124位於凹穴123外側之過量部分。在一些應用中，絕緣材料層124可由與絕緣材料層110相同之材料所構成，但可並非所有應用中都是這種情況。
第2D圖繪示產品100在一個說明性程序流程之後的情況，其中係於產品100上進行定時、凹口蝕刻程序以移除初始閘極覆蓋層106及初始間隔物108之垂直高度之一部分，以便界定具有已凹陷上表面108X之複數個已凹陷側壁間隔物108R。在另一說明性程序流程中，可移除初始間隔物108之整體，以便使下層基板102(或在FinFET裝置的情況下為鰭片102)曝露。無論使用的是什麼程序流程，此程序運作導致已凹陷閘極凹穴125之形成，藉此各已凹陷閘極凹穴125使對應最終閘極結構104之至少上表面104S、及對應最終閘極結構104之側壁104X之垂直高度之至少一部分曝露，並且在一些情況下，使最終閘極結構104之側壁104X之垂直高度整體曝露。初始間隔物108之垂直高度之凹陷量可隨特別應用而變。在一項說明性具體實施例中，進行凹口蝕刻程序一持續時間，使得已凹陷間隔物108R之已凹陷上表面108X比基板102之上表面102S(或鰭片102之上表面，如果裝置為FinFET裝置)高大約5-20nm。要注意的是，在一項具體實施例中，已凹陷間隔物結構108R沿著裝置101之實質整個閘極寬度方向延展(亦即伸入及伸出第2D圖中圖頁之平面)，並且在各閘極101之閘極結構104之整個周界周圍延展，亦即 使閘極結構104之側壁表面之垂直高度之一部分、閘極結構104之對置端面(第2D圖中未展示)之垂直高度之一部分、及閘極結構之整個上表面104S曝露。倘若將初始間隔物108整體移除，則使閘極結構104之側壁表面之實質整個垂直高度、閘極結構104之對置端面(第2D圖中未展示)之實質整個垂直高度、及閘極結構之整個上表面104S曝露。為了易於揭示，以下圖式將繪示使初始間隔物108凹陷且已凹陷間隔物108R在裝置維持就位之說明性程序流程，所理解的是，視所欲，可如上所述將初始間隔物108整體移除。另外，視所欲，在形成閘極凹穴125前，可先形成僅使至少主動閘極101B(且或許還有虛設閘極101A與101C)置於主動區102X上面之部分曝露的圖型化遮罩層(圖未示)。在此一情況下，閘極凹穴125只會延展與裝置101之整個閘極寬度方向(亦即伸入與伸出第2D圖中圖頁之平面)對應之距離，並且此類閘極凹穴125不會在置於隔離材料103上面之閘極101之端部周圍形成。
第2E圖繪示產品100在已凹陷間隔物108R上面裝置101之閘極結構104相鄰處閘極凹穴125中形成內有形成至少一個氣隙或空間128之取代閘極間隔物結構126之後的情況。至少一個氣隙128係置於閘極結構104之至少一個側壁104X相鄰處。跨基板102並在閘極凹穴125中沉積用於取代閘極間隔物結構126之材料，使得用於取代閘極間隔物結構126之材料「夾止」(pinches-off)並且未完全裝填已凹陷側壁間隔物108R上面閘極結構 104之側壁相鄰處之空間。舉一項實施例來說，用於取代閘極間隔物結構126之材料可藉由進行傳統CVD程序或PVD程序後再進行CVD程序來形成，其中沉積程序至少初始係以本質上較不保形之方式進行而助長「夾止」。形成氣隙或空間128之後，可調整沉積程序而在本質上更加保形。在一項具體實施例中，這導致單一連續氣隙128(即氣隙間隔物)在位於已凹陷側壁間隔物108R上面、及閘極結構104之整個周界周圍各閘極結構104之側壁104X相鄰處形成。空氣空間128之垂直範圍(或高度)及側向寬度可隨進行沉積程序使取代閘極間隔物結構126之材料形成之應用及方式而變。如上所述，若選擇的程序流程涉及僅在主動區102X上面而不在閘極101之端部周圍形成閘極凹穴125，則閘極結構104之整個周界周圍也不會形成氣隙128。反而，在此一情況下，著眼於單一裝置時，會有兩個非連接之氣隙128在閘極結構104之對立側壁相鄰處形成，亦即置於隔離材料103上面之閘極101之端部周圍不會形成氣隙128。
取代閘極間隔物結構126可由氮化矽等各種不同材料所構成。然而，取代閘極間隔物結構126應該由相對於例如閘極結構104、絕緣材料110及絕緣材料124等圍繞材料呈現充分蝕刻選擇性之材料所製成，用以促進在下面有更完整說明之處理。
第2F圖繪示產品100在取代閘極間隔物結構126上進行定時、定向、異向性蝕刻程序之後的情況。 此程序運作使各閘極結構104之上表面104S之至少一部分曝露。
後面的程序運作系列將涉及閘極覆蓋結構在取代閘極間隔物結構126上面閘極凹穴125中之形成。因此，第2G圖繪示產品100在藉由諸如保形ALD程序之保形沉積程序於產品100上及閘極凹穴125中沉積保形蝕刻終止層130之後的情況。在所示實施例中，蝕刻終止層130係經沉積而接觸包括取代閘極間隔物結構126之產品100之所有受曝露表面、及各閘極結構104之受曝露上表面104S。蝕刻終止層130可形成至任何所欲厚度，例如2-6nm，並且可由例如HfO2、Al2O3、AlN等任何所欲材料所形成。然而，蝕刻終止層130應該由相對於例如閘極結構104、絕緣材料110、絕緣材料124及取代閘極間隔物結構126等圍繞材料呈現充分蝕刻選擇性之材料所製成，用以促進在下面有更完整說明之處理。
第2H圖(截面側視圖)及第2I圖(平面圖)繪示產品100在進行數個程序運作而在蝕刻終止層130上面、及各裝置101之閘極凹穴125之其餘未裝填部分中形成取代閘極覆蓋材料132之後的情況。未曾嘗試在第2I圖(平面圖)中展示蝕刻終止層130，以免使圖式太過複雜。在一個說明性程序流程中，跨基板102沉積取代閘極覆蓋材料132，以便過量裝填閘極覆蓋凹穴125之其餘部分。接著使用絕緣材料110與124當作研磨終止物進行平坦化程序(例如化學機械研磨(CMP)程序)，藉此移除置於絕緣材 料110與124之上表面上面之蝕刻終止層130與取代閘極覆蓋材料132的過量部分。取代閘極覆蓋材料132可以是任何所欲材料，例如氮化矽、SiBCN等。然而，取代閘極覆蓋材料132應該由相對於例如絕緣材料110、絕緣材料124及蝕刻終止層130之圍繞材料呈現充分蝕刻選擇性之材料所製成，用以促進在下面有更完整說明之處理。蝕刻終止層130與取代閘極覆蓋材料132共同構成取代閘極覆蓋結構。
在本文中所示的說明性程序流程中，下一個主要處理運作將涉及在主動區102X上面形成複數個說明性傳導源極/汲極接觸結構(CA)及傳導閘極接觸結構(CB)。在本文中所示之說明性程序流程中，形成用於傳導閘極接觸結構(CB)之開口前，先形成用於傳導源極/汲極接觸結構(CA)之開口。然而，正如所屬技術領域中具有通常知識者在完整閱讀本申請書後將領會者，此處理順序可視所欲反過來進行。
因此，第2J圖(截面側視圖)及第2K圖(平面圖)繪示產品100在進行數個程序運作以形成用於產品100之說明性CA接觸開口136A、136B之後的情況。在一個說明性程序流程中，於產品100上面沉積絕緣材料層134(例如：二氧化矽)，並且在其上表面上進行CMP程序。之後，在絕緣材料層134上面形成圖型化蝕刻遮罩(圖未示)，例如圖型化CA接觸蝕刻遮罩。接著，穿過圖型化CA接觸蝕刻遮罩進行一或多個蝕刻程序以移除絕緣材料 層134之受曝露部分、及絕緣材料層124之受曝露部分，以便界定使置於閘極101B之對立面上之已凹陷傳導源極/汲極敷金屬結構122R之上表面122X之至少一部分曝露的CA接觸開口136A、136B。
第2L圖(位置Y-Y處之截面側視圖)、第2M圖(位置X-X處之截面側視圖)及第N圖(平面圖)繪示產品100在產品100上面形成例如OPL、光阻等圖型化CB遮罩層138之後的情況。要注意的是，如第2L圖所示，圖型化CB遮罩層138過量裝填先前形成之CA接觸開口136A、136B。然而，如第2M至2N圖所示，CB遮罩層138具有位於主動區102X上面閘極101B之一部分上面的開口138A，其中將形成傳導閘極接觸結構(CB)以接觸閘極101B之閘極結構104。之後，穿過圖型化CB遮罩層138進行至少一個蝕刻程序以在絕緣材料層134中界定CB接觸開口之第一部分140。開口140沿著閘極101B之軸向長度使取代閘極覆蓋材料132之一部分曝露。要注意的是，絕緣材料124保護置於閘極101B之對立面上之已凹陷線型傳導源極/汲極敷金屬結構122R免於在此蝕刻程序期間受蝕刻。
第2O圖繪示產品100在進行選擇性蝕刻程序相對於圍繞材料(例如相對於蝕刻終止層130及絕緣材料層134、124)將取代閘極覆蓋材料132藉由開口140所曝露之部分選擇性移除之後的情況。要注意的是，蝕刻終止層130在此蝕刻程序期間保護閘極結構104。
第2P圖繪示產品100在進行另一選擇性蝕刻程序將蝕刻終止層130相對於圍繞材料(例如相對於取代閘極間隔物結構126、絕緣材料層134、124及閘極結構104)之部分選擇性移除之後的情況。如圖所示，此程序運作界定使閘極結構104之上表面104S之至少一部分曝露之最終CB閘極接觸開口140A，使得可形成傳導CB閘極接觸部而對裝置101B之閘極結構104建立電連接。
第2Q圖(位置Y-Y處之截面側視圖)及第2R圖(位置X-X處之截面側視圖)繪示產品100在進行數個程序運作以就產品100形成最終CA接觸結構141與最終CB接觸結構142之後的情況。首先，移除圖型化CB遮罩層138。之後，同時在CA接觸開口136A、136B中、及在CB接觸開口140A中形成一或多個傳導材料(或許包括一或多個阻障層)，以便以傳導材料過量裝填開口136A、136B及140A。之後，使用絕緣材料134當作研磨終止物進行一或多個平坦化程序(例如化學機械研磨(CMP)程序)，藉此移除置於絕緣材料134之上表面上面之傳導材料的過量部分。
本文中所示的CA接觸結構141及CB接觸結構142本質上用意在於示意及表示，因為其可使用各種不同傳導材料中任一者來形成。如上所述，CA與CB接觸結構亦可含有藉由進行保形沉積程序後再以諸如鎢或鈷之傳導材料過量裝填開口136A、136B及140A所形成之一或多個阻障層(未將其分開繪示)，例如Ti、TiN。之後，可進行上述一或多個CMP程序以移除傳導CA與CB結構之材 料之過量部分。於第2Q至2R圖中所示之處理點，可藉由進行傳統製造技巧來完成產品100。
以上所揭示的特殊具體實施例僅屬說明性，正如本發明可用所屬技術領域中具有通常知識者所明顯知道的不同但均等方式予以修改並且實踐而具有本文的指導效益。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，除了如下文申請專利範圍中所述除外，未意圖限制於本文所示構造或設計的細節。因此，證實可改變或修改以上揭示之特定具體實施例，而且所有此類變例全都視為在本發明的範疇及精神內。要注意的是，本說明書及所附申請專利範圍中如「第一」、「第二」、第三」或「第四」之類用以說明各個程序或結構的術語，僅當作此些步驟/結構節略參考，並且不必然暗喻此些步驟/結構的進行/形成序列。當然，取決於精準申請專利範圍語言，可或可不需要此些程序之排列順序。因此，本文尋求的保護係如以下申請專利範圍中所提。

Claims (20)

  1. 一種形成傳導閘極接觸結構(CB)之方法，用於在半導電性基板中所界定之主動區上面形成之電晶體，該電晶體包含具有上表面與側壁的閘極結構以及置於該閘極結構之該側壁相鄰處之初始側壁間隔物，該方法包含：移除至少該初始側壁間隔物之至少一部分，以便藉此界定使該閘極結構之該上表面及該側壁之至少一部分曝露之閘極凹穴；在該閘極凹穴中形成取代間隔物結構，其中，該取代間隔物結構使該閘極結構之該上表面之一部分曝露，並且其中，在該閘極結構之至少一個側壁之至少一部分相鄰處之該取代間隔物結構中形成至少一個空氣空間；在該取代間隔物結構上面之該閘極凹穴中以及該閘極結構之該上表面之受曝露的該部分上形成取代閘極覆蓋結構，該取代閘極覆蓋結構包含置於保形蝕刻終止層上面之閘極覆蓋材料；藉由選擇性移除該取代閘極覆蓋結構之一部分來形成垂直置於該主動區上面之傳導閘極接觸開口，以便藉此使該閘極結構之該上表面之至少一部分曝露；以及在該傳導閘極接觸開口中形成該傳導閘極接觸結構(CB)，其中，該傳導閘極接觸結構(CB)之整體係垂直置於該主動區上面。
  2. 如申請專利範圍第1項所述之方法，其中：移除該至少該初始側壁間隔物之該至少一部分包含移除少於該初始側壁間隔物之整體，以便產生已凹陷側壁間隔物；以及形成該取代間隔物結構包含在該已凹陷側壁間隔物上面以及該閘極結構之受曝露的該側壁相鄰處形成該取代間隔物結構，其中，該至少一個空氣空間係形成於該已凹陷側壁間隔物上面之該取代間隔物結構中以及該閘極結構之至少一個側壁之至少一部分相鄰處。
  3. 如申請專利範圍第1項所述之方法，其中：移除該至少該初始側壁間隔物之該至少一部分包含移除該初始側壁間隔物之整體，以便使該初始側壁間隔物下層該基板之一部分曝露；以及形成該取代間隔物結構包含在該基板之受曝露的該部分上面以及該閘極結構之受曝露的該側壁相鄰處形成該取代間隔物結構，其中，該至少一個空氣空間係形成於該基板之受曝露的該部分上面之該取代間隔物結構中以及該閘極結構之至少一個側壁之至少一部分相鄰處。
  4. 如申請專利範圍第2項所述之方法，其中，形成該取代間隔物結構包含在該閘極凹穴中沉積用於該取代間隔物結構之材料，使得用於該取代間隔物結構之該材料未將該已凹陷側壁間隔物上面之空間全部裝填，以便藉此 界定該空氣空間。
  5. 如申請專利範圍第1項所述之方法，其中，形成該取代間隔物結構包含：在該閘極凹穴中沉積用於該取代間隔物結構之材料，以便藉此界定該空氣空間，其中，用於該取代間隔物結構之該材料包覆該閘極結構之該上表面之整體；以及在用於該取代間隔物結構之該材料上進行異向性蝕刻程序，以便將用於該取代間隔物結構之受沉積的該材料之一部分從該閘極結構之該上表面之至少一部分上面移除。
  6. 如申請專利範圍第1項所述之方法，其中，在該閘極凹穴中形成該取代閘極覆蓋結構包含進行保形沉積程序以形成該保形蝕刻終止層。
  7. 如申請專利範圍第6項所述之方法，其中，在該閘極凹穴中形成該取代閘極覆蓋結構包含：在該閘極凹穴中以及該保形蝕刻終止層上沉積該閘極覆蓋材料，其中，受沉積的該閘極覆蓋材料過量裝填該凹穴；以及進行至少一個平坦化程序以移除受沉積的該閘極覆蓋材料置於該閘極凹穴外側之部分。
  8. 如申請專利範圍第7項所述之方法，其中，進行該至少一個平坦化程序進一步移除該保形蝕刻終止層置於該閘極凹穴外側之部分。
  9. 如申請專利範圍第1項所述之方法，其中，形成該傳導閘極接觸開口包含：形成內有形成開口之絕緣材料層，該開口使該取代閘極覆蓋結構置於該主動區上面之一部分曝露，其中，選擇性移除該取代閘極覆蓋結構之該部分包含穿過該絕緣材料層中之該開口進行第一選擇性蝕刻程序以選擇性相對於該保形蝕刻終止層移除該閘極覆蓋材料之一部分以及穿過該絕緣材料層中之該開口進行第二選擇性蝕刻程序以移除該保形蝕刻終止層之一部分，以便藉此使該閘極結構之該上表面之該至少一部分曝露。
  10. 如申請專利範圍第1項所述之方法，其中，該保形蝕刻終止層包含HfO 2、Al 2O 3、AlN之其中一者，該取代閘極覆蓋結構包含氮化矽或SiBCN，該取代間隔物結構包含氮化矽且該傳導閘極接觸結構(CB)包含至少一個阻障襯墊層。
  11. 如申請專利範圍第1項所述之方法，其中，該取代間隔物結構在該閘極結構之整個周界周圍延展，並且係部分置於圍繞該主動區之隔離材料上面。
  12. 如申請專利範圍第1項所述之方法，其中，該取代間隔物結構中之該至少一個空氣空間為在該閘極結構之整個周界周圍延展之連續空氣空間，並且係部分置於圍繞該主動區之隔離材料上面。
  13. 一種形成傳導閘極接觸結構(CB)之方法，用於在半導電 性基板中所界定之主動區上面形成之電晶體，該電晶體包含具有上表面與側壁的閘極結構、初始閘極覆蓋結構以及置於該閘極結構之該側壁相鄰處之初始側壁間隔物，該方法包含：進行至少一個蝕刻程序以移除該初始閘極覆蓋結構以及移除該初始側壁間隔物之垂直部分，以便產生已凹陷側壁間隔物，並且藉此界定使該閘極結構之該側壁其中至少一者之上表面及至少一垂直部分曝露之閘極凹穴；在該已凹陷側壁間隔物上面以及該閘極結構之受曝露的該側壁相鄰處形成取代間隔物結構，其中，該取代間隔物結構使該閘極結構之該上表面之一部分曝露，並且其中，至少一個空氣空間係形成於該已凹陷側壁間隔物上面之該取代間隔物結構中以及該閘極結構之該側壁其中至少一者之至少一部分相鄰處；在該取代間隔物結構上面之該閘極凹穴中以及該閘極結構之該上表面之受曝露的該部分上形成取代閘極覆蓋結構，該取代閘極覆蓋結構包含置於保形蝕刻終止層上面之閘極覆蓋材料；在該取代閘極覆蓋結構上面形成絕緣材料層，該絕緣材料層具有界定於其中使該取代閘極覆蓋結構置於該主動區上面之至少一部分曝露之閘極接觸開口，該閘極接觸開口係整個位於該主動區上面；穿過該閘極接觸開口進行第一選擇性蝕刻程序以 選擇性相對於該保形蝕刻終止層選擇性移除該閘極覆蓋材料之一部分，以便藉此使該保形蝕刻終止層之至少一部分曝露；穿過該閘極接觸開口進行第二選擇性蝕刻程序以相對於至少該閘極結構選擇性移除該保形蝕刻終止層之受曝露的該部分，以便藉此使該閘極結構之該上表面之至少一部分曝露，並且藉此界定傳導閘極接觸開口；以及在該傳導閘極接觸開口中形成傳導閘極接觸結構(CB)，其中，該傳導閘極接觸結構(CB)之整體係垂直置於該主動區上面。
  14. 如申請專利範圍第13項所述之方法，其中，該絕緣材料層中之該閘極接觸開口亦使該保形蝕刻終止層之一部分曝露。
  15. 如申請專利範圍第13項所述之方法，其中，形成該取代間隔物結構包含：在該閘極凹穴中以及該已凹陷側壁間隔物上沉積用於該取代間隔物結構之材料，以便藉此界定該至少一個空氣空間，其中，用於該取代間隔物結構之該材料包覆該閘極結構之該上表面之整體；以及在用於該取代間隔物結構之該材料上進行異向性蝕刻程序，以便將用於該取代間隔物結構之受沉積的該材料之一部分從該閘極結構之該上表面之至少一部分上面移除。
  16. 如申請專利範圍第13項所述之方法，其中，在該閘極凹穴中形成該取代閘極覆蓋結構包含進行保形沉積程序以形成該保形蝕刻終止層。
  17. 如申請專利範圍第16項所述之方法，其中，在該閘極凹穴中形成該取代閘極覆蓋結構包含：沉積該閘極覆蓋材料使其過量裝填該閘極凹穴；以及進行至少一個平坦化程序以移除受沉積的該閘極覆蓋材料置於該閘極凹穴外側之部分，並且其中，進行該至少一個平坦化程序進一步移除該保形蝕刻終止層置於該閘極凹穴外側之部分。
  18. 一種電晶體裝置，包含：閘極結構，置於半導電性基板中所界定之主動區上面，該閘極結構包含上表面與側壁；間隔物結構，置於該閘極結構之該側壁相鄰處，該間隔物結構具有界定於其中且位於該閘極結構之該側壁其中至少一者之至少一部分處之至少一個空氣空間，其中，該間隔物結構使該閘極結構之該上表面之一部分曝露；保形蝕刻終止層，置於該間隔物結構上並與該間隔物結構接觸且置於該閘極結構之該上表面之受曝露的該部分上並與該閘極結構之該上表面之受曝露的該部分接觸；閘極覆蓋結構，置於該保形蝕刻終止層上並與該 保形蝕刻終止層接觸；傳導閘極接觸開口，延伸穿透至少該閘極覆蓋結構與該保形蝕刻終止層，該傳導閘極接觸開口使該閘極結構之該上表面之至少一部分曝露，其中，該傳導閘極接觸開口係整個位於該主動區上面；以及傳導閘極接觸結構(CB)，置於該傳導閘極接觸開口中，其中，該傳導閘極接觸結構(CB)之整體係垂直置於該主動區上面。
  19. 如申請專利範圍第18項所述之裝置，其中，該間隔物結構在該閘極結構之整個周界周圍延展，並且係部分置於圍繞該主動區之隔離材料上面。
  20. 如申請專利範圍第18項所述之裝置，其中，該間隔物結構中之該至少一個空氣空間為在該閘極結構之整個周界周圍延展並且部分置於圍繞該主動區之隔離材料上面之連續空氣空間。
TW106145755A 2017-03-27 2017-12-26 形成相鄰電晶體之閘極之氣隙及在電晶體之主動區上面之閘極接觸的方法 TWI670762B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/469,701 US10211100B2 (en) 2017-03-27 2017-03-27 Methods of forming an air gap adjacent a gate of a transistor and a gate contact above the active region of the transistor
US15/469,701 2017-03-27

Publications (2)

Publication Number Publication Date
TW201843718A TW201843718A (zh) 2018-12-16
TWI670762B true TWI670762B (zh) 2019-09-01

Family

ID=63583608

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106145755A TWI670762B (zh) 2017-03-27 2017-12-26 形成相鄰電晶體之閘極之氣隙及在電晶體之主動區上面之閘極接觸的方法

Country Status (3)

Country Link
US (1) US10211100B2 (zh)
CN (1) CN108666268B (zh)
TW (1) TWI670762B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10170318B2 (en) 2017-04-28 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10263004B2 (en) 2017-08-01 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
US10396155B2 (en) * 2017-09-20 2019-08-27 Globalfoundries Inc. Semiconductor device with recessed source/drain contacts and a gate contact positioned above the active region
US10559470B2 (en) * 2018-01-22 2020-02-11 Globalfoundries Inc. Capping structure
US10879174B2 (en) * 2018-03-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US10861953B2 (en) 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10714342B2 (en) * 2018-07-31 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10937786B2 (en) * 2018-09-18 2021-03-02 Globalfoundries U.S. Inc. Gate cut structures
US11508827B2 (en) 2018-09-26 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer for a gate structure of a transistor
US10892338B2 (en) * 2018-10-24 2021-01-12 Globalfoundries Inc. Scaled gate contact and source/drain cap
US10886378B2 (en) 2019-01-02 2021-01-05 Globalfoundries Inc. Method of forming air-gap spacers and gate contact over active region and the resulting device
CN113314457B (zh) * 2020-02-27 2023-04-18 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
DE102020124588A1 (de) 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Prozesse zum entfernen von spitzen von gates
US11476347B2 (en) 2020-05-20 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Processes for removing spikes from gates
US11588030B2 (en) * 2020-09-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104512A1 (en) * 2010-10-28 2012-05-03 International Business Machines Corporation Sealed air gap for semiconductor chip
US20130075821A1 (en) * 2011-09-23 2013-03-28 Globalfoundries Inc. Semiconductor Device Comprising Replacement Gate Electrode Structures and Self-Aligned Contact Elements Formed by a Late Contact Fill
US20140110798A1 (en) * 2012-10-22 2014-04-24 Globalfoundries Inc. Methods of forming a semiconductor device with low-k spacers and the resulting device
US20140273385A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interface for metal gate integration
US9064801B1 (en) * 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
US20160365426A1 (en) * 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129235B2 (en) * 2007-03-15 2012-03-06 United Microelectronics Corp. Method of fabricating two-step self-aligned contact
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US8084311B1 (en) * 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
US8471343B2 (en) * 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild
US8637930B2 (en) * 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US9455254B2 (en) * 2014-11-07 2016-09-27 Globalfoundries Inc. Methods of forming a combined gate and source/drain contact structure and the resulting device
US9368572B1 (en) * 2015-11-21 2016-06-14 International Business Machines Corporation Vertical transistor with air-gap spacer
US10446653B2 (en) * 2016-11-15 2019-10-15 Globalfoundries Inc. Transistor-based semiconductor device with air-gap spacers and gate contact over active area

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104512A1 (en) * 2010-10-28 2012-05-03 International Business Machines Corporation Sealed air gap for semiconductor chip
US20130075821A1 (en) * 2011-09-23 2013-03-28 Globalfoundries Inc. Semiconductor Device Comprising Replacement Gate Electrode Structures and Self-Aligned Contact Elements Formed by a Late Contact Fill
US20140110798A1 (en) * 2012-10-22 2014-04-24 Globalfoundries Inc. Methods of forming a semiconductor device with low-k spacers and the resulting device
US20140273385A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interface for metal gate integration
US9064801B1 (en) * 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
US20160365426A1 (en) * 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same

Also Published As

Publication number Publication date
US10211100B2 (en) 2019-02-19
TW201843718A (zh) 2018-12-16
US20180277430A1 (en) 2018-09-27
CN108666268A (zh) 2018-10-16
CN108666268B (zh) 2023-03-31

Similar Documents

Publication Publication Date Title
TWI670762B (zh) 形成相鄰電晶體之閘極之氣隙及在電晶體之主動區上面之閘極接觸的方法
US10038065B2 (en) Method of forming a semiconductor device with a gate contact positioned above the active region
US12002869B2 (en) Gate contact structures and cross-coupled contact structures for transistor devices
US10177241B2 (en) Methods of forming a gate contact for a transistor above the active region and an air gap adjacent the gate of the transistor
US9455254B2 (en) Methods of forming a combined gate and source/drain contact structure and the resulting device
US9853110B2 (en) Method of forming a gate contact structure for a semiconductor device
US10204994B2 (en) Methods of forming a semiconductor device with a gate contact positioned above the active region
US10388770B1 (en) Gate and source/drain contact structures positioned above an active region of a transistor device
US9780178B2 (en) Methods of forming a gate contact above an active region of a semiconductor device
US10276674B2 (en) Method of forming a gate contact structure and source/drain contact structure for a semiconductor device
US10490455B2 (en) Gate contact structures and cross-coupled contact structures for transistor devices
US9899321B1 (en) Methods of forming a gate contact for a semiconductor device above the active region
US20220108950A1 (en) Metallization lines on integrated circuit products
US10297452B2 (en) Methods of forming a gate contact structure for a transistor
TW201916195A (zh) 形成導電接觸結構至半導體裝置之方法及所產生的結構
US11011604B2 (en) Semiconductor device with recessed source/drain contacts and a gate contact positioned above the active region
CN109300780B (zh) 形成栅极接触点的导电间隔物的方法以及所得装置
US9947589B1 (en) Methods of forming a gate contact for a transistor above an active region and the resulting device