TWI660597B - 雜訊產生器、包括雜訊產生器的積體電路、及其操作方法 - Google Patents

Abstract

一種雜訊產生器包括一選擇單元、一第一換碼器及一第一計算單元，該選擇單元適用於基於一第一函數輸出對應於第一種子的第一元素、及基於一第二函數輸出對應於第二種子的第二元素，該第一換碼器適用於基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素，該第一計算單元，適用於基於第一對元素產生一第一雜訊，其中第一函數與第二函數之乘積係為一高斯隨機變數。

Description

雜訊產生器、包括雜訊產生器的積體電路、及其操作方法

各種實施例關於一種雜訊產生器，且尤其是關於一種能夠產生複數個雜訊組的雜訊產生器。

電子系統或通訊系統可透過各種信號的輸入及對輸入的反應來操作。系統中的各種信號可包括在其傳輸期間發生的錯誤，且錯誤可造成系統的故障。為了防止錯誤，一直開發用於偵測及校正發生在信號中之錯誤的各種技術。例如，錯誤校正碼(ECC,error correction code)單元可包括在系統中以進行錯誤校正操作。此外，測試設備可輸入可能發生在系統中的錯誤，分析系統對錯誤的反應，且藉此測試系統是否正常操作。

在本發明之實施例中，一種雜訊產生器可包括：一選擇單元，適用於基於一第一函數輸出對應於第一種子的第一元素、及基於一第二函數輸出對應於第二種子的第二元素；一第一換碼器，適用於基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素；及一第一計算單元，適用於基於第一對元素產生一第一雜訊，其中第一函數與第二函數之乘積係為一高斯隨機變數。

在本發明之實施例中，一種積體電路可包括：一第一錯誤校正 碼(ECC)單元，適用於編碼第一資料以產生一第一碼字；及一雜訊產生器，適用於產生一第一雜訊以插入第一碼字中。雜訊產生器可包括：一選擇單元，適用於基於一第一函數輸出對應於第一種子的第一元素、及基於一第二函數輸出對應於第二種子的第二元素；一第一換碼器，適用於基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素；及一第一計算單元，適用於基於第一對元素產生第一雜訊，其中第一函數與第二函數之乘積係為一高斯隨機變數。

在本發明之實施例中，一種用於操作積體電路的方法可包括：接收第一種子及第二種子；基於一第一函數輸出對應於第一種子的第一元素、及基於一第二函數輸出對應於第二種子的第二元素；基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素；基於第一對元素產生一第一雜訊；編碼第一資料以產生插入第一雜訊的一第一碼字；及判定是否基於已編碼之第一資料來偵測且校正發生在第一碼字中的錯誤。

10‧‧‧雜訊產生器

100‧‧‧選擇單元

1000‧‧‧積體電路

1100‧‧‧第一ECC單元

1110‧‧‧第一編碼器

1120‧‧‧第一解碼器

1200‧‧‧第二ECC單元

1210‧‧‧第二編碼器

1220‧‧‧第二解碼器

1300‧‧‧判定單元

20‧‧‧雜訊產生器

200a‧‧‧第一換碼器

200b‧‧‧第二換碼器

300a‧‧‧第一計算單元

300b‧‧‧第二計算單元

ad1‧‧‧加法器

ad2‧‧‧加法器

ad_a‧‧‧加法器

ad_b‧‧‧加法器

c1‧‧‧第一碼字

c2‧‧‧第一碼字

c_n1‧‧‧錯誤產生碼字

d1‧‧‧資料

d_c1‧‧‧原始資料

f‧‧‧第一元素

f<1：n>‧‧‧第一元素

f_g1<1：n>‧‧‧第一對元素

g‧‧‧第二元素

g<1：n>‧‧‧第二元素

idx1‧‧‧第一索引組

lut_f‧‧‧第一表格

lut_g‧‧‧第二表格

m_a‧‧‧乘法器

m_b‧‧‧乘法器

m_a<1>~m_a<n>‧‧‧乘法器

m_b<1>~m_b<n>‧‧‧乘法器

rv‧‧‧高斯隨機變數

rv1‧‧‧第一雜訊

rv2‧‧‧第二雜訊

sd_f<1：n>‧‧‧第一種子

sd_g<1：n>‧‧‧第二種子

{rv1}‧‧‧第一雜訊組

{rv2}‧‧‧第二雜訊組

配合所附之圖式來說明特徵、態樣、及實施例，其中： 〔圖1〕係繪示根據本發明之實施例之雜訊產生器的方塊圖。

〔圖2〕係繪示圖1所示之選擇單元之操作的圖。

〔圖3〕係繪示圖1所示之第一換碼器之操作的圖。

〔圖4〕係繪示圖1所示之第一計算單元的詳細圖。

〔圖5〕係繪示圖1所示之雜訊產生器之操作方法的流程圖。

〔圖6〕係繪示根據本發明之實施例之雜訊產生器的方塊圖。

〔圖7〕係繪示圖6所示之第二換碼器之操作的圖。

〔圖8〕係繪示圖6所示之第二計算單元的詳細圖。

〔圖9〕係繪示根據本發明之實施例之積體電路的方塊圖。

以下，下面將參考遍及示範實施例之附圖來說明雜訊產生器及包括雜訊產生器的積體電路。

圖1係繪示根據本發明之實施例之雜訊產生器10的方塊圖。

雜訊產生器10可能產生第一雜訊rv1。產生的第一雜訊rv1被輸入至電子系統或通訊系統，且可能對對應系統有影響。各種類型的雜訊有可能被產生在作為傳送如資料之信號所經過之路徑的通道中。可使用第一雜訊rv1以觀察電子系統或通訊系統對雜訊的反應。

雜訊產生器10可包括選擇單元100、第一換碼器200a、及第一計算單元300a。

選擇單元100可基於第一函數輸出對應於第一種子sd_f<1：n>的第一元素f<1：n>，且基於第二函數輸出對應於第二種子sd_g<1：n>的第二元素g<1：n>。第一函數與第二函數之乘積可為高斯隨機變數。

第一換碼器200a可基於各別第一元素f<1：n>及各別第二元素g<1：n>彼此對應的第一對應關係來產生第一對元素f_g1<1：n>。第一換碼器200a可基於第一索引組idx1產生第一對元素f_g1<1：n>，每對係由彼此對應之一對的一個第一元素及一個第二元素構成。第一對應關係可基於第一索引組idx1來表示第一元素f<1：n>及第二元素g<1：n>彼此一對一對應的狀態。

第一計算單元300a可基於第一對元素f_g1<1：n>透過計算來產生第一雜訊rv1。

雜訊產生器10基於所輸入的第一種子sd_f<1：n>及第二種子sd_g<1：n>來產生第一雜訊rv1的一系列操作可同時被定義為雜訊產生操作。雜訊產生器10可在各別雜訊產生操作中被輸入不同第一種子sd_f<1：n>及不同第二種子sd_g<1：n>，且可在所有上述情況中產生不同第一雜訊。不同第一雜訊可形成第一雜訊組。形成的第一雜訊組可具有高斯分布特性。雜訊產生器10可產生加成性白高斯雜訊(AWGN,additive white Gaussian noise)。

圖2係用於敘述圖1所示之選擇單元100之操作的圖。參考圖2，有顯示選擇單元100，其包括基於第一函數的第一表格lut_f及基於第二函數的第二表格lut_g。

用於從第一種子sd_f<1：n>產生第一元素f<1：n>之第一函數及用於從第二種子sd_g<1：n>產生第二元素g<1：n>之第二函數的乘積可為高斯隨機變數。亦即，第一函數及第二函數可為高斯隨機變數的因式。例如，第一函數及第二函數可為基於用於產生高斯隨機變數之Box-Muller方法獲得的因式。例如當第一函數f(sd_f)及第二函數g(sd_g)的乘積是高斯隨機變數rv時，關係可表示為下列等式。

rv=f(sd_f)*g(sd_g)

參考上面等式，第一函數f(sd_f)可為第一種子sd_f的函數。第二函數g(sd_g)可為第二種子sd_g的函數。

參考圖2，選擇單元100可被輸入第一種子sd_f<1：n>及第二種子sd_g<1：n>。可選擇第一種子sd_f<1：n>及第二種子sd_g<1：n>為在[0,1]之範圍 內彼此獨立的均勻隨機變數。

選擇單元100可基於第一函數輸出各別對應於第一種子sd_f<1：r>的第一元素f<1：n>。選擇單元100可輸出藉由將各別第一種子sd_f<1：n>代入第一函數之等式f=(-ln(sd_t))中所獲得的值作為第一元素f<1：n>。例如，選擇單元100可藉由參考基於第一函數的第一表格lut_f來輸出第一元素f<1：n>。

第一表格lut_f可包括關於藉由將在[0,1]之範圍內能夠被輸入作為第一種子sd_f之值代入第一函數之等式中所獲得之值的資訊，亦即，關於第一元素f之資訊。例如，在第一表格lut_f中，若將第一種子sd_f輸入為0，則其對應之第一元素f基於第一函數可為無限發散的值。在第一表格lut_f中，若將第一種子sd_f輸入為1，則其對應之第一元素f基於第一函數可為0。第一表格lut_f可包括關於分別對應於輸入之第一種子sd_f<1：n>之第一元素f<1：n>的資訊。

選擇單元100可基於第二函數輸出分別對應於第二種子sd_g<1：n>之第二元素g<1：n>。選擇單元100可輸出藉由將各別第二種子sd_g<1：n>代入第二函數之等式g=(2)*cos(2π*(sd_g))中所獲得的值作為第二元素g<1：n>。例如，選擇單元100可藉由參考基於第二函數之第二表格lut_g來輸出第二元素g<1：n>。

第二表格lut_g可包括關於藉由將在[0,1]之範圍內能夠被輸入作為第二種子sd_g之值代入第二函數之等式中所獲得之值的資訊，亦即，關於第二元素g之資訊。例如，在第二表格lut_g中，若將第二種子sd_g輸入為0，則其對應之第二元素g基於第一函數可為2。在第二表格lut_g中，若將第二種子 sd_g輸入為1，則其對應之第二元素g基於第一函數可為2。第二表格lut_g可包括關於分別對應於輸入之第二種子sd_g<1：n>之第二元素g<1：n>的資訊。

圖3係用於敘述圖1所示之第一換碼器200a之操作方法的圖。參考圖3，有顯示排成第一對應關係的第一元素f<1：n>及第二元素g<1：n>、及圖1中之第一對元素f_g1<1：n>，亦即，f_g1<1>至f_g1<n>。

第一換碼器200a可在第一對應關係中設定從選擇單元100輸出的第一元素f<1：n>及第二元素g<1：n>。第一對應關係可為第一元素f<1：n>及第二元素g<1：n>基於第一索引組idx1彼此一對一對應的狀態。例如，第一元素f<1>可對應於第二元素g<1>。第一元素f<n>可對應於第二元素g<n>。

可設定索引組為列出對應於各別第一元素f<1：n>之各別第二元素g<1：n>的索引之組。索引組可表示對應於依序固定第一元素f<1：n>之索引排列的第二元素g<1：n>之索引排列。例如，第一索引組idx1可表示對應於第一元素f<1：n>之連續索引排列{1,2,...,n-1,n}的第二元素g<1：n>之索引排列{1,2,...,n-1,n}。

參考圖3，第一換碼器200a可基於第一對應關係產生各由彼此對應之一對的一個第一元素f及一個第二元素g構成的第一對元素f_g1<1>至f_g1<n>。例如，各別第一對元素f_g1<1>可由彼此對應之一對的第一元素f<1>及第二元素g<1>構成。產生的第一對元素f_g1<1>至f_g1<n>可被提供至第一計算單元300a。

圖4係圖1所示之第一計算單元300a的詳細圖。

根據關於上面等式所述之第一函數及第二函數的特性，構成從第一換碼器200a輸出之各別第一對元素f_g1<1：n>的第一元素f與第二元素g之 乘積可具有高斯分布特性。第一計算單元300a可根據用於第一元素f與第二元素g之乘積的中央極限定理來進行計算，且可產生具有更改善之高斯分布特性的第一雜訊rv1。

參考圖4，第一計算單元300a可透過基於第一對元素f_g1<1：n>的計算來產生第一雜訊rv1。第一計算單元300a可包括乘法器m_a<1>至m_a<n>和m_a、及加法器ad_a。乘法器m_a<1>至m_a<n>可相乘彼此對應的第一元素f與第二元素g且構成各別第一對元素f_g1<1：n>。加法器ad_a可相加乘積結果，且乘法器m_a可相乘加法結果及1/n。第一計算單元300a可輸出乘法器m_a的輸出作為第一雜訊rv1。

圖5係用於說明圖1所示之雜訊產生器10之操作方法的流程圖。

之後，將參考圖1至圖5詳細說明雜訊產生器10之操作方法。

在步驟S110中，選擇單元100可被輸入第一種子sd_f<1：n>及第二種子sd_g<1：n>。可選擇第一種子sd_f<1：n>及第二種子sd_g<1：n>為在[0,1]之範圍內彼此獨立的均勻隨機變數。

在步驟S120中，選擇單元100可藉由參考第一表格lut_f來輸出分別對應於第一種子sd_f<1：n>的第一元素f<1：n>，且可藉由參考第二表格lut_g來輸出分別對應於第二種子sd_g<1：n>的第二元素g<1：n>。

在步驟S130中，第一換碼器200a可基於各別第一元素f<1：n>與各別第二元素g<1：n>彼此對應之第一對應關係產生第一對元素f_g1<1：n>。

在步驟S140中，第一計算單元300a可基於第一對元素f_g1<1：n>來產生第一雜訊rv1。第一計算單元300a可根據中央極限定理來進行計算，且可產生具有更改善之高斯分布特性的第一雜訊rv1。

圖6係繪示根據本發明之實施例之雜訊產生器20的方塊圖。在圖6中，將使用與圖1相同的元件符號指示大體上與圖1之雜訊產生器10之構成元件相同的構成元件，且將省略用於對應構成元件的詳細說明。

雜訊產生器20可包括選擇單元100、第一換碼器200a、第一計算單元300a、第二換碼器200b、及第二計算單元300b。

第二換碼器200b可基於各別第一元素f<1：n>及各別第二元素g<1：n>彼此對應的第二對應關係來產生第二對元素f_g2<1：n>。第二換碼器200b可基於第二索引組idx2產生第二對元素f_g2<1：n>，各別第二對元素f_g2<1：n>由彼此對應之一對的一個第一元素及一個第二元素之構成。第二對應關係可是第一元素f<1：n>基於第二索引組idx2一對一對應於第二元素g<1：n>的狀態。

第二計算單元300b可基於第二對元素f_g2<1：n>透過計算來產生第二雜訊rv2。

由於第一索引組idx1及第二索引組idx2可彼此不同，因此由第一換碼器200a形成的第一對應關係與由第二換碼器200b形成的第二應關係可彼此不同。藉此，第一換碼器200a及第二換碼器200b可產生彼此不同的第一對元素f_g1<1：n>及第二對元素f_g2<1：n>，且第一計算單元300a及第二計算單元300b也可產生彼此不同的第一雜訊rv1及第二雜訊rv2。

雜訊產生器20可在一次雜訊產生操作的同時產生彼此不同的第一雜訊rv1及第二雜訊rv2。雜訊產生器20可在各別雜訊產生操作中被輸入不同第一種子sd_f<1：n>及不同第二種子sd_g<1：n>，且在所有上述情況中可產生不同第一雜訊(亦即，第一雜訊組)，且同時可產生不同第二雜訊(亦即，第二雜訊組)。所產生的第一雜訊組及第二雜訊組之各者可具有高斯分布特性。

雖然圖6顯示雜訊產生器20包括兩個換碼器200a及200b和兩個計算單元300a及300b，但注意雜訊產生器可包括根據本發明之實施例的至少三個換碼器及至少三個計算單元。亦即，雜訊產生器在每次的雜訊產生操作中可產生至少三個雜訊。

圖7係用於說明圖6所示之第二換碼器200b之操作的圖。參考圖7，有顯示排成第二對應關係的第一元素f<1：n>及第二元素g<1：n>、及第二對元素f_g2<1：n>。

第二換碼器200b當與第一換碼器200a比較時可大體上具有相同配置且可以相同方式操作，除了參考到第二索引組idx2之外。第二換碼器200b可基於第二索引組idx2在不同於圖3之第一對應關係的第二對應關係中設定從選擇單元100輸出的第一元素f<1：n>及第二元素g<1：n>。在第二對應關係中，例如，第一元素f<1>可對應於第二元素g<2>且第一元素f<n>可能對應於第二元素g<1>。

如上面定義，索引組可表示對應於依序固定第一元素f<1：n>之索引排列的第二元素g<1：n>之索引排列。例如，第二索引組idx2可表示對應於第一元素f<1：n>之連續索引排列{1,2,...,n-2,n-1,n}的第二元素g<1：n>之索引排列{2,3,...,n-1,n,1}。

參考圖7，第二換碼器200b可基於第二對應關係產生第二對元素f_g2<1：n>，各別第二對元素f_g2<1：n>係由彼此對應之一對的一個第一元素f及一個第二元素g構成。例如，第二對元素f_g2<1>可由彼此對應的第一元素f<1>及第二元素g<2>構成。產生的第二對元素f_g2<1：n>可被提供至第二計算單元300b。

圖8係圖6所示之第二計算單元300b的詳細圖。

第二計算單元300b當與第一計算單元300a比較時可大體上具有相同配置且可以相同方式操作。第二計算單元300b可透過基於第二對元素f_g2<1：n>的計算來產生第二雜訊rv2。第二計算單元300b可包括乘法器m_b<1>至m_b<n>和m_b、及加法器ad_b。

圖9係繪示根據本發明之實施例之積體電路1000的方塊圖。

積體電路1000可包括第一ECC單元1100、第二ECC單元1200、雜訊產生器20、及判定單元1300。

第一ECC單元1100可進行偵測及校正發生在資料d1中之錯誤的錯誤校正操作。第一ECC單元1100可包括第一編碼器1110及第一解碼器1120。

第一編碼器1110可編碼資料d1，使得可偵測且校正後續有可能發生在被輸入之資料d1中的錯誤。在編碼中，第一編碼器1110可產生資料d1的同位資料且可藉由將產生之同位資料加至資料d1來產生第一碼字c1。

第一解碼器1120可偵測且校正在第一碼字c1中插入第一雜訊組{rv1}的錯誤產生碼字c_n1的錯誤，作為雜訊。第一解碼器1120可將錯誤校正的第一碼字解碼成編碼之前的原始資料d_c1，且可輸出該原始資料d_c1。

第二ECC單元1200可包括第二編碼器1210及第二解碼器1220。由於第二編碼器1210及第二解碼器1220的配置及操作方法可大體上與第一編碼器1110及第一解碼器1120的配置及操作方法相同，因此將省略其詳細說明。

雜訊產生器20的配置及操作方法大體上與圖6所示之雜訊產生 器20的配置及操作方法相同。雜訊產生器20可產生並輸出具有高斯分布特性的第一雜訊組{rv1}及第二雜訊組{rv2}。可透過加法器ad1將第一雜訊組{rv1}插入從第一編碼器1110輸出的第一碼字c1中作為雜訊(亦即，錯誤)。可透過加法器ad2將第二雜訊組{rv2}插入從第二編碼器1210輸出的第二碼字c2中作為雜訊(亦即，錯誤)。

雜訊產生器20可平行產生第一及第二雜訊組{rv1}及{rv2}。同時產生的第一及第二雜訊組{rv1}及{rv2}可大體上分別被同時插入第一及第二碼字c1及c2中作為錯誤。各別第一及第二ECC單元1100及1200可大體上同時進行錯誤校正操作。

判定單元1300可判定第一ECC單元1100及第二ECC單元1200是否正常操作。亦即，判定單元1300可判定第一解碼器1120及第二解碼器1220是否已適當地偵測且校正發生在碼字c1及c2中的錯誤。例如，判定單元1300可透過參考並比較輸入至第一ECC單元1100及第二ECC單元1200及從第一ECC單元1100及第二ECC單元1200輸出的資料d1、d_c1、d2及d_c2來測試第一ECC單元1100及第二ECC單元1200的效能。當第一ECC單元1100及第二ECC單元1200大體上同步地進行錯誤校正操作時，判定單元1300可大體上同步地測試各別第一及第二ECC單元1100及1200的效能。

由於根據本發明之實施例的積體電路1000可大體上同步地測試複數個各別ECC單元的效能，因此可能縮短測試時間。

儘管上面已說明某些實施例，但本領域之技藝者將了解所述之實施例只是舉例。因此，本文所述之雜訊產生器及包括雜訊產生器的積體電路不應基於所述之實施例為限。反而，本文所述之雜訊產生器及包括雜訊產生器 的積體電路應該只限於當關聯於上面敘述及附圖採用時遵循的申請專利範圍。

Claims (20)

1. 一種雜訊產生器，包含：一選擇單元，適用於基於一第一函數輸出對應於第一種子的第一元素、及基於一第二函數輸出對應於第二種子的第二元素；一第一換碼器，適用於基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素；及一第一計算單元，適用於基於該等第一對元素產生一第一雜訊，其中該第一函數與該第二函數之乘積係為一高斯隨機變數。
2. 如請求項1所述之雜訊產生器，其中該第一換碼器基於一第一索引組產生該等第一對元素，各該第一對元素包括一對的一第一元素及對應的一第二元素。
3. 如請求項1所述之雜訊產生器，其中該選擇單元參考一第一表格及一第二表格，該第一表格包括關於該等第一種子及該等第一元素之對應關係的資訊，第二表格包括關於該等第二種子及該等第二元素之對應關係的資訊。
4. 如請求項1所述之雜訊產生器，更包含：一第二換碼器，適用於基於各別第一元素及各別第二元素彼此對應的一第二對應關係來產生第二對元素。
5. 如請求項4所述之雜訊產生器，其中該第一對應關係及該第二對應關係彼此不同。
6. 如請求項4所述之雜訊產生器，其中該第二換碼器基於一第二索引組產生該等第二對元素，各該第二對元素包括一對的一第一元素及對應的一第二元素。
7. 如請求項5所述之雜訊產生器，更包含：一第二計算單元，適用於基於該等第二對元素產生一第二雜訊。
8. 一種積體電路，包含：一第一錯誤校正碼(ECC)單元，適用於編碼第一資料以產生一第一碼字；及一雜訊產生器，適用於產生一第一雜訊以插入該第一碼字中，該雜訊產生器包含：一選擇單元，適用於基於一第一函數輸出對應於第一種子的第一元素、及基於一第二函數輸出對應於第二種子的第二元素；一第一換碼器，適用於基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素；及一第一計算單元，適用於基於該等第一對元素產生該第一雜訊，其中該第一函數與該第二函數之乘積係為一高斯隨機變數。
9. 如請求項8所述之積體電路，更包含：一判定單元，適用於判定該第一ECC單元是否偵測且校正發生在該第一碼字中的錯誤。
10. 如請求項8所述之積體電路，其中該第一換碼器基於一第一索引組產生該等第一對元素，各該第一對元素包括一對的一第一元素及對應的一第二元素。
11. 如請求項8所述之積體電路，其中該選擇單元參考一第一表格及一第二表格，該第一表格包括關於該等第一種子及該等第一元素之對應關係的資訊，該第二表格包括關於該等第二種子及該等第二元素之對應關係的資訊。
12. 如請求項8所述之積體電路，其中該雜訊產生器更包含：一第二換碼器，適用於基於各別第一元素及各別第二元素彼此對應的一第二對應關係來產生第二對元素。
13. 如請求項12所述之積體電路，其中該第一對應關係及該第二對應關係彼此不同。
14. 如請求項12所述之積體電路，其中該第二換碼器基於一第二索引組產生該等第二對元素，該等第二對元素之各者包括一對的一第一元素及對應的一第二元素。
15. 如請求項12所述之積體電路，其中該雜訊產生器更包含：一第二計算單元，適用於基於該等第二對元素產生一第二雜訊。
16. 如請求項15所述之積體電路，更包含：一第二ECC單元，適用於編碼第二資料以產生一第二碼字，其中該第二雜訊被插入該第二碼字中。
17. 如請求項16所述之積體電路，其中該雜訊產生器平行產生該第一雜訊及該第二雜訊，其中各別第一雜訊及各別第二雜訊大體上被同步插入各別第一碼字及各別第二碼字中，且其中該第一ECC單元及該第二ECC單元大體上同步地進行錯誤校正操作。
18. 一種用於操作一積體電路的方法，該方法包含：接收第一種子及第二種子；基於一第一函數輸出對應於該等第一種子的第一元素、及基於一第二函數輸出對應於該等第二種子的第二元素；基於各別第一元素及各別第二元素彼此對應的一第一對應關係來產生第一對元素；基於該等第一對元素產生一第一雜訊；編碼第一資料以產生被插入該第一雜訊的一第一碼字；及判定是否基於已編碼之該第一資料來偵測且校正發生在該第一碼字中的錯誤。
19. 如請求項18所述之方法，其中該第一函數與該第二函數之乘積係為一高斯隨機變數。
20. 如請求項18所述之方法，更包含：產生一第二雜訊；編碼第二資料以產生被插入該第二雜訊的一第二碼字；及判定是否基於已編碼之該第二資料來偵測且校正發生在該第二碼字中的錯誤。