CN106291011B - 一种基于fpga的随机脉冲发生器 - Google Patents

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Abstract

本发明请求保护一种基于FPGA的随机脉冲发生器，其主要包括通用异步收发传输器模块、控制和命令解析单元、伪随机数发生器模块、判决模块、加权因子模块、高斯白噪声发生器模块；其中通用异步收发传输器模块用于接收来自上位机的控制信息，然后送给控制和命令解析单元进行命令的解析；所述控制和命令解析单元用于复位系统、设定内部参数及命令的解析；伪随机数发生器模块用于产生伪随机数序列；判决模块用于将控制和命令解析模块得到的门限值和伪随机数模块产生的数值判决输出0、1脉冲序列；加权因子模块用于产生加权因子；高斯白噪声发生器模块用于生成高斯白噪声；本发明结构简单、容易实现、集成度高、硬件消耗低、发生器参数灵活可设。

Description

一种基于FPGA的随机脉冲发生器
技术领域
本发明涉及一种随机脉冲生成装置，属于数字信息处理领域。具体讲的是一种基于FPGA生成随机脉冲噪声的装置。
背景技术
近年来PLC快速发展，传输速率大幅提高，被称为宽带电力线通信(Broadbandover Power Line,BPL)，成为解决宽带网络瓶颈——“最后一公里”的新的接入技术。在能源信息化的大背景下，智能电网、物联网、能源互联网等一系列概念的提出，使PLC在能源计量和控制方面成为一种新的发展方向。比如自动抄表(Automated Meter Reading,AMR)和自动化仪表管理(Automated Meter Management,AMM)等技术已经在部分地区得到推广。
宽带电力线通信中的噪声远比其他专用通信线路中的噪声复杂，是研究电力线通信的难点。电力线开放式信道环境下的宽带电力线噪声骚扰是影响其性能的最重要因素。目前电力线噪声主要研究理论建模，缺乏噪声硬件实现方法的研究
较其他通信信道不同，电力线通信信道一个显著的特点是信道中的脉冲干扰大部分是由连接到电力线的用电设备所引起，这些用电设备在开关闭合和断开，以及在工作中都会引起大量的脉冲噪声。这些冲击噪声能严重干扰电力线信道中传输的数字信息，甚至能引起数据的突发性错误。Middleton Class-A噪声频谱带宽比接收机带宽窄，不会在接收机前端产生瞬态响应。该模型的概率密度函数为：
其中：
PLC信道中,式(1)参数z是各种噪声的组合，包括高斯背景噪声、窄带干扰、同步冲击噪声和异步冲击噪声。式(3)中:表示特定状态的噪声方差。在文献中，该Class-A模型可以由条件高斯分布噪声序列表示。噪声样本是独立同分布的，每个时间样值是由随机噪声状态m决定。该噪声状态是从集合m∈(m＝0,1,2,3,...)中选择，且其服从泊松分布，使得在一个给定状态的概率等于式(4)。依据式(2)每个噪声样本都呈高斯分布，它的方差是由噪声状态m决定。因此从式(1)可以看出，Class-A噪声的概率密度函数仅仅是所有条件高斯的概率密度乘以与之对应状态出现概率的总和。式(3)中A是冲击指数，等于单位时间内接收的平均脉冲数与脉冲持续时间的乘积。冲击指数A决定了噪声可以任意接近高斯噪声和泊松过程。A越小，冲击性越强；A越大，噪声的统计特性越接近于高斯噪声(例如，当A＝10，Class-A脉冲噪声可以视作高斯噪声)。Γ是高斯噪声分量的平均功率与冲击噪声分量的平均功率比率，当Γ不等于0，m＝0就是高斯噪声分量。σ2是Class-A总噪声功率，且
本文直接使用基于物理统计分析的Middleton Class-A脉冲噪声模型建模脉冲噪声。该模型能很好的应用于电力线通信中的随机噪声的建模，因此被广泛采用。然而目前对Middleton Class-A模型都只是理论和仿真，没有相关的软硬件设计实现。本文提出了基于FPGA的class-A噪声模拟器。为能在实验室环境下测试不同噪声下的宽带载波通信系统提供了方便。达到对宽带载波芯片的研发、选型、测试的目的。
另外，本文使用的仿真工具是System Generator，它是Xilinx公司的系统级建模工具，扩展MathWorks公司的MATLAB/Simulink平台，可以图形化实现信号处理系统的抽象算法，并将抽象算法转化成可靠的硬件实现。System Generator提供了系统级设计能力，允许在相同的环境内进行软、硬件仿真、执行和验证，并不需要书写HDL代码，较传统RTL具有图形化操作，简单易用、丰富的模块直接调用，屏蔽了底层操作等优点，大幅度缩短了设计时间。System Generator中Black Box模块支持已有的VHDL，Verilog和EDIF程序，和其他的模块一样，参与仿真、编译到硬件。目前，基于System Generator的设计方法已在复杂系统实现中展现了强大的潜能，必将成为未来主流的FPGA开发技术之一。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种结构简单、容易实现、集成度高、硬件消耗低、发生器参数灵活可设的基于FPGA的随机脉冲发生器。本发明的技术方案如下：
一种基于FPGA的随机脉冲发生器，其包括通用异步收发传输器模块、控制和命令解析单元、门限值模块、伪随机数发生器模块、判决模块、加权因子生成模块、高斯白噪声发生器模块及乘法器模块；其中所述通用异步收发传输器模块用于接收来自上位机的控制信息，然后送给控制和命令解析单元进行命令的解析；所述控制和命令解析单元用于复位系统、设定内部参数及命令的解析；伪随机数发生器模块用于产生伪随机数序列；判决模块是用于将设定的门限值模块(103)的门限值和伪随机数发生器模块产生的数值进行比较并判决；加权因子生成模块用于生成加权因子；高斯白噪声发生器模块用于生成高斯白噪声；乘法器模块用于加权因子和高斯白噪声的相乘，然后输出的即为随机脉冲噪声。
进一步的，所述控制和命令解析单元通过控制线连接到门限值模块、伪随机数发生器模块和加权因子模块；伪随机数发生器模块和门限值模块分别通过数据线连接到判决模块，判决模块通过数据线连接到加权因子生成模块，加权因子生成模块和高斯白噪声发生器模块通过数据线连接到乘法器模块。
进一步的，所述所述控制和命令解析单元用于复位系统、设定内部参数；内部参数参数包括伪随机数的初始种子、判决门限值、高斯噪声平均功率与脉冲噪声平均功率的比值、噪声总功率。
进一步的，所述控制和命令解析单元还用于命令的解析，这些命令包括：修改伪随机数发生器的初始种子、更新判别门限的阈值、总噪声功率大小以及加权因子部分控制脉冲幅度的高斯噪声功率与脉冲噪声功率的比值。
进一步的，所述伪随机数发生器模块为13位伪随机数发生器，采用线性同余法的算法产生，预设一个id＝0的初值，每个周期id加1，当计数器计数到满周期的时候，将id作为下一个周期的种子，这样就可以在每个周期都有不同的种子，从而将该随机数的周期延长至67108864，也即226。
进一步的，所述加权因子生成模块采用泊松序列发生器产生泊松序列值，用除法器除以脉冲指数A，修改成为泊松序列值乘以常数1/A，System Generator中的Constant模块可以在子系统的上层封装或者mdl文件打开时预加载所需参数进行自动输入变量。
进一步的，所述高斯白噪声发生器是用Box-Muller算法和中心极限定理相结合的方法生成高斯白噪声。
进一步的，所述伪随机数发生器模块先用伪随机数发生器产生一定范围内呈均匀分布的随机数，然后在输出的序列中加判别门限输出0、1序列，门限的大小依据伯努利试验中事件出现的概率设定；当判定小于门限时输出1，且门限较小时就可以认为序列中1的出现是小概率事件，产生呈均匀分布的随机数常采用线性同余法。
本发明的优点及有益效果如下：
本发明是一种基于FPGA的随机脉冲发生器及生成方法，填补了目前没有相关硬件实现Class-A脉冲噪声发生器的空白。本发明提供的脉冲噪声发生器结构简单、容易实现、集成度高、硬件消耗低、发生器参数灵活可设，能够很好的满足实验室所需模拟电力线中随机脉冲噪声的要求。
附图说明
图1是本发明提供优选实施例图1是根据本发明的实施例提供的基于FPGA随机脉冲生成装置的整体结构的示意图。
图2是本发明具体实现的整体系统框图。
图3是实现本发明图2中第一部分泊松序列的VHDL程序流程图。
图4是FPGA实现泊松系列的ModelSim时序图。
图5是FPGA生成泊松序列和理论泊松序列概率密度对比图。
图6是FPGA生成泊松序列脉冲到达时刻与MATLAB中理论泊松序列多次平均的到达时刻的比较。
图7是根据图2用XILINX BlockSet库下的Block搭建的Class-A随机脉冲系统图。
图8是把除法器改进成乘法器Mult1后XILINX BlockSet库中的WaveScope模块显示的该乘法器的时序图。
图9是本发明整个系统的时序图。
图10是根据图7搭建的Block连接图编译以后的Simulink时域图。
图11是本发明装置生成Class-A脉冲噪声和Middleton Class-A脉冲理论生成的概率密度对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明的技术方案如下：
图1给出了本发明的结构框图，采用Xilinx公司第六代Spartan系列XC6SLX100芯片来完成Class-A脉冲噪声发生器的工程实现。Spartan6系列是一类低成本高容量的FPGA，Spartan6系列采用成熟的45nm低功耗铜制程技术制造，能在功耗、性能、成本之间很好地平衡。XC6SLX100芯片可用的资源包括：101261个逻辑单元，最大4824Kb的Block RAM、180个DSP48A1Slice、498个I/O口。Spartan6特别适合于高容量的逻辑设计、面向用户的DSP设计、低成本设计，可提供集成软硬件组件的目标设计平台。
图2所示Class-A脉冲噪声发生器可分泊松序列发生器、加权因子、高斯白噪声发生器三部实现泊松序列发生器的实现。泊松序列发生器的设计是基于伯努利试验模型。如果伯努利试验中的n不小于100，同时P不大于0.1，n×p的值合适，则进行n重伯努利试验，输出序列相邻1之间的时间间隔呈指数分布，则0、1序列呈泊松分布。在泊松强度小于0.1时，几乎不会有2的出现，因此本设计可以较准确的实现脉冲指数A小于0.1的情况，本文只介绍脉冲指数A＝0.01的实现方法。
首先用伪随机数发生器产生一定范围内呈均匀分布的随机数，然后在输出的序列中加判别门限输出0、1序列。门限的大小依据伯努利试验中事件出现的概率设定。当判定小于门限时输出1，且门限较小时就可以认为序列中1的出现是小概率事件。产生呈均匀分布的随机数常采用线性同余法，简称为LGG法(Linear Congruential Generator)，也称混合同余法。它是目前利用计算机生成均匀随机数最普遍和最广泛的方法，递推公式为公式(5)。
其中：x0为初始种子，a为乘子，c为增量，m为模数。x0，a，c，m均为非负整数。线性同余法产生的随机数具有很好的统计特性，产生速度快。由式(5)可知，{xi}存在一个周期，且周期T≤m。如果选择的参数合适，可使该序列由更长的周期，甚至可达到满周期。达到满周期的条件为：
m＝2L(L为整数的位数字长)；
a＝4α+1(α为任意正整数)；
c＝2β+1(β为任意正整数)；
x0为任意非负整数
加权因子的实现。依照式(3)可知加权因子是一系列加法器、乘法器，除法器、延迟单元，常数单元、平方根模块连接而成。呈泊松分布的序列m用除法器除以脉冲指数A，与功率比Γ求和，然后除以常数1与Γ的和，接着用乘法器与噪声总功率相乘得到特定噪声方差，即式(3)中的最后开根号即得加权因子。在后面的硬件实现部分，本文使用一种改进的运算方式，避免了除法器的使用。
高斯白噪声发生器理论分析。高斯白噪声发生器(WGNG)是用Box-Muller算法和中心极限定理相结合的方法生成高斯白噪声。该方法既解决了中心极限定理误差比较大和分辨率较低的不足，又克服了Box-Muller算法误差变化大，收敛慢的缺点。实现方法：Box-Muller算法是使用在[0,1]上服从均匀分布的两个独立随机变量转换生成一个单位随机变量。它是通过在ROM中存储Box-Muller函数值，并用均匀随机变量处理这些数值来实现该算法。根据中心极限定理，多路同一分布的随机数之和是近似正太分布的。数学期望M(X)、方差σ2(X)分别为：
最后用到乘法器，根据不同加权因子乘以高斯噪声，就得不同方差的高斯噪声，Class-A脉冲噪声序列可以用式(5)表示：
I(i)＝σm·G(i) (8)
其中I(i)脉冲噪声采样序列，G(i)为高斯白噪声采样序列，i∈{0,1,...,∞}。σm为标准差。
为了本领域技术人员更加清晰的理解本发明实施例中的基于FPGA的随机脉冲噪声发生器，下面举一具体例子说明脉冲噪声的具体生成过程。首先，
泊松序列发生器的System Generator实现。本设计采用VHDL程序导入Black Box模块法，该模块位于Xilinx公司扩展MATLAB/Simulink下Xilinx Blockset库中，本库包含了大部分的基本运算模块，包括我们在后面用到的加法器、乘法器、数据类型转换模块、延迟模块等。VHDL产生泊松序列的程序流程图如图3，本程序主要实现了线性同余法产生伪随机数。线性同余法产生随机数的一个缺点是周期小，受限于m，满周期参数的选择如表1。
表1线性同余的参数
参数 m a c x0
数值 8192 29 37 0
本设计采用改进的线性同余法，程序的设计为：预设一个id＝0的初值，每个周期id加1，当计数器计数到满周期(213)的时候，将id作为下一个周期的种子，这样就可以在每个周期都有不同的种子，从而将该随机数的周期延长至67108864，也即226。在输出的呈均匀分布序列中设定一个阈值82，当产生的随机数大于82时，判定输出0；当随机数小于82时判定输出1。根据阈值可计算出1出现的概率为：p＝82/8191≈0.01。最后输出的0和1序列即为泊松序列，且到强度为0.01。ModelSim仿真时序图见图4。在p＝0.01时Xilinx FPGA实现泊松序列发生器和理论泊松分布序列的概率密度曲线如图5，由仿真图可知，FPGA生成的序列与理论泊松分布的概率一致。由图6可以看出泊松序列中脉冲到达的时刻与MATLAB中随机生成泊松序列多次平均的比较结果近似一致，说明FPGA生成的序列能很好的模拟泊松序列。
加权因子的实现。本文根据式(3)和图2中加权因子部分可构建出图7中改进后的加权因子部分模块图。原本泊松序列发生器产生泊松序列值用除法器除以脉冲指数A，修改成为泊松序列值乘以常数1/A。System Generator中的Constant模块可以在子系统的上层封装或者mdl文件打开时预加载所需参数进行自动输入变量。例如图7中与泊松序列发生器模块相乘的常数模块中输入1/A时，System generator会在编译运行时自动计算出1/A，然后该模块就会以一个常数参与后面的运算，没有必要再每次运算中都计算1/A的值。以这种方法既缩短每次运算1/A的时延又可以避免在该Class-A脉冲噪声发生器中使用除法器，节省FPGA资源消耗。
图9是用WaveScope模块得到的Mult1模块运算的时序图，可以看到此改进方法正确的得到了运算结果。然后用加法器Add模块与Gamma(也即公式(3)中的Γ)相加可得m/A+Γ的运算。接下来以同样的方法用Mult2乘法器替代除法运算，即把除1+Γ操作变成乘1/(1+Γ)操作。因为SquareRoot模块只支持浮点运算，所以Mult2模块输出后用Convert模块进行了数据类型的转换，把定点数变成了浮点数，平方根运算结束后再把浮点数转换成定点数，供后面的模块进行定点的运算，至此输出的就是加权因子。本改进方法不仅节约了FPGA的硬件资源，同时也大大减少了系统的延迟周期，用WaveScope模块进行时序仿真见图9。
Box-Muller算法和中心极限定理相结合的方法生成高斯白噪声的实现。因XilinxSystem Generator中Xilinx Reference Blockset中提供了White Gaussian NoiseGenerator模块，如图7中的高斯白噪声发生器部分。可以直接调用，参与模块的编译。只需更改不同的初始种子就可以得到不同波形的高斯白噪声，本文不再介绍实现方法。
Class-A随机脉冲噪声的实现。依据公式8，用乘法器把加权因子部分生成的数据序列和高斯白噪声发生器生成的高斯白噪声序列相乘，最后乘法器输出的即是Class-A随机脉冲序列，用XILINX BlockSet库中的gateway模块把定点数转成浮点数，然后用Simulink中的Scope模块显示的时域波形见图10。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (7)

1.一种基于FPGA的随机脉冲发生器，其特征在于：包括通用异步收发传输器模块(101)、控制和命令解析单元(102)、门限值模块(103)、伪随机数发生器模块(104)、判决模块(105)、加权因子生成模块(106)、高斯白噪声发生器模块(107)及乘法器模块(108)；其中
所述通用异步收发传输器模块(101)用于接收来自上位机的控制信息，然后送给控制和命令解析单元(102)进行命令的解析；所述控制和命令解析单元(102)用于复位系统、设定内部参数及命令的解析；门限值模块(103)从控制和命令解析单元(102)获得门限值，从而控制脉冲强度；伪随机数发生器模块(104)用于产生伪随机数；判决模块(105)是用于将设定的门限值和伪随机数发生器模块(104)产生的数值进行比较并判决；加权因子生成模块(106)用于生成加权因子；高斯白噪声发生器模块(107)用于生成高斯白噪声；乘法器模块(108)用于加权因子和高斯白噪声的相乘。
2.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：所述控制和命令解析单元(102)通过控制线连接到门限值模块(103)、伪随机数发生器模块(104)和加权因子生成模块(106)；伪随机数发生器模块(104)和门限值模块(103)分别通过数据线连接到判决模块(105)，判决模块(105)通过数据线连接到加权因子生成模块(106)，加权因子生成模块(106)和高斯白噪声发生器模块(107)通过数据线连接到乘法器模块(108)。
3.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：所述控制和命令解析单元(102)用于复位系统、设定内部参数；内部参数参数包括伪随机数的初始种子、判决门限值、高斯噪声平均功率与脉冲噪声平均功率的比值、噪声总功率。
4.根据权利要求1或3所述的基于FPGA的随机脉冲发生器，其特征在于：
所述控制和命令解析单元(102)还用于命令的解析，这些命令包括：修改伪随机数发生器的初始种子、更新判别门限的阈值、总噪声功率大小以及加权因子部分控制脉冲幅度的高斯噪声功率与脉冲噪声功率的比值。
5.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：所述伪随机数发生器模块(104)为13位伪随机数发生器，采用线性同余法的算法产生，预设一个id＝0的初值，每个周期id加1，当计数器计数到满周期的时候，将id作为下一个周期的种子，这样就可以在每个周期都有不同的种子，从而将该随机数的周期延长至67108864，也即226。
6.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：
所述加权因子生成模块(106)采用泊松序列发生器产生泊松序列值，用除法器除以脉冲指数A，修改成为泊松序列值乘以常数1/A，System Generator中的Constant模块可以在子系统的上层封装或者mdl文件打开时预加载所需参数进行自动输入变量。
7.根据权利要求1所述的基于FPGA的随机脉冲发生器，其特征在于：
所述高斯白噪声发生器模块(107)是用Box-Muller算法和中心极限定理相结合的方法生成高斯白噪声。
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