TWI647706B - 記憶體模組、記憶體控制器及相應的控制方法 - Google Patents

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Abstract

記憶體模組包括記憶體介面電路和訓練信號發生器。所述記憶體介面電路包括多個端用於與記憶體控制器通信，所述多個端至少包括多個資料端。所述訓練信號發生器耦接於所述記憶體介面電路，用於當所述記憶體模組從所述記憶體控制器接收到訓練請求後，僅通過一部分資料端或非資料端的特定端產生訓練信號給記憶體控制器。

Description

記憶體模組、記憶體控制器及相應的控制方法
本發明涉及儲存系統技術領域，尤其涉及記憶體模組、記憶體控制器及相應的控制方法。
在傳統的動態隨機訪問記憶體(Dynamic Random Access Memory，DRAM)系統中，需執行讀訓練來優化資料信號與資料選通信號之間的時間。 但是，當所述讀訓練被執行，需觸發或驅動所有的資料針(pin)來獲取時間信號，這將導致更多的功率損耗。
本發明提供記憶體模組、記憶體控制器及相應的控制方法，可降低功率消耗。
本發明實施例所提供的記憶體模組，可包括：記憶體介面電路，其中，所述記憶體介面電路包括多個端用於與記憶體控制器通信，所述多個端至少包括多個資料端；訓練信號發生器，耦接於所述記憶體介面電路，用於當所述記憶體模組從所述記憶體控制器接收到訓練請求後，僅通過一部分資料端或 非資料端的特定端產生訓練信號給記憶體控制器。
本發明實施例所提供的控制記憶體模組的方法，可用於控制本發明實施例所提供的記憶體模組，具體的，該方法可包括：從所述記憶體控制器接收訓練請求；以及根據所述訓練請求，僅使用一部分所述資料端或非所述資料端的一個特定端產生訓練信號給所述記憶體控制器。
本發明實施例提供的記憶體控制器可包括：記憶體介面電路，其中，所述記憶體介面電路包括多個端用於與記憶體模組通信，且所述多個端至少包括多個資料端；控制電路，用於產生訓練請求至記憶體模組，並根據所述訓練請求僅通過一部分所述資料端或非資料端的一個特定端從所述記憶體模組接收訓練信號，並根據所述訓練信號確定時鐘週期資訊。
本發明實施例提供的控制記憶體控制器的控制方法可包括：產生訓練請求至記憶體模組；根據所述訓練請求，僅通過一部分所述資料端或一個非資料端的特定端從所述記憶體模組接收訓練信號；根據所述訓練信號確定時鐘週期信號。
由上可知，在本發明的技術方案中，僅通過一部分所述資料端或一個非資料端的特定端從所述記憶體模組發送/接收訓練信號，而不需要驅動或觸發所有的資料針，由此降低了功率消耗。
100‧‧‧記憶體系統
110‧‧‧記憶體控制器
120‧‧‧記憶體模組
112，122‧‧‧記憶體介面電路
114，124‧‧‧控制電路
123‧‧‧模式寄存器
125‧‧‧訓練信號發生器
126‧‧‧記憶體陣列
VDD‧‧‧電源電壓
DQ‧‧‧資料信號
DQS‧‧‧資料選通信號
CMD‧‧‧命令信號
CLK‧‧‧時鐘信號
211，311‧‧‧鎖相環
212，312‧‧‧時鐘樹
213，314‧‧‧延時鎖定環
214，313，319‧‧‧採樣電路
215，217，226，315，318，326，327‧‧‧驅動器
216，225，227，316，317，325，328‧‧‧接收器
N_CLK，N_DQ，N_CMD，N_CLK’，N_DQ’，N_CMD’N_DQS，N_DQS’‧‧‧端
CK‧‧‧時鐘信號
WCK‧‧‧寫時鐘信號
TS‧‧‧訓練信號
DQ’‧‧‧採樣資料信號
Dout‧‧‧採樣結果
DES‧‧‧取消選定
REFab‧‧‧重清所有的存儲庫
RL，tWCK，tWCKDQ，tWCKEDC‧‧‧延遲
WR‧‧‧寫命令
600，602，604，606，608，610‧‧‧步驟
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中： 第1圖依據本發明的一個實施例示出記憶體系統100。
第2圖依據本發明的一個實施例示出記憶體系統100的細節結構。
第3圖根據本發明的另一個實施例示出記憶體系統100的細節結構。
第4圖根據本發明的一些實施例示出一些信號的週期圖。
第5圖根據本發明的另一個實施例示出第2圖所示的實施例的一些信號的週期圖。
第6圖根據本發明的一個實施例示出記憶體系統100的控制方法的流程。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造 商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名 稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以是與電腦相關的實體，其中，該電腦可以是硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
請參考第1圖，其依據本發明的一個實施例示出記憶體系統100。如第1圖所示，記憶體系統100包括由電源電壓VDD供電的記憶體控制器110和記憶體模組120，其中記憶體控制器110包括記憶體介面電路112和控制電路114，記憶體模組120包括記憶體介面電路122、控制電路124以及記憶體陣列126，其中控制電路124包括模式寄存器123和訓練信號發生器125。在本實施例中，記憶體控制器110和記憶體模組120通過多個連接線連接，其中所述多個連接線至少用於發送多個雙向(bi-directional)資料信號(Data Signal，DQ)、一個雙向資料選通信號(Data Strobe Signal，DQS)、多個命令信號(Command Signal，CMD)以及一個差分時鐘信號(Clock Signal，CLK)。此外，在本實施例中，記憶體系統100為易失性的記憶體系統，例如DRAM系統，也即記憶體控制器110為DRAM記憶體控制器，記憶體模組120為DRAM記憶體模組。
當記憶體系統100為DRAM系統，所述多個命令信號可至少包括行(row)地址選通、列(colum)地址選通以及寫使能信號。此外，第1圖所示的時鐘信號或所述多個命令信號可為單向或雙向的。
在記憶體系統100的普通操作中，記憶體控制器110用於從主機或處理器接收請求，並至少發送資料信號DQ、資料選通信號DQS、多個命令信號CMD以及時鐘信號CLK中的一部分來訪問記憶體模組120。此外，記憶體控制器110中包括的控制電路114可包括相關的電路來執行相關的操作，例如位址解碼器、處理電路、寫/讀緩衝器，控制邏輯以及仲裁器等。記憶體控制器110的記憶體介面電路112用於輸出資料信號DQ、資料選通信號DQS、多個命令信號CMD以及時鐘信號CLK給記憶體模組120。記憶體介面電路122用於從記憶體控制器110接收資料信號DQ、資料選通信號DQS、多個命令信號CMD以及時鐘信號CLK，並 通過資料連接線輸出資料至記憶體控制器。控制電路124可包括讀/寫控制器、行解碼器和列解碼器，且控制電路124用於從記憶體介面電路122接收輸出信號以訪問記憶體陣列126。
當記憶體控制器110希望從記憶體模組120讀取資料，記憶體控制器110首先向記憶體模組120發送讀請求和相關的時鐘信號，作為回應，記憶體模組120將發送資料信號DQ和資料選通信號DQS給記憶體控制器110；接著，記憶體控制器110使用接收的資料選通信號DQS對資料信號DQ進行採樣以獲得需要的資料。記憶體模組120根據來自記憶體控制器110的時鐘信號CLK產生資料選通信號DQS，因此，資料選通信號DQS的時間(例如，相位偏移或信號延遲)可能由於電壓或溫度變異而變化。因此，在本發明的實施例中，執行一個執行時間讀訓練操作(也即，時間估計和校準)來確保資料信號DQ和資料選通信號DQS具有適當的週期關係。
請參考第2圖，其依據本發明的一個實施例示出記憶體系統100的細節結構。如第2圖所示，記憶體控制器110中的控制電路114包括鎖相環211、時鐘樹212、延時鎖定環213以及採樣電路214；記憶體介面電路112包括多個接收器、驅動器和輸入/輸出端(例如，輸入/輸出針或輸入/輸出襯墊)，為了簡化，第2圖中僅示出兩個驅動器215和217、一個接收器216以及三個端N_CLK，N_DQ以及N_CMD。此外，記憶體模組120中的記憶體介面電路122包括多個接收器、驅動器和輸入/輸出端(例如，輸入/輸出針或輸入/輸出襯墊)，為了簡化，第2圖中僅示出兩個接收器225和227、一個驅動器226以及三個端N_CLK’，N_DQ’以及N_CMD’。需要注意的是，第2圖中僅示出與本發明的訓練操作相關的元件，所屬技術領域之人員應瞭解記憶體控制器110和記憶體模組120包括其他用於常規 操作的元件。
在第2圖所示的記憶體系統的操作中，首先，記憶體控制器110發送訓練請求至記憶體模組120來使能讀訓練。可採用下面的具體實施方式中的一種來使能所述讀訓練。實施例1：記憶體控制器110通過驅動器217、輸入/輸出針N_CMD和N_CMD’，以及接收器227將特別的或新型的類型命名發送給記憶體模組120。實施例2：記憶體控制器110使用傳統的命令信號編碼一個訓練使能比特，並通過驅動器217、輸入/輸出針N_CMD和N_CMD’，以及接收器227將所述命令信號發送給記憶體模組120，其中，所述傳統的命令信號可為預充電命令、啟動命令、重清(refresh)命令、寫命令或多目的命令中任一種。實施例3：記憶體模組120中的模式寄存器123可設置與特定命令信號(例如，重清命令)對應的訓練使能比特，一旦記憶體控制器110將所述特定命令信號發送給記憶體模組120，控制電路124將使能所述讀訓練操作。實施例4：記憶體控制器110可通過DRAM系統的檢錯與糾錯(Error Detection and Correction,EDC)針和邊帶信號將訓練請求發送給記憶體模組120。
在記憶體控制器110將訓練請求發送給記憶體模組120之後，記憶體控制器110開始產生時鐘信號至記憶體模組120。具體的，鎖相環211產生時鐘信號CK，時鐘樹212根據所述時鐘信號CK產生寫時鐘信號WCK，其中，寫時鐘信號WCK的頻率可等於或大於時鐘信號CK。接著，驅動器215通過輸入/輸出端N_CLK、N_CLK’以及接收器225將寫時鐘信號WCK發送至記憶體模組120。
在從記憶體控制器110接收寫時鐘信號WCK之後，控制電路124中的訓練信號發生器125根據寫時鐘信號WCK產生訓練信號TS。在本發明的多個實 施例中，訓練信號TS可為預先定義的信號或預先程式設計的信號，或者，訓練信號TS可為所述寫時鐘信號WCK(例如，寫時鐘信號作為訓練信號TS)或為分頻寫時鐘信號。接著，驅動器226通過輸入/輸出端N_DQ’、N_DQ以及接收器216將訓練信號TS發送給記憶體控制器110。
在本發明的一個實施例中，記憶體模組120僅使用資料登錄/輸出端(例如，資料針)中的一個發送訓練信號TS給記憶體控制器110，也即，僅觸發資料匯流排的一比特，而不觸發或驅動資料匯流排的其他比特。例如，假設資料信號DQ為32比特且記憶體介面電路112/122具有32個DQ針，僅為訓練信號TS驅動其中的一個DQ針，其他的DQ針不被驅動或觸發。
在本發明的另一個實施例中，記憶體模組120使用前面提到的檢錯與糾錯針將訓練信號TS發送至記憶體控制器110，且記憶體介面電路112/122中的所有DQ針均不被驅動或觸發。
在本發明的另一個實施例中，記憶體模組120使用前面提到的檢錯與糾錯針將訓練信號TS發送至記憶體控制器110，記憶體介面電路112/122中的DQ針用於回應記憶體控制器110的寫命令而執行資料寫操作。
在從記憶體模組120接收訓練信號TS之後，採樣電路214使用延時鎖定環213產生的時鐘信號對訓練信號TS進行採樣進而產生採樣結果Dout。所述採樣結果Dout可作用為訓練信號TS和時鐘信號CK之間的時鐘週期資訊(clock timing information)，並且可進一步根據採樣結果Dout來估計記憶體模組120中的時鐘延遲資訊和資料信號DQ和資料選通信號DQS之間的週期關係。
通過使用第2圖所示的實施例，由於訓練操作僅需要一個輸入/輸出端來發送訓練信號TS，因此整體的功率損耗得以降低。此外，由於本發明的簡化後的訓練操作，可更頻繁地執行訓練操作來校準時鐘週期，由此改善資料精度。
請參考第3圖，其根據本發明的另一個實施例示出記憶體系統100的細節結構。如第3圖所示，記憶體控制器110中的控制電路114包括鎖相環311、時鐘樹312、兩個採樣電路313和319以及延時鎖定環314。記憶體介面電路112包括多個接收器、驅動器和輸入/輸出端(例如，輸入/輸出針或輸入/輸出襯墊)，為了簡化，第3圖中僅示出兩個驅動器315和318、兩個接收器316和317以及四個輸入/輸出端N_CLK、N_DQ、N_DQS以及N_CMD。此外，記憶體模組120中的記憶體介面電路122包括多個接收器、驅動器和輸入/輸出端(例如，輸入/輸出針或輸入/輸出襯墊)，為了簡化，第3圖中僅示出兩個接收器325和328、兩個驅動器326和327以及四個輸入/輸出端N_CLK’、N_DQ’、N_DQS’以及N_CMD’。需要注意的是，第3圖中僅示出與本發明的訓練操作相關的元件，所屬技術領域之人員應瞭解記憶體控制器110和記憶體模組120包括其他用於常規操作的元件。
在第3圖所示的記憶體系統的操作中，首先，記憶體控制器110發送訓練請求至記憶體模組120來使能讀訓練。可採用下面的具體實施方式中的一種來使能所述讀訓練。實施例1：記憶體控制器110通過驅動器318、輸入/輸出針N_CMD和N_CMD’，以及接收器328將特別的或新型的類型命名發送給記憶體模組120。實施例2：記憶體控制器110使用傳統的命令信號編碼一個訓練使能比特，並通過驅動器318、輸入/輸出針N_CMD和N_CMD’，以及接收器328將所述命令信號發送給記憶體模組120，其中，所述傳統的命令信號可為預充電命令、 啟動命令、重清命令、寫命令或多目的命令中任一種。實施例3：記憶體模組120中的模式寄存器123可設置與特定命令信號(例如，重清命令)對應的訓練使能比特，一旦記憶體控制器110將所述特定命令信號發送給記憶體模組120，控制電路124將使能所述讀訓練操作。實施例4：記憶體控制器110可通過DRAM系統的檢錯與糾錯針和邊帶信號將訓練請求發送給記憶體模組120。
在記憶體控制器110將訓練請求發送給記憶體模組120之後，記憶體控制器110開始產生時鐘信號至記憶體模組120。具體的，時鐘樹312用鎖相環311的輸出產生時鐘信號。接著，驅動器315通過輸入/輸出端N_CLK、N_CLK’以及接收器325將時鐘信號發送至記憶體模組120。
至記憶體控制器110接收時鐘信號CLK之後，控制電路124中的訓練信號發生器125根據時鐘信號CLK產生訓練信號TS。在本發明的多個實施例中，訓練信號TS可為預定義信號或可程式設計信號，或者，訓練信號TS可與時鐘信號CLK(例如，時鐘信號CLK直接作用為訓練迴圈TS)相同，或者，訓練信號TS可為頻分時鐘信號。接著，驅動器327通過輸入/輸出端N_DQS’以及N_DQS和接收器317將訓練信號TS傳送至記憶體控制器110。
在關於資料信號DQ和資料選通信號DQS的慣用操作中，當延時鎖定環314接收資料選通信號DQS來產生時鐘信號，採樣電路313使用所述時鐘信號來採樣接收的資料信號DQ以產生採樣資料信號DQ’。在第3圖所示的實施例中，由於DQS針用於發送訓練信號TS至記憶體控制器110，因此所有的資料針將不會被驅動或觸發，採樣電路313不需要工作。例如，假設資料信號DQ為32比特且記憶體介面電路112/122包括32個資料針，該所有的32個資料針不會被驅動或觸 發。
在從記憶體模組120接收訓練信號TS後，採樣電路319使用時鐘信號CLK或記憶體控制器110中任意適宜的時鐘信號採樣訓練信號TS來產生採樣結果Dout。採樣結果Dout可作用為訓練信號TS和時鐘信號的時鐘週期資訊，可進一步根據採樣結果Dout估計記憶體模組120中的時鐘延遲資訊以及資料信號DQ和資料選通信號DQS之間的週期關係。
通過使用第3圖的實施例，由於訓練操作僅需要資料選通信號DQS針來發送訓練信號TS，所有的資料針不需要驅動或觸發，整體的功率消耗可非常低。進一步，由於本實施例的簡化後的訓練操作，可更頻繁地執行訓練操作來校準時鐘週期，由此改善資料的精度。
第4圖根據本發明的一些實施例示出一些信號的週期圖。在第4圖中，假設記憶體控制器110使用重清命令將訓練請求發送至記憶體模組120，也即，當記憶體控制器110發送所述重清命令，訓練操作被使能且記憶體模組120通過單個資料針或單個資料選通針或EDC針發送所述訓練信號TS至記憶體控制器110。如第4圖所示，記憶體控制器110產生所述重清命令“REFab”(重清所有的存儲庫)，記憶體模組120根據寫時鐘信號WCK產生訓練信號TS給記憶體控制器110。在第4圖中，“DES”為“取消選定(de-select)”命令，“RL”以及“tWCK”為不同操作步驟之間的延遲。
第5圖根據本發明的另一個實施例示出第2圖所示的實施例的一些信號的週期圖。在第5圖中，假設記憶體控制器110使用寫命令將訓練請求發送至 記憶體模組120。也即，當記憶體控制器110發送所述寫命令，訓練操作被使能且記憶體模組120通過EDC針將訓練信號TS發送至記憶體控制器110。如第5圖所示，在記憶體控制器110產生寫命令“WR”之後，記憶體控制器110通過所有的資料針將資料寫入記憶體模組120，記憶體控制器120通過EDC針產生訓練信號TS至記憶體控制器110。在第5圖中，“DES”為“取消選定”命令，“WL”、“RL”、“tWCKDQ”和“tWCKEDC”為不同操作步驟之間的延遲。
第6圖根據本發明的一個實施例示出記憶體系統100的控制方法的流程。請參考第1圖-第6圖，該流程描述如下：步驟600：流程開始。
步驟602：記憶體控制器發送訓練請求至記憶體模組。
步驟604：記憶體控制器發送時鐘信號給記憶體模組。
步驟606：記憶體模組根據時鐘信號產生訓練信號，並僅通過一部分資料登錄/輸出端或非資料登錄/輸出端的一個特定的輸入/輸出端將訓練信號發送至記憶體控制器。
步驟608：記憶體控制器根據所述訓練信號確定時鐘週期資訊。
步驟610：流程結束。
申請專利範圍書中用以修飾元件的“第一”、“第二”等序數詞的使用本身未暗示任何優先權、優先次序、各元件之間的先後次序、或所執行方法的時間次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)的不同元件。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的 是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (24)

  1. 一種記憶體模組，包括：記憶體介面電路，其中，所述記憶體介面電路包括多個端用於與記憶體控制器通信，所述多個端至少包括多個資料端；訓練信號發生器，耦接於所述記憶體介面電路，用於當所述記憶體模組從所述記憶體控制器接收到訓練請求後，僅通過一部分資料端或非資料端的特定端產生訓練信號給記憶體控制器；其中，當所述訓練信號發生器通過所述特定端將所述訓練信號發送至所述記憶體控制器，所有的所述資料端不需要被觸發或被驅動。
  2. 如申請專利範圍第1項所述的記憶體模組，所述訓練信號發生器僅通過一個資料端將所述訓練信號發送至所述記憶體控制器。
  3. 如申請專利範圍第1項所述的記憶體模組，所述記憶體模組應用在動態隨機訪問記憶體系統中，所述特定端用於發送資料選通信號或邊帶信號。
  4. 如申請專利範圍第1項所述的記憶體模組，所述多個端的其中一個用於從記憶體控制器接收時鐘信號，且所述訓練信號發生器根據所述時鐘信號產生所述訓練信號。
  5. 如申請專利範圍第1項所述的記憶體模組，所述訓練信號為時鐘信號或頻分時鐘信號。
  6. 如申請專利範圍第1項所述的記憶體模組，所述多個端進一步包括多個命令端，且所述訓練請求為使用訓練使能比特編碼的命令信號，且所述訓練信號發生器通過所述多個命令端中的一個產生所述命令信號至所述記憶體控制器。
  7. 如申請專利範圍第6項所述的記憶體模組，所述記憶體模組應用於動態隨機訪問記憶體系統中，且所述命令信號為預充電命令、啟動命令、重 清命令、寫命令或多目的命令中的一種。
  8. 如申請專利範圍第1項所述的記憶體模組，所述記憶體模組應用於動態隨機訪問記憶體系統中，所述記憶體模組進一步包括：模式寄存器，用於根據特定的命令信號設定訓練使能比特；其中，一旦所述記憶體模組從所述記憶體控制器接收所述特定的命令信號，所述訓練信號發生器僅通過一部分所述資料端或所述特定端發送所述訓練信號至所述記憶體控制器。
  9. 一種控制記憶體模組的方法，所述記憶體模組包括記憶體介面電路，所述記憶體介面電路包括多個端用於與記憶體控制器通信，所述多個端至少包括多個資料端，所述控制方法包括：從所述記憶體控制器接收訓練請求；以及根據所述訓練請求，僅使用一部分所述資料端或非所述資料端的一個特定端產生訓練信號給所述記憶體控制器；其中，當通過所述特定端將所述訓練信號發送至所述記憶體控制器，所有的所述資料端不需要被觸發或被驅動。
  10. 如申請專利範圍第9項所述的控制方法，所述產生所述訓練信號給所述記憶體控制器的步驟包括：僅通過一個所述資料端產生所述訓練信號至所述記憶體控制器。
  11. 如申請專利範圍第9項所述的控制方法，所述記憶體模組應用在動態隨機訪問記憶體系統中，所述特定端用於發送資料選通信號或邊帶信號。
  12. 一種記憶體控制器，包括：記憶體介面電路，其中，所述記憶體介面電路包括多個端用於與記憶體模組通信，且所述多個端至少包括多個資料端；控制電路，用於產生訓練請求至記憶體模組，並根據所述訓練請求僅通過 一部分所述資料端或非資料端的一個特定端從所述記憶體模組接收訓練信號，並根據所述訓練信號確定時鐘週期資訊；其中，當通過所述特定端從所述記憶體模組接收訓練信號，所有的所述資料端不需要被觸發或被驅動。
  13. 如申請專利範圍第12項所述的記憶體控制器，所述控制電路僅通過一個資料端從所述記憶體模組接收所述訓練信號。
  14. 如申請專利範圍第12項所述的記憶體控制器，所述記憶體控制器應用在動態隨機訪問記憶體系統中，所述特定端用於發送資料選通信號或邊帶信號。
  15. 如申請專利範圍第12項所述的記憶體控制器，所述多個端進一步包括多個命令端，所述控制電路通過使用命令信號編碼訓練使能比特來產生所述訓練請求，並通過一個所述命令端將所述命令信號發送至所述記憶體模組。
  16. 如申請專利範圍第15項所述的記憶體控制器，所述記憶體控制器應用於動態隨機訪問記憶體系統中，且所述命令信號為預充電命令、啟動命令、重清命令、寫命令或多目的命令中的一種。
  17. 如申請專利範圍第12項所述的記憶體控制器，所述記憶體控制器應用於動態隨機訪問記憶體系統中，且所述控制電路通過用於發送或接收邊帶信號的特定端產生所述訓練請求至所述記憶體模組。
  18. 如申請專利範圍第12項所述的記憶體控制器，當所述控制電路通過一個命令端產生訓練請求至所述記憶體模組，所述控制電路進一步產生時鐘信號至所述記憶體模組，並根據所述訓練信號和時鐘信號確定所述時鐘週期資訊。
  19. 如申請專利範圍第12項所述的記憶體控制器，所述控制電路通過使用從用於採樣所述訓練信號的時鐘信號中獲取的信號來確定所述時鐘週期 信號。
  20. 一種控制記憶體控制器的控制方法，所述記憶體控制器包括記憶體介面電路，其中，所述記憶體介面電路包括多個端用於與記憶體模組通信，且所述多個端至少包括多個資料端，所述控制方法包括：產生訓練請求至記憶體模組；根據所述訓練請求，僅通過一部分所述資料端或一個非資料端的特定端從所述記憶體模組接收訓練信號；根據所述訓練信號確定時鐘週期信號；其中，當通過所述特定端從所述記憶體模組接收訓練信號，所有的所述資料端不需要被觸發或被驅動。
  21. 如申請專利範圍第20項所述的控制方法，所述接收所述訓練信號的步驟包括：僅通過一個資料端從所述記憶體模組接收所述訓練信號。
  22. 如申請專利範圍第20項所述的控制方法，所述記憶體控制器應用在動態隨機訪問記憶體系統中，所述特定端用於發送資料選通信號或邊帶信號。
  23. 如申請專利範圍第20項所述的控制方法，所述多個端進一步包括多個命令端，且所述產生所述訓練請求至所述記憶體模組包括：使用命令信號編碼訓練使能比特來產生所述訓練請求；僅通過一個所述命令端發送所述命令信號至所述記憶體模組。
  24. 如申請專利範圍第20項所述的控制方法，還包括：產生時鐘信號至記憶體模組；且所述確定時鐘週期資訊的步驟還包括：根據所述訓練信號和所述時鐘信號確定時鐘週期資訊。
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