TWI628844B - 小型化方向耦合器 - Google Patents

小型化方向耦合器 Download PDF

Info

Publication number
TWI628844B
TWI628844B TW105128018A TW105128018A TWI628844B TW I628844 B TWI628844 B TW I628844B TW 105128018 A TW105128018 A TW 105128018A TW 105128018 A TW105128018 A TW 105128018A TW I628844 B TWI628844 B TW I628844B
Authority
TW
Taiwan
Prior art keywords
electrode
line
sub
directional coupler
main
Prior art date
Application number
TW105128018A
Other languages
English (en)
Other versions
TW201807880A (zh
Inventor
呂知穎
李瑋仁
沈志文
Original Assignee
璟德電子工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 璟德電子工業股份有限公司 filed Critical 璟德電子工業股份有限公司
Priority to TW105128018A priority Critical patent/TWI628844B/zh
Publication of TW201807880A publication Critical patent/TW201807880A/zh
Application granted granted Critical
Publication of TWI628844B publication Critical patent/TWI628844B/zh

Links

Landscapes

  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

不同於傳統的方向耦合器可於銅板大小般的一平面基板(planar board)之上實現，本發明主要係以一底部基板、至少一相位延遲單元、至少一參考地單元、一副線路層、一主線路層、與一頂部基板堆疊成為新穎的一種小型化方向耦合器。由於此小型化方向耦合器為一三維的堆疊結構，是以不會佔用太多的電路使用面積，故能夠滿足現代行動通訊產品對於電子部件(electronic component)之輕薄短小的需求。值得說明的是，由於所述相位延遲單元係由多條傳輸線上下相連而成，是以熟悉微波技術工程的工程師係能夠藉由改變該多條傳輸線的一總傳輸線長度的方式，調整此小型化方向耦合器之耦合平坦度(Coupling flatness)。

Description

小型化方向耦合器
本發明係關於RF電子元件之技術領域，尤指應用於高頻通訊之一種小型化方向耦合器。
方向耦合器(directional coupler)是一種習知的RF電路元件，為用於高頻通訊的一種被動元件。請參閱圖1，係顯示傳統的一種方向耦合器的立體圖。同時，請參閱圖2，係顯示傳統的方向耦合器的等效電路圖。如圖1與圖2所示，傳統的方向耦合器1a主要包括：一基板11a、形成於該基板11a上的一主線路12a、以及形成於該基板11a上的一副線路13a；其中，該主線路12a的兩端分別為一輸入端121a與一輸出端122a。相對於該主線路12a，副線路13a的兩端分別為一耦合端131a與一隔離端132a。
當該輸入端121a接收一RF訊號之後，該RF訊號的一部份電磁能量會被耦合至副線路13a，並進一步地透過該耦合端131a輸出至下一級電路。如熟悉微波理論之工程師所知道的，當主線路12a與副線路13a的電長度(electrical length)為四分之一波長時，方向耦合器1a的耦合量會於一特定頻段內顯示出最大值。然而，隨著行動通訊頻寬的不斷提升，傳統的方向耦合器1a逐漸顯示出耦合平坦度(Coupling flatness)不足的缺點。請參閱圖3，係顯示頻率相對於耦合度的資料曲線圖。由圖3，吾人可將不同訊號傳輸頻率所對應的耦合度整理在下表(1)中。進一步地，熟悉微波理論之工程師可以經由表(1)發現，該傳統的方向耦合器1a之耦合度的最大值與最小值的差值達10dB以上，表示該傳統的方向耦合器1a的耦合平坦度無法滿足頻寬介於700-2700MHz之RF訊號之傳輸需求。 表(1) <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 頻率 (MHz) </td><td> 耦合度 (dB) </td></tr><tr><td> 500 </td><td> -35 </td></tr><tr><td> 1000 </td><td> -29 </td></tr><tr><td> 1500 </td><td> -26 </td></tr><tr><td> 2000 </td><td> -24 </td></tr><tr><td> 2500 </td><td> -22 </td></tr><tr><td> 3000 </td><td> -20 </td></tr></TBODY></TABLE>
另一方面，雖然傳統的方向耦合器1a可於銅板大小般的一平面基板(planar board)之上實現，然而該傳統的方向耦合器1a仍因為電路佔用面積(board occupation area)過大而無法滿足現代行動通訊產品對於輕薄短小之需求。
因此，有鑑於傳統的方向耦合器1a仍具有實際應用上的諸多缺陷，本案之發明人係極力加以研究發明，而終於研發完成本發明之一種小型化方向耦合器。
本發明之主要目的，在於提供一種小型化方向耦合器。不同於傳統的方向耦合器可於銅板大小般的一平面基板(planar board)之上實現，本發明主要係以一底部基板、至少一相位延遲單元、至少一參考地單元、一副線路層、一主線路層、與一頂部基板堆疊成為新穎的一種小型化方向耦合器。由於此小型化方向耦合器為一三維的堆疊結構，是以不會佔用太多的電路使用面積，故能夠滿足現代行動通訊產品對於電子部件(electronic component)之輕薄短小的需求。值得說明的是，由於所述相位延遲單元係由多條傳輸線上下相連而成，是以熟悉微波技術工程的工程師係能夠藉由改變該多條傳輸線的一總傳輸線長度的方式，調整此小型化方向耦合器之耦合平坦度(Coupling flatness)及減少插入損耗(insertion loss)。
為了達成上述本發明之主要目的，本案之發明人係提供一種小型化方向耦合器的一上位型態之實施例，係包括： 一主體，其內部係設置有： 一第一方向耦合器，係由一第一主線路與一第一副線路所構成，並具有一輸入埠與一耦合埠； 一第二方向耦合器，係由一第二主線路與一第二副線路所構成，並具有一輸出埠與一隔離埠； 至少一相位延遲器，其中，該第一主線路係連接該第二主線路，且該第一副線路係透過該相位延遲器而耦接至該第二副線路； 一輸入電極，形成於該主體之一第一側面，並電性連接該輸入埠； 一第一接地電極，係形成於該主體之該第一側面； 一輸出電極，形成於該主體之該第一側面，並電性連接該輸出埠； 一隔離電極，形成於該主體之一第二側面，並電性連接該隔離埠；其中，該第一側面與該第二側面係為二相對面； 一第二接地電極，係形成於該主體之該第二側面，並電性連接該參考地單元；以及 一耦合電極，係形成於該主體之該第二側面，並電性連接該耦合埠。
並且，為了達成上述本發明之主要目的，本案之發明人係又提供一種小型化方向耦合器之另一上位型態之實施例，係包括： 一主體，其內部係設置有： 彼此相互耦接的N組方向耦合器，其中，每一組方向耦合器包括一主線路與一副線路；並且，該N組方向耦合器之中的第1組方向耦合器係具有一輸入埠與一耦合埠，且該N組方向耦合器之中的第N組方向耦合器係具有一輸出埠與一隔離埠；及 N-1組相位延遲器，其中，每一組相位延遲器皆耦接於相鄰兩組方向耦合器的主線路之間； 一輸入電極，形成於該主體之一第一側面，並電性連接該輸入埠； 一第一接地電極，係形成於該主體之該第一側面； 一輸出電極，形成於該主體之該第一側面，並電性連接該輸出埠； 一隔離電極，形成於該主體之一第二側面，並電性連接該隔離埠；其中，該第一側面與該第二側面係為二相對面； 一第二接地電極，係形成於該主體之該第二側面，並電性連接該參考地單元；以及 一耦合電極，係形成於該主體之該第二側面，並電性連接該耦合埠。
為了能夠更清楚地描述本發明所提出之一種小型化方向耦合器，以下將配合圖式，詳盡說明本發明之較佳實施例。
第 1 實施例：
請參閱圖4，係顯示為本發明之一種小型化方向耦合器的第1實施例的等效電路圖。並且，請同時參閱圖5A、圖5B與圖5C，係顯示本發明之小型化方向耦合器的第1實施例的立體圖。如圖所示，本發明之小型化方向耦合器1係主要包括：一主體11、一輸入電極12、一第一接地電極13、一輸出電極14、一隔離電極15、 一第二接地電極16、以及一耦合電極17。其中，該主體11，其內部係設置有：一第一方向耦合器DP1、一第二方向耦合器DP2、以及至少一相位延遲器PD。
承上述，該第一方向耦合器DP1係由一第一主線路1171與一第一副線路1166所構成，並具有一輸入埠DP11與一耦合埠DP12。並且，第二方向耦合器DP2係由一第二主線路1174與一第二副線路1164所構成，並具有一輸出埠DP21與一隔離埠DP22。於本發明中，該第一主線路1171係連接該第二主線路1174，且該第一副線路1166係透過該相位延遲器PD而耦接至該第二副線路1164。
繼續地參閱圖4、圖5A、圖5B、與圖5C，並請同時參閱圖6，係顯示主體的分解圖。如圖所示，本發明係以一底部基板11B、至少一相位延遲單元、至少一參考地單元、一副線路層116、一主線路層117、與一頂部基板11T堆疊成該主體11。其中，該底部基板11B之下表面之上係形成有一第一底部電極板12d、一第二底部電極板13d、一第三底部電極板14d、一第四底部電極板15d、一第五底部電極板16d、與一第六底部電極板17d，且該些底部電極板係分別電性連接至形成於主體兩側面的一輸入電極12、一第一接地電極13、一輸出電極14、一隔離電極15、一第二接地電極16、與一耦合電極17。並且，對應地，該頂部基板11T之表面上係形成有一第一頂部電極板12c、一第二頂部電極板13c、一第三頂部電極板14c、一第四頂部電極板15c、一第五頂部電極板16c、與一第六頂部電極板17c，且該些頂部電極板係分別電性連接至該輸入電極12、該第一接地電極13、該輸出電極14、該隔離電極15、該第二接地電極16、與該耦合電極17。此外，該頂部基板11T的表面上係形成有一標誌圖案11TM，用以協助識別該小型化方向耦合器1的方向性。
值得說明的是，主線路層117係位於該頂部基板11T的下方，且該主線路層117之上係形成具有一輸入端1172的該第一主線路1171與具有一輸出端1173的該第二主線路1174。於本發明中，該輸入端1172與該輸出端1173係分別作為該輸入埠DP11與該輸出埠DP21，並分別電性連接該輸入電極12與該輸出電極14。
另一方面，該副線路層116係位於該主線路層117的下方，且該副線路層116之上係形成具有一耦合端1163的該第一副線路1166與具有一隔離端1162的該第二副線路1164。於本發明中，該耦合端1163與該隔離端1162係分別作為該耦合埠DP12與該隔離埠DP22，用以分別電性連接至該隔離電極15與該耦合電極17。此外，該第一副線路1166與該第二副線路1164更分別具有一第一連接端CE1與一第二連接端CE2。
請比較參閱圖2與圖4，本發明的技術特徵在於，將該副線路層116的訊號傳輸線路拆分為一第一副線路1166與一第二副線路1164，並以至少一相位延遲單元電性連接於該第一副線路1166與該第二副線路1164之間，以通過該相位延遲單元變更或調整方向耦合器的耦合量或耦合平坦度。並且，為了使得該相位延遲單元能夠有效地作用，必須同時將至少一參考地單元整合於該小型化方向耦合器1的主體11之中。如圖6所示，該至少一參考地單元係包括夾置於該副線路層116與該相位延遲單元之間的一第一參考地層115，且該第一參考地層115的表面上係形成有：一第一參考地電極1151、一第一連接部cp1與一第二連接部cp2。其中，該第一參考地電極1151係具有一第一連接電極1152與一第二連接電極1153，用以分別電性連接至該第一接地電極13與該第二接地電極16。此外，該第一參考地電極1151更具有一第一非電極區域1154；並且，該第一連接部cp1係形成於該第一非電極區域1154之內，用以連通該第二副線路1164的該第一連接端CE1。相對於該第一連接部cp1，該第二連接部cp2也同樣係形成於該第一非電極區域1154之內，用以連通該第一副線路1166的該第二連接端CE2。
如圖6所示，所述相位延遲單元係疊置於該底部基板11B之上，並包括：一第一相位延遲層111、一第二相位延遲層112與一第三相位延遲層113。該第一相位延遲層111的表面上係形成有一第一傳輸線1111與一第二傳輸線1114。如圖6所示，該第一傳輸線1111的兩終端係分別為用以連通該第一連接端CE1的一第三連接端CE3與一第四連接端CE4。相對於該第一傳輸線1111，該第二傳輸線1114的兩終端係分別為用以連通該第二連接端CE2的一第五連接端CE5與一第六連接端CE6。
承上所述，該第二相位延遲層112的表面上係形成有一第三傳輸線1121與一第四傳輸線1122；並且，該第三傳輸線1121與該第四傳輸線1122的圖形係相互對稱。如圖6所示，該第三傳輸線1121的兩終端係分別為用以連通該第一傳輸線1111之該第四連接端CE4的一第七連接端CE7與一第八連接端CE8。相對於該第三傳輸線1121，該第四傳輸線1122的兩終端係分別為用以連通該第六連接端CE6的一第九連接端CE9與一第十連接端CE10。進一步地，該第三相位延遲層113的表面上係形成有一第五傳輸線1131，其兩終端係分別為一第十一連接端CE11與一第十二連接端 CE12，用以分別連通該第八連接端CE8與該第十連接端 CE10。
如此設計，第一相位延遲層111之上的第一傳輸線1111與第二傳輸線1114、第二相位延遲層112之上的第三傳輸線1121與第四傳輸線1122、以及第三相位延遲層113之上的第五傳輸線1131即構成一傳輸線型態的相位延遲器PD(等效電路如圖4所示)。此外，熟悉微波技術工程的工程師係能夠藉由改變第一傳輸線1111、第二傳輸線1114、第三傳輸線1121、第四傳輸線1122、與第五傳輸線1131的一總傳輸線長度的方式，調整此小型化方向耦合器1之耦合平坦度(Coupling flatness)及減少插入損耗(insertion loss)。當然，熟悉微波技術工程的工程師也可藉由額外地再增加一具有第六傳輸線或第七傳輸線的一第四相位延遲層的方式，調整此小型化方向耦合器1之耦合平坦度及減少插入損耗。或者，熟悉微波技術工程的工程師也可藉由選擇性地移除第一相位延遲層111、第二相位延遲層112或第三相位延遲層113的方式，調整此小型化方向耦合器1之耦合平坦度及減少插入損耗。
進一步地，為了使得該相位延遲單元能夠有效地作用，本發明又於該小型化方向耦合器1的主體11之中增設一第二參考地層114。如圖6所示，該第二參考地層114係夾置於該第三相位延遲層113與該第二相位延遲層112之間，且該第二參考地層114的表面上係形成有：一第二參考地電極1141、一第三連接部cp3與一第四連接部cp4。其中，該第二參考地電極1141係具有一第三連接電極1142與一第四連接電極1143，用以分別電性連接至該第一接地電極13與該第二接地電極16；並且，該第二參考地電極1141更具有一第二非電極區域1144與一第三非電極區域1145。值得說明的是，該第三連接部cp3係形成於該第二非電極區域1144之內，用以連通第三傳輸線1121之上的第八連接端CE8與第五傳輸線1131之上的第十一連接端CE11。相對於該第三連接部cp3，該第四連接部cp4係形成於該第三非電極區域1145之內，用以連通第四傳輸線1122之上的第十連接端CE10與第五傳輸線1131之上的第十二連接端CE12。
請參閱圖7，係顯示主體的分解圖。如圖7所示，所述小型化方向耦合器1的第1實施例可更包括：夾置於該主線路層117與該頂部基板11T之間的一電磁屏蔽層118，其係用以遮蔽外部電磁干擾訊號對於該主線路層117的不良影響。如圖所示，該電磁屏蔽層118之上係形成有至少一屏蔽地電極(Shielding ground)1181；並且，該屏蔽地電極1181係具有一第五連接電極1182與一第六連接電極1183，用以分別電性連接至該第一接地電極13與該第二接地電極16。同時，該第五連接電極1182係透過該第一接地電極13而電性連接該第三連接電極1142，且該第六連接電極1183係透過該第二接地電極16而電性連接該第四連接電極1143。
第 2 實施例：
請參閱圖8，為本發明之一種小型化方向耦合器的第2實施例的等效電路圖。並且，請同時參閱圖9，係顯示主體的分解圖。於第2實施例中，該第一方向耦合器DP1係由一第一主線路1171與一第一副線路1166所構成，並具有一輸入埠DP11與一耦合埠DP12。並且，第二方向耦合器DP2，係由一第二主線路1174與一第二副線路1164所構成，並具有一輸出埠DP21與一隔離埠DP22。於本發明的第2實施例中，該第一主線路1171係連接該第二主線路1174，且該第一副線路1166係透過該相位延遲器PD而耦接至該第二副線路1164。與前述第1實施例明顯不同處在於，於第2實施例之中，該第一主線路1171的線寬係小於該第二主線路1174的線寬，且該第一副線路1166的線寬係小於該第二副線路1164的線寬。
於此，必須補充說明的是，第2實施例係藉由變更第二主線路1174與第二副線路1164之線寬的方式調整或變更所述小型化方向耦合器1的耦合平坦度(Coupling flatness)。請參閱圖10，係顯示頻率相對於耦合量的曲線圖。其中，熟悉微波理論的工程師可以由圖10獲得每一條資料曲線之耦合平坦度，整理於下表(2)之中。同時，吾人可由表(2)輕易地發現，相對於習知技術之方向耦合器，本發明之小型化方向耦合器1的第1實施例與第2實施例皆顯示出具有良好的耦合平坦度之優勢。 表(2) <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 資料曲線 </td><td> 耦合平坦度 (dB) </td></tr><tr><td> 習知技術 </td><td> 11 </td></tr><tr><td> 第1實施例 </td><td> 4.9 </td></tr><tr><td> 第2實施例 </td><td> 3.3 </td></tr></TBODY></TABLE>
第 3 實施例：
進一步地，可藉由新增至少一匹配網路至前述第1實施例或第2實施例之中，以獲得本發明之小型化方向耦合器之一第3實施例。請參閱圖11所示出的本發明之一種小型化方向耦合器的第3實施例的等效電路圖，其中，一第一L型匹配網路L-MN1係連接於該相位延遲器PD與該第一副線路1166之間；並且，一第二L型匹配網路L-MN2係連接於該相位延遲器PD與該第二副線路1164之間。此外，請參閱圖12所示出的本發明之小型化方向耦合器的等效電路圖，其中，一第一π型匹配網路π-MN1係連接於該相位延遲器PD與該第一副線路1166之間；並且，一第二π型匹配網路π-MN2係連接於該相位延遲器PD與該第二副線路1164之間。
第 4 實施例：
請參閱圖13，為本發明之一種小型化方向耦合器的第4實施例的等效電路圖。並且，請同時參閱圖14A、圖14B與圖14C，係顯示本發明之小型化方向耦合器的第4實施例的立體圖。如圖所示，本發明之小型化方向耦合器1的第4實施例係主要包括：一主體11’、一輸入電極12’、一第一接地電極13’、一輸出電極14’、一隔離電極15’、 一第二接地電極16’、以及一耦合電極17’。
請再同時參閱圖15，係顯示主體的平面分解圖。需特別說明的是，圖15之中僅有底部基板11B’係以底部視圖方式呈現。如相關圖示所示，該主體11’的內部係設置有彼此相互耦接的N組方向耦合器以及N-1組相位延遲器。並且，於所述彼此相互耦接的N組方向耦合器之中，每一組方向耦合器包括一主線路與一副線路；例如，圖13中顯示出3組方向耦合器(包括第1組方向耦合器DP1’、 第2組方向耦合器DP2’、與第3組方向耦合器DP3’)、3組主線路(包括第1組主線路W1’、 第2組主線路W2’、與第3組主線路W3’)、以及3組副線路(包括第1組副線路W1a’、第2組副線路W2a’、與第3組副線路W3a’)。如圖13所示，該N組方向耦合器之中的第1組方向耦合器DP1’係具有一輸入埠DP11’與一耦合埠DP12’，且該N組方向耦合器之中的第N組方向耦合器(亦即，圖13之第3組方向耦合器DP3’)係具有一輸出埠DPN1’與一隔離埠DPN2’。另外，於該N-1組相位延遲器之中，每一組相位延遲器皆耦接於相鄰兩組方向耦合器的主線路之間。例如，圖13示出的第1組相位延遲器PD1’係耦接於第1組副線路W1a’與第2組副線路W2a’之間，且第2組相位延遲器PD2’係耦接於第2組副線路W2a’與第3組副線路W3a’之間。
承上述，該輸入電極12’、該第一接地電極13’與該輸出電極14’皆形成於該主體11’之一第一側面，且該輸入電極12’與該輸出電極14’係分別電性連接該輸入埠DP11’與該輸出埠DPN1’。另外，該隔離電極15’、該第二接地電極16’與該耦合電極17’皆形成於該主體11’之一第二側面，且該隔離電極15’與該耦合電極17’係分別電性連接該隔離埠DPN2’與該耦合埠DP12’。
繼續地參閱圖13、圖14A-14C、與圖15。於第4實施例中，主體11’係由複數個電路層所疊合而成，且該複數個電路層係包括：一底部基板11B’、 一相位延遲層110’、至少一參考地單元、一副線路層116’、 一主線路層117’、 一中間層118’、以及 一頂部基板11T’。其中，頂部基板11T’之上係形成有一第一頂部電極板12c’、一第二頂部電極板13c’、一第三頂部電極板14c’、一第四頂部電極板15c’、一第五頂部電極板16c’、與一第六頂部電極板17c’，且該些頂部電極板係分別電性連接至該輸入電極12’、該第一接地電極13’、該輸出電極14’、該隔離電極15’、該第二接地電極16’、與該耦合電極17’。 另外，頂部基板11T’的表面上更形成有一標誌圖案11TM’。
相對於頂部基板11T’，底部基板11B’之下表面之上係形成有一第一底部電極板12d’、一第二底部電極板13d’、一第三底部電極板14d’、一第四底部電極板15d’、一第五底部電極板16d’、與一第六底部電極板17d’，且該些底部電極板係分別電性連接至該輸入電極12’、該第一接地電極13’、該輸出電極14’、該隔離電極15’、該第二接地電極16’、與該耦合電極17’。值得說明的是，所述相位延遲層110’係疊置於該底部基板11B’之上，且該相位延遲層110’之上係形成有N-1組相位延遲器；例如：圖15之中係顯示由2組傳輸線分別形成的第1組相位延遲器PD1’與第2組相位延遲器PD2’。另一方面，該至少一參考地單元係置於該相位延遲層110’之上，且該參考地單元係同時電性連接該第一接地電極13’與該第二接地電極16’。
承上述，該副線路層116’係疊置於該參考地單元之上，且該副線路層116’之上係形成有N組副線路；例如：圖15係示出由3組金屬線路分別形成的第1組副線路W1a’、第2組副線路W2a’、與第3組副線路W3a’。值得說明的是，該N組副線路之中的第1組副線路W1a’係具有一耦合端116c’，且該N組副線路之中的第N組副線路(即，第3組副線路W3a’)係具有一隔離端116I’；並且，該耦合端116c’與該隔離端116I’係分別電性連接該耦合電極17’與該隔離電極15’。進一步地，該主線路層117’係疊置於該副線路層116’之上，且該主線路層117之上係形成有N組主線路；例如：圖15係示出由3組金屬線路分別形成的第1組主線路W1’、第2組主線路W2’、與第3組主線路W3’。值得說明的是，該N組主線路之中的第1組主線路W1’係具有一輸入端117I’，且該N組副線路之中的第N組副線路(即，第3組副線路W3a’)係具有一輸出端117O’；並且，該輸入端117I’與該輸出端117O’係分別電性連接該輸入電極12’與該輸出電極14’。於此，必須補充說明的是，於第4實施例中，該輸入端117I’與該輸出端117O’係分別作為該輸入埠DP11’與該輸出埠DPN1’；並且，該耦合端116c’與該隔離端116I’係分別作為該耦合埠DP12’與該隔離埠DPN2’。
特別地，於第4實施例中，該主線路層117’與該頂部基板11T’之間係夾置有一中間層118’，且該中間層118’之上係形成有N-1組連接線；例如，圖15係示出第1組連接線CW1’與第2組連接線CW2’。此外，為了使得每一組連接線皆能夠電性連接至形成於該主線路層117’之上的該N組主線路之中的其中2組主線路，本發明係特別於該N組主線路之上設計有 N+1個主連接孔，並於該N-1組連接線之上設計有N+1組連接孔；例如: 圖15係示出第1主連接孔MC1’、第2主連接孔MC2’、第3主連接孔MC3’、第4主連接孔MC4’、第1連接孔CH1’、第2連接孔CH2’、第3連接孔CH3’、與第4連接孔CH4’。
繼續地參閱相關圖示。該參考地單元係包括一第一參考地層115’與一第二參考地層114’。其中，該第一參考地層115’係夾置於該副線路層116’與該相位延遲層110’之間，並且該第一參考地層115’之上係形成有：一第一參考地電極1151’與N+1個電性連接孔。如圖15所示，該第一參考地電極1151’係具有一第一連接電極1152’與一第二連接電極1153’，用以分別電性連接至該第一接地電極13’與該第二接地電極16’；並且，該第一參考地電極1151’更具有一第一非電極區域1154’。另一方面，使得每一組相位延遲器能夠電性連接至形成於該副線路層116’之上的該N組副線路之中的其中2組副線路，本發明係特別於該第一非電極區域1154’之中設計有N+1個電性連接孔，並於該N組副線路之上設計有 N+1個副連接孔；例如圖15所示出的第1電性連接孔EH1’、第2電性連接孔EH2’、第3電性連接孔EH3’、與第4電性連接孔EH4’，以及第1副連接孔SC1’、第2副連接孔SC2’、第3副連接孔SC3’、與第4副連接孔SC4’。
承上述，該參考地單元更包括一第二參考地層114’，其係夾置於該相位延遲層110’與該底部基板11B’之間；並且，該第二參考地層114’之上係形成具有一第三連接電極1142’與一第四連接電極1143’的一第二參考地電極1141’，其中該第三連接電極1142’與該第四連接電極1143’係用以分別電性連接至該第一接地電極13’與該第二接地電極16’。另外，必須補充說明的是，為了使得該相位延遲層110’之上的N組相位延遲器能夠電性連接至該副線路層116’之上的N組副線路，本發明又特別地於該N組相位延遲器之上設計有N+1個電極貫孔；例如：圖15所示出的第1電極貫孔ET1’、 第2電極貫孔ET2’、 第3電極貫孔ET3’、與第4電極貫孔ET4’。
第 5 實施例：
進一步地，可藉由新增至少一匹配網路至前述第4實施例之中，以獲得本發明之小型化方向耦合器之一第5實施例。請參閱圖16所示出的本發明之小型化方向耦合器之第5實施例的等效電路圖，其中，N-1組匹配網路單元係被增設入所述小型化方向耦合器1之中。如圖16所示，每一匹配網路單元係包括一輸入端匹配網路與一輸出端匹配網路，例如圖16之中的輸入端匹配網路包括第1輸入端匹配網路MNI1’與第2輸入端匹配網路MNI2’，且輸出端匹配網路包括第1輸出端匹配網路MNO1’與第2輸出端匹配網路MNO2’。於此必須加以強調的是，雖然圖16所示之輸入端(或輸出端)匹配網路係為一L型阻抗匹配網路，但是，於實際的電路應用中輸入端(或輸出端)匹配網路也可以是一π型阻抗匹配網路。
如此，上述係已完整且清楚地說明本發明之一種小型化方向耦合器，經由上述，吾人可以得知本發明係具有下列之優點：
(1)不同於傳統的方向耦合器1a (如圖1所示) 可於銅板大小般的一平面基板(planar board)之上實現， 本發明主要係以一底部基板11B、至少一相位延遲單元、至少一參考地單元、一副線路層116、一主線路層117、與一頂部基板11T堆疊成為所謂的小型化方向耦合器1。由於此小型化方向耦合器1為一3D堆疊結構，是以不會佔用太多的電路使用面積，故能夠滿足現代行動通訊產品對於電子部件(electronic component)之輕薄短小的需求。
(2)另一方面，本發明的技術特徵在於將至少一相位延遲單元電性連接至該副線路層116，藉此方式達到定向耦合之功效。因此，由於所述相位延遲單元係由多條傳輸線上下相連而成，是以熟悉微波技術工程的工程師係能夠藉由改變該多條傳輸線的一總傳輸線長度的方式，調整此小型化方向耦合器1之耦合平坦度(Coupling flatness)及減少插入損耗(insertion loss)。
必須加以強調的是，上述之詳細說明係針對本發明可行實施例之具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。
＜本發明＞ <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 1 </td><td> 小型化方向耦合器 </td></tr><tr><td> 11 </td><td> 主體 </td></tr><tr><td> 12 </td><td> 輸入電極 </td></tr><tr><td> 13 </td><td> 第一接地電極 </td></tr><tr><td> 14 </td><td> 輸出電極 </td></tr><tr><td> 15 </td><td> 隔離電極 </td></tr><tr><td> 16 </td><td> 第二接地電極 </td></tr><tr><td> 17 </td><td> 耦合電極 </td></tr><tr><td> DP1 </td><td> 第一方向耦合器 </td></tr><tr><td> DP2 </td><td> 第二方向耦合器 </td></tr><tr><td> PD </td><td> 相位延遲器 </td></tr><tr><td> 1171 </td><td> 第一主線路 </td></tr><tr><td> 1166 </td><td> 第一副線路 </td></tr><tr><td> DP11 </td><td> 輸入埠 </td></tr><tr><td> DP12 </td><td> 耦合埠 </td></tr><tr><td> 1174 </td><td> 第二主線路 </td></tr><tr><td> 1164 </td><td> 第二副線路 </td></tr><tr><td> DP21 </td><td> 輸出埠 </td></tr><tr><td> DP22 </td><td> 隔離埠 </td></tr><tr><td> 11B </td><td> 底部基板 </td></tr><tr><td> 116 </td><td> 副線路層 </td></tr><tr><td> 117 </td><td> 主線路層 </td></tr><tr><td> 11T </td><td> 頂部基板 </td></tr><tr><td> 12d </td><td> 第一底部電極板 </td></tr><tr><td> 13d </td><td> 第二底部電極板 </td></tr><tr><td> 14d </td><td> 第三底部電極板 </td></tr><tr><td> 15d </td><td> 第四底部電極板 </td></tr><tr><td> 16d </td><td> 第五底部電極板 </td></tr><tr><td> 17d </td><td> 第六底部電極板 </td></tr><tr><td> 12c </td><td> 第一頂部電極板 </td></tr><tr><td> 13c </td><td> 第二頂部電極板 </td></tr><tr><td> 14c </td><td> 第三頂部電極板 </td></tr><tr><td> 15c </td><td> 第四頂部電極板 </td></tr><tr><td> 16c </td><td> 第五頂部電極板 </td></tr><tr><td> 17c </td><td> 第六頂部電極板 </td></tr><tr><td> 11TM </td><td> 標誌圖案 </td></tr><tr><td> 1172 </td><td> 輸入端 </td></tr><tr><td> 1173 </td><td> 輸出端 </td></tr><tr><td> 1163 </td><td> 耦合端 </td></tr><tr><td> 1162 </td><td> 隔離端 </td></tr><tr><td> CE1 </td><td> 第一連接端 </td></tr><tr><td> CE2 </td><td> 第二連接端 </td></tr><tr><td> 115 </td><td> 第一參考地層 </td></tr><tr><td> 1151 </td><td> 第一參考地電極 </td></tr><tr><td> cp1 </td><td> 第一連接部 </td></tr><tr><td> cp2 </td><td> 第二連接部 </td></tr><tr><td> 1152 </td><td> 第一連接電極 </td></tr><tr><td> 1153 </td><td> 第二連接電極 </td></tr><tr><td> 1154 </td><td> 第一非電極區域 </td></tr><tr><td> 111 </td><td> 第一相位延遲層 </td></tr><tr><td> 112 </td><td> 第二相位延遲層 </td></tr><tr><td> 113 </td><td> 第三相位延遲層 </td></tr><tr><td> 1111 </td><td> 第一傳輸線 </td></tr><tr><td> 1114 </td><td> 第二傳輸線 </td></tr><tr><td> CE3 </td><td> 第三連接端 </td></tr><tr><td> CE4 </td><td> 第四連接端 </td></tr><tr><td> CE5 </td><td> 第五連接端 </td></tr><tr><td> CE6 </td><td> 第六連接端 </td></tr><tr><td> 1121 </td><td> 第三傳輸線 </td></tr><tr><td> 1122 </td><td> 第四傳輸線 </td></tr><tr><td> CE7 </td><td> 第七連接端 </td></tr><tr><td> CE8 </td><td> 第八連接端 </td></tr><tr><td> CE9 </td><td> 第九連接端 </td></tr><tr><td> CE10 </td><td> 第十連接端 </td></tr><tr><td> CE11 </td><td> 第十一連接端 </td></tr><tr><td> CE12 </td><td> 第十二連接端 </td></tr><tr><td> 1131 </td><td> 第五傳輸線 </td></tr><tr><td> 114 </td><td> 第二參考地層 </td></tr><tr><td> 1141 </td><td> 第二參考地電極 </td></tr><tr><td> cp3 </td><td> 第三連接部 </td></tr><tr><td> cp4 </td><td> 第四連接部 </td></tr><tr><td> 1142 </td><td> 第三連接電極 </td></tr><tr><td> 1143 </td><td> 第四連接電極 </td></tr><tr><td> 1144 </td><td> 第二非電極區域 </td></tr><tr><td> 1145 </td><td> 第三非電極區域 </td></tr><tr><td> 118 </td><td> 電磁屏蔽層 </td></tr><tr><td> 1181 </td><td> 屏蔽地電極 </td></tr><tr><td> 1182 </td><td> 第五連接電極 </td></tr><tr><td> 1183 </td><td> 第六連接電極 </td></tr><tr><td> L-MN1 </td><td> 第一L型匹配網路 </td></tr><tr><td> L-MN2 </td><td> 第二L型匹配網路 </td></tr><tr><td> π-MN1 </td><td> 第一π型匹配網路 </td></tr><tr><td> π-MN2 </td><td> 第二π型匹配網路 </td></tr><tr><td> 11’ </td><td> 主體 </td></tr><tr><td> 12’ </td><td> 輸入電極 </td></tr><tr><td> 13’ </td><td> 第一接地電極 </td></tr><tr><td> 14’ </td><td> 輸出電極 </td></tr><tr><td> 15’ </td><td> 隔離電極 </td></tr><tr><td> 16’ </td><td> 第二接地電極 </td></tr><tr><td> 17’ </td><td> 耦合電極 </td></tr><tr><td> DP1’ </td><td> 第1組方向耦合器 </td></tr><tr><td> DP2’ </td><td> 第2組方向耦合器 </td></tr><tr><td> DP3’ </td><td> 第3組方向耦合器 </td></tr><tr><td> PD1’ </td><td> 第1組相位延遲器 </td></tr><tr><td> PD2’ </td><td> 第2組相位延遲器 </td></tr><tr><td> W1’ </td><td> 第1組主線路 </td></tr><tr><td> W2’ </td><td> 第2組主線路 </td></tr><tr><td> W3’ </td><td> 第3組主線路 </td></tr><tr><td> W1a’ </td><td> 第1組副線路 </td></tr><tr><td> W2a’ </td><td> 第2組副線路 </td></tr><tr><td> W3a’ </td><td> 第3組副線路 </td></tr><tr><td> DP11’ </td><td> 輸入埠 </td></tr><tr><td> DP12’ </td><td> 耦合埠 </td></tr><tr><td> DPN1’ </td><td> 輸出埠 </td></tr><tr><td> DPN2’ </td><td> 隔離埠 </td></tr><tr><td> 11B’ </td><td> 底部基板 </td></tr><tr><td> 110’ </td><td> 相位延遲層 </td></tr><tr><td> 116’ </td><td> 副線路層 </td></tr><tr><td> 117’ </td><td> 主線路層 </td></tr><tr><td> 118’ </td><td> 中間層 </td></tr><tr><td> 11T’ </td><td> 頂部基板 </td></tr><tr><td> 12c’ </td><td> 第一頂部電極板 </td></tr><tr><td> 13c’ </td><td> 第二頂部電極板 </td></tr><tr><td> 14c’ </td><td> 第三頂部電極板 </td></tr><tr><td> 15c’ </td><td> 第四頂部電極板 </td></tr><tr><td> 16c’ </td><td> 第五頂部電極板 </td></tr><tr><td> 17c’ </td><td> 第六頂部電極板 </td></tr><tr><td> 12d’ </td><td> 第一底部電極板 </td></tr><tr><td> 13d’ </td><td> 第二底部電極板 </td></tr><tr><td> 14d’ </td><td> 第三底部電極板 </td></tr><tr><td> 15d’ </td><td> 第四底部電極板 </td></tr><tr><td> 16d’ </td><td> 第五底部電極板 </td></tr><tr><td> 17d’ </td><td> 第六底部電極板 </td></tr><tr><td> 11TM’ </td><td> 標誌圖案 </td></tr><tr><td> 116c’ </td><td> 耦合端 </td></tr><tr><td> 116I’ </td><td> 隔離端 </td></tr><tr><td> 117I’ </td><td> 輸入端 </td></tr><tr><td> 117O’ </td><td> 輸出端 </td></tr><tr><td> 118’ </td><td> 中間層 </td></tr><tr><td> CW1’ </td><td> 第1組連接線 </td></tr><tr><td> CW2’ </td><td> 第2組連接線 </td></tr><tr><td> MC1’ </td><td> 第1主連接孔 </td></tr><tr><td> MC2’ </td><td> 第2主連接孔 </td></tr><tr><td> MC3’ </td><td> 第3主連接孔 </td></tr><tr><td> MC4’ </td><td> 第4主連接孔 </td></tr><tr><td> CH1’ </td><td> 第1連接孔 </td></tr><tr><td> CH2’ </td><td> 第2連接孔 </td></tr><tr><td> CH3’ </td><td> 第3連接孔 </td></tr><tr><td> CH4’ </td><td> 第4連接孔 </td></tr><tr><td> 115’ </td><td> 第一參考地層 </td></tr><tr><td> 114’ </td><td> 第二參考地層 </td></tr><tr><td> 1151’ </td><td> 第一參考地電極 </td></tr><tr><td> 1152’ </td><td> 第一連接電極 </td></tr><tr><td> 1153’ </td><td> 第二連接電極 </td></tr><tr><td> 1154’ </td><td> 第一非電極區域 </td></tr><tr><td> EH1’ </td><td> 第1電性連接孔 </td></tr><tr><td> EH2’ </td><td> 第2電性連接孔 </td></tr><tr><td> EH3’ </td><td> 第3電性連接孔 </td></tr><tr><td> EH4’ </td><td> 第4電性連接孔 </td></tr><tr><td> SC1’ </td><td> 第1副連接孔 </td></tr><tr><td> SC2’ </td><td> 第2副連接孔 </td></tr><tr><td> SC3’ </td><td> 第3副連接孔 </td></tr><tr><td> SC4’ </td><td> 第4副連接孔 </td></tr><tr><td> 1142’ </td><td> 第三連接電極 </td></tr><tr><td> 1143’ </td><td> 第四連接電極 </td></tr><tr><td> 1141’ </td><td> 第二參考地電極 </td></tr><tr><td> ET1’ </td><td> 第1電極貫孔 </td></tr><tr><td> ET2’ </td><td> 第2電極貫孔 </td></tr><tr><td> ET3’ </td><td> 第3電極貫孔 </td></tr><tr><td> ET4’ </td><td> 第4電極貫孔 </td></tr><tr><td> MNI1’ </td><td> 第1輸入端匹配網路 </td></tr><tr><td> MNI2’ </td><td> 第2輸入端匹配網路 </td></tr><tr><td> MNO1’ </td><td> 第1輸出端匹配網路 </td></tr><tr><td> MNO2’ </td><td> 第2輸出端匹配網路 </td></tr></TBODY></TABLE>
＜習知＞ <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 1a </td><td> 方向耦合器 </td></tr><tr><td> 11a </td><td> 基板 </td></tr><tr><td> 12a </td><td> 主線路 </td></tr><tr><td> 13a </td><td> 副線路 </td></tr><tr><td> 121a </td><td> 輸入端 </td></tr><tr><td> 122a </td><td> 輸出端 </td></tr><tr><td> 131a </td><td> 耦合端 </td></tr><tr><td> 132a </td><td> 隔離端 </td></tr></TBODY></TABLE>
圖1係顯示傳統的一種方向耦合器的立體圖； 圖2係顯示傳統的方向耦合器的等效電路圖； 圖3係顯示頻率相對於耦合度的資料曲線圖； 圖4係顯示為本發明之一種小型化方向耦合器的第1實施例的等效電路圖； 圖5A、圖5B與圖5C係顯示本發明之小型化方向耦合器的第1實施例的立體圖； 圖6係顯示主體的分解圖； 圖7係顯示主體的分解圖； 圖8係顯示本發明之一種小型化方向耦合器的第2實施例的等效電路圖； 圖9係顯示主體的分解圖； 圖10係顯示頻率相對於耦合量的曲線圖； 圖11係顯示本發明之一種小型化方向耦合器的第3實施例的等效電路圖； 圖12係顯示本發明之小型化方向耦合器的等效電路圖； 圖13係顯示本發明之一種小型化方向耦合器的第4實施例的等效電路圖； 圖14A、圖14B與圖14C係顯示本發明之小型化方向耦合器的第4實施例的立體圖； 圖15係顯示主體的平面分解圖； 圖16係顯示本發明之小型化方向耦合器之第5實施例的等效電路圖。

Claims (25)

  1. 一種小型化方向耦合器，係包括：一主體，其內部係設置有：一第一方向耦合器，係由具有一輸入端的一第一主線路以及具有一耦合端的一第一副線路所構成，其中，該輸入端與該耦合端係分別作為該第一方向耦合器的一輸入埠與一耦合埠；一第二方向耦合器，係由連接至該第一主線路的一第二主線路以及具有一隔離端的一第二副線路所構成，其中，該第二主線路係具有一輸出端；並且，該輸出端與該隔離端係分別作為該第二方向耦合器的一輸出埠與一隔離埠；及至少一相位延遲器，其中，該第一副線路係透過該相位延遲器而耦接至該第二副線路；一輸入電極，形成於該主體之一第一側面，並電性連接該輸入埠；一第一接地電極，係形成於該主體之該第一側面；一輸出電極，形成於該主體之該第一側面，並電性連接該輸出埠；一隔離電極，形成於該主體之一第二側面，並電性連接該隔離埠；其中，該第一側面與該第二側面係為二相對面；一第二接地電極，係形成於該主體之該第二側面；以及一耦合電極，係形成於該主體之該第二側面，並電性連接該耦合埠；其中，該主體係由複數個電路層所疊合而成，且該複數個電路層係包括：一底部基板； 至少一相位延遲單元，係疊置於該底部基板之上，且該相位延遲單元係具有該至少一相位延遲器；至少一參考地單元，係置於該相位延遲單元之上，且該參考地單元係同時電性連接該第一接地電極與該第二接地電極；一副線路層，係疊置於該參考地單元之上，且該副線路層之上係形成該第一副線路與該第二副線路；一主線路層，係疊置於該副線路層之上，且該主線路層之上係形成有該第一主線路與該第二主線路；及一頂部基板，係疊置於該主線路層之上。
  2. 如申請專利範圍第1項所述之小型化方向耦合器，更包括夾置於該主線路層與該頂部基板之間的一電磁屏蔽層，且該電磁屏蔽層之上係形成有至少一屏蔽地電極(Shielding ground)；並且，該屏蔽地電極係電性連接該參考地單元、該第一接地電極、以及該第二接地電極。
  3. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該頂部基板之上係形成有一第一頂部電極板、一第二頂部電極板、一第三頂部電極板、一第四頂部電極板、一第五頂部電極板、與一第六頂部電極板，係分別電性連接至該輸入電極、該第一接地電極、該輸出電極、該隔離電極、該第二接地電極、與該耦合電極。
  4. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該頂部基板的表面上係形成有一標誌圖案。
  5. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該底部基板之下表面之上係形成有一第一底部電極板、一第二底部電極板、一第三底部電極板、一第四底部電極板、一第五底部電極板、與一第六底部電極板，係分別電性連接至該輸入電極、該第一接地電極、該輸出電極、該隔離電極、該第二接地電極、與該耦合電極。
  6. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該第一主線路與該第二主線路的線寬相同，且該第一副線路與該第二副線路的線寬相同。
  7. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該第一主線路的線寬係小於該第二主線路的線寬，且該第一副線路的線寬係小於該第二副線路的線寬。
  8. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該第一主線路的線長係大於該第二主線路的線長，且該第一副線路的線長係大於該第二副線路的線長。
  9. 如申請專利範圍第1項所述之小型化方向耦合器，其中，該第一副線路更具有一第一連接端，且該第二副線路更具有一第二連接端。
  10. 如申請專利範圍第1項所述之小型化方向耦合器，更包括：一第一匹配網路，係耦接於該相位延遲器與該第一副線路之間；以及一第二匹配網路，係耦接於該相位延遲器與該第二副線路之間。
  11. 如申請專利範圍第9項所述之小型化方向耦合器，其中，該參考地單元係包括一第一參考地層，係夾置於該副線路層與該相位延遲單元之間；並且，該第一參考地層之上係形成有：一第一參考地電極，係具有一第一連接電極與一第二連接電極，用以分別電性連接至該第一接地電極與該第二接地電極；並且，該第一參考地電極更具有一第一非電極區域；一第一連接部，係形成於該第一非電極區域之內，用以連通該第二副線路的該第一連接端；以及一第二連接部，係形成於該第一非電極區域之內，用以連通該第一副線路的該第二連接端。
  12. 如申請專利範圍第10項所述之小型化方向耦合器，其中，該第一匹配網路與該第二匹配網路可為下列任一種網路：L型阻抗匹配網路或π型阻抗匹配網路。
  13. 如申請專利範圍第11項所述之小型化方向耦合器，其中，該相位延遲單元係包括：一第一相位延遲層，其表面上係形成有：一第一傳輸線，其一端為用以連通該第一連接端的一第三連接端，且其另一端為一第四連接端；及一第二傳輸線，其一端為用以連通該第二連接端的一第五連接端，且其另一端為一第六連接端；一第二相位延遲層，其表面上係形成有：一第三傳輸線，其一端為用以連通該第一傳輸線之該第四連接端的一第七連接端，且其另一端為一第八連接端；及一第四傳輸線，其一端為用以連通該第六連接端的一第九連接端，且其另一端為一第十連接端；以及一第三相位延遲層，其表面上係形成有：一第五傳輸線，其一端為用以連通該第三傳輸線之該第八連接端的一第十一連接端，且其另一端為用以連通該第四傳輸線之該第十連接端的一第十二連接端。
  14. 如申請專利範圍第13項所述之小型化方向耦合器，其中，該參考地單元係更包括一第二參考地層，係夾置於該第三相位延遲層與該第二相位延遲層之間；並且，該第二參考地層之上係形成有：一第二參考地電極，係具有一第三連接電極與一第四連接電極，用以分別電性連接至該第一接地電極與該第二接地電極；並且，該第二參考地電極更具有一第二非電極區域與一第三非電極區域； 一第三連接部，係形成於該第二非電極區域之內，用以連通該第九連接端與該第十一連接端；以及一第四連接部，係形成於該第三非電極區域之內，用以連通該第十連接端與該第十二連接端。
  15. 一種小型化方向耦合器，係包括：一主體，其內部係設置有：彼此相互耦接的N組方向耦合器，其中，每一組方向耦合器包括一主線路與一副線路；並且，該N組方向耦合器之中的第1組方向耦合器係具有一輸入埠與一耦合埠，且該N組方向耦合器之中的第N組方向耦合器係具有一輸出埠與一隔離埠；及N-1組相位延遲器，其中，每一組相位延遲器皆耦接於相鄰兩組方向耦合器的主線路之間；一輸入電極，形成於該主體之一第一側面，並電性連接該輸入埠；一第一接地電極，係形成於該主體之該第一側面；一輸出電極，形成於該主體之該第一側面，並電性連接該輸出埠；一隔離電極，形成於該主體之一第二側面，並電性連接該隔離埠；其中，該第一側面與該第二側面係為二相對面；一第二接地電極，係形成於該主體之該第二側面，並電性連接該參考地單元；以及一耦合電極，係形成於該主體之該第二側面，並電性連接該耦合埠； 其中，該主體係由複數個電路層所疊合而成，且該複數個電路層係包括：一底部基板；一相位延遲層，係疊置於該底部基板之上，且該相位延遲層之上係形成有N-1組相位延遲器；至少一參考地單元，係置於該相位延遲層之上，且該參考地單元係同時電性連接該第一接地電極與該第二接地電極；一副線路層，係疊置於該參考地單元之上，且該副線路層之上係形成有N組副線路；一主線路層，係疊置於該副線路層之上，且該主線路層之上係形成有N組主線路；及一頂部基板，係疊置於該主線路層之上；其中，該N組副線路之中的第1組副線路係具有一耦合端，且該N組副線路之中的第N組副線路係具有一隔離端；並且，該耦合端與該隔離端係分別電性連接該耦合電極與該隔離電極；其中，該N組主線路之中的第1組主線路係具有一輸入端，且該N組副線路之中的第N組副線路係具有一輸出端；並且，該輸入端與該輸出端係分別電性連接該輸入電極與該輸出電極；其中，該輸入端與該輸出端係分別作為該輸入埠與該輸出埠；並且，該耦合端與該隔離端係分別作為該耦合埠與該隔離埠。
  16. 如申請專利範圍第15項所述之小型化方向耦合器，其中，該N組主線路係具有N+1個主連接孔，且該N組副線路係具有N+1個副連接孔。
  17. 如申請專利範圍第16項所述之小型化方向耦合器，更包括：夾置於該主線路層與該頂部基板之間的一中間層，且該中間層之上係形成有N-1組連接線；其中，該N-1組連接線係具有N+1組連接孔，用以使得每一組連接線係能夠電性連接至形成於該主線路層之上的該N組主線路之中的其中2組主線路。
  18. 如申請專利範圍第16項所述之小型化方向耦合器，其中，該頂部基板之上係形成有一第一頂部電極板、一第二頂部電極板、一第三頂部電極板、一第四頂部電極板、一第五頂部電極板、與一第六頂部電極板，係分別電性連接至該輸入電極、該第一接地電極、該輸出電極、該隔離電極、該第二接地電極、與該耦合電極。
  19. 如申請專利範圍第16項所述之小型化方向耦合器，其中，該頂部基板的表面上更形成有一標誌圖案。
  20. 如申請專利範圍第16項所述之小型化方向耦合器，其中，該底部基板之下表面之上係形成有一第一底部電極板、一第二底部電極板、一第三底部電極板、一第四底部電極板、一第五底部電極板、與一第六底部電極板，係分別電性連接至該輸入電極、該第一接地電極、該輸出電極、該隔離電極、該第二接地電極、與該耦合電極。
  21. 如申請專利範圍第16項所述之小型化方向耦合器，其中，該參考地單元係包括一第一參考地層，係夾置於該副線路層與該相位延遲層之間；並且，該第一參考地層之上係形成有：一第一參考地電極，係具有一第一連接電極與一第二連接電極，用以分別電性連接至該第一接地電極與該第二接地電極；並且，該第一參考地電極更具有一第一非電極區域；N+1個電性連接孔，係設置於該第一非電極區域之上，用以使得每一組相位延遲器能夠電性連接至形成於該副線路層之上的該N組副線路之中的其中2組副線路。
  22. 如申請專利範圍第21項所述之小型化方向耦合器，其中，該參考地單元係更包括一第二參考地層，係夾置於該相位延遲層與該底部基板之間；並且，該第二參考地層之上係形成有具有一第三連接電極與一第四連接電極的一第二參考地電極，其中該第三連接電極與該第四連接電極係用以分別電性連接至該第一接地電極與該第二接地電極。
  23. 如申請專利範圍第21項所述之小型化方向耦合器，其中，所述N組相位延遲器係為形成於該相位延遲層上的複數條傳輸線。
  24. 如申請專利範圍第21項所述之小型化方向耦合器，更包括：N-1組匹配網路單元，並且每一匹配網路單元係包括一輸入端匹配網路與一輸出端匹配網路；其中，該輸入端匹配網路與該輸出端匹配網路係連接至該相位延遲器的一訊號輸入端與一訊號輸出端。
  25. 如申請專利範圍第21項所述之小型化方向耦合器，其中，該輸入端匹配網路與該輸出端匹配網路可為下列任一種網路：L型阻抗匹配網路或π型阻抗匹配網路。
TW105128018A 2016-08-31 2016-08-31 小型化方向耦合器 TWI628844B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW105128018A TWI628844B (zh) 2016-08-31 2016-08-31 小型化方向耦合器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105128018A TWI628844B (zh) 2016-08-31 2016-08-31 小型化方向耦合器

Publications (2)

Publication Number Publication Date
TW201807880A TW201807880A (zh) 2018-03-01
TWI628844B true TWI628844B (zh) 2018-07-01

Family

ID=62189898

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105128018A TWI628844B (zh) 2016-08-31 2016-08-31 小型化方向耦合器

Country Status (1)

Country Link
TW (1) TWI628844B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809854B (zh) * 2022-05-03 2023-07-21 國立彰化師範大學 基板合成方向耦合器

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049905B2 (en) * 2004-01-02 2006-05-23 Scientific Components Coporation High power directional coupler
US7907032B2 (en) * 2009-01-06 2011-03-15 Mitsubishi Electric Corporation Directional coupler
CN102832435A (zh) * 2011-06-14 2012-12-19 株式会社村田制作所 定向耦合器
US8410864B2 (en) * 2008-07-01 2013-04-02 Stmicroelectronics (Tours) Sas Integrated directional coupler
CN103201899A (zh) * 2010-11-12 2013-07-10 株式会社村田制作所 定向耦合器
US8558640B2 (en) * 2009-12-18 2013-10-15 Ngk Insulators, Ltd. Directional coupler
US8791770B2 (en) * 2010-07-06 2014-07-29 Murata Manufacturing Co., Ltd. Directional coupler
CN104577289A (zh) * 2013-10-22 2015-04-29 株式会社村田制作所 定向耦合器
US20150263406A1 (en) * 2014-03-12 2015-09-17 Tdk Corporation Directional coupler

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049905B2 (en) * 2004-01-02 2006-05-23 Scientific Components Coporation High power directional coupler
US8410864B2 (en) * 2008-07-01 2013-04-02 Stmicroelectronics (Tours) Sas Integrated directional coupler
US7907032B2 (en) * 2009-01-06 2011-03-15 Mitsubishi Electric Corporation Directional coupler
US8558640B2 (en) * 2009-12-18 2013-10-15 Ngk Insulators, Ltd. Directional coupler
US8791770B2 (en) * 2010-07-06 2014-07-29 Murata Manufacturing Co., Ltd. Directional coupler
CN103201899A (zh) * 2010-11-12 2013-07-10 株式会社村田制作所 定向耦合器
CN102832435A (zh) * 2011-06-14 2012-12-19 株式会社村田制作所 定向耦合器
CN104577289A (zh) * 2013-10-22 2015-04-29 株式会社村田制作所 定向耦合器
US20150263406A1 (en) * 2014-03-12 2015-09-17 Tdk Corporation Directional coupler

Also Published As

Publication number Publication date
TW201807880A (zh) 2018-03-01

Similar Documents

Publication Publication Date Title
CN109860996B (zh) 一种低剖面双极化滤波磁电偶极子天线
US10573964B2 (en) Combined phase shifter and multi-band antenna network system
JP6376291B2 (ja) 高周波フロントエンド回路
US9905901B1 (en) Miniature directional coupling device
CN109845029B (zh) 定向耦合器内置基板、高频前端电路以及通信装置
US20140306776A1 (en) Planar rf crossover structure with broadband characteristic
WO2018027539A1 (zh) 馈电网络
US9680196B2 (en) On-chip differential wilkinson divider/combiner
JP2016518080A (ja) セルラー用途向けの小型無線方向性結合器
Chen et al. Modified vertically installed planar couplers for ultrabroadband multisection quadrature hybrid
CN102394333B (zh) 频率可调的滤波定向耦合器
JP2018196037A (ja) 方向性結合器、高周波フロントエンドモジュール、および、通信機器
US10454444B2 (en) Integrated delay modules
TWI628844B (zh) 小型化方向耦合器
US9979374B2 (en) Integrated delay modules
US20180145395A1 (en) Microwave power combiner
JPWO2010147197A1 (ja) 高周波モジュール
US9883585B2 (en) Radio-frequency circuit module
CN207852873U (zh) 移相装置、天线及基站
KR100951552B1 (ko) 방향성 결합기 및 이를 포함하는 듀플렉스 송수신 시스템의시스템 인 패키지
JPWO2015156079A1 (ja) 高周波モジュール
KR101515854B1 (ko) 광대역 커플러
JP5636662B2 (ja) 高周波モジュール
CN217847948U (zh) 射频接口电路
US11588217B2 (en) High-frequency module