TWI628747B - 互補式金屬氧化物半導體元件的製造方法 - Google Patents

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Abstract

在本發明提供了一種互補式金屬氧化物半導體(CMOS)元件的製造方法，該CMOS元件的製造方法包括：提供位於同一半導體基板上的第一鍺奈米線和第二鍺奈米線，以在第一鍺奈米線周圍形成N型銦鎵砷量子井電晶體以及在第二鍺奈米線周圍形成P型鍺無接面電晶體。通過上述方法製造的CMOS元件能夠更好的進行閘極控制和適用於低功耗邏輯應用，因此顯著地改善了靜電場，對短通道具有更強的控制能力。

Description

互補式金屬氧化物半導體元件的製造方法
本發明涉及半導體技術領域，特別涉及一種互補式金屬氧化物半導體(CMOS)元件的製造方法。
人們希望通過採用超薄體(Ultra Thin Body，簡稱UTB)如量子井結構，來避免金氧半場效電晶體(Metal-Oxide-Semiconductor，簡稱MOS)電晶體繼續按比例縮小至更小尺寸時引發更嚴重的短通道效應。高電子遷移率電晶體(High Electron Mobility Transistor，簡稱HEMT)的基本結構由一個調製摻雜異質接面及其源汲結構組成。存在於調製摻雜異質接面中的二維電子氣(Two-Dimensional Electron Gas，簡稱2-DEG)，由於不受電離雜質離子散射的影響，其遷移率非常高。HEMT是平面型電壓控制元件，閘極電壓Vg可控制異質接面勢阱的深度，從而控制位能井(Potential Well)中2-DEG的面密度，進而控制元件的工作電流。
對於目前常用的平面型GaAs體系的HEMT，通常其中的n-AlxGa1-xAs控制層(或阻障層)應該是耗盡的(厚度一般為數百nm，摻雜濃度為107~108/cm3)。若n-AlxGa1-xAs層厚度較大、摻雜濃度又高，則在Vg=0時就存在有2-DEG，元件為耗盡型元件，反之則為增強型元件(Vg=0時，蕭 特基耗盡層即延伸到本征GaAs層內部)。對於平面型HEMT，仍然存在不能有效控制的短通道效應。
本發明的目的之一在於提供一種CMOS元件的製造方法，以增強對短通道效應的控制能力。
為解決上述技術問題，本發明提供一種CMOS元件的製造方法，包括：提供位於同一半導體基板上的第一鍺奈米線和第二鍺奈米線，以在第一鍺奈米線周圍形成N型銦鎵砷量子井電晶體以及在第二鍺奈米線周圍形成P型鍺無接面電晶體，其中，通過如下方法形成N型銦鎵砷量子井電晶體：在第一鍺奈米線上形成輕摻雜N通道銦鎵砷層以及在輕摻雜N通道銦鎵砷層上形成重摻雜銦鎵砷磊晶；在重摻雜銦鎵砷磊晶的源極區域和汲極區域之間形成第一溝槽；在重摻雜銦鎵砷磊晶上及第一溝槽周圍形成半導體阻障層；在第一溝槽內形成第一金屬閘極；在第一金屬閘極兩側分別形成第一源極和第一汲極，從而形成N型銦鎵砷量子井電晶體；通過如下方法形成P型鍺無接面電晶體：在第二鍺奈米線上形成重摻雜P型鍺磊晶；在重摻雜P型鍺磊晶的源極區域和汲極區域之間形成第二溝槽；在第二溝槽內形成第二金屬閘極；在第二金屬閘極兩側分別形成第二源極和第二汲極，從而形成P型鍺無接面電晶體。
在本發明提供的CMOS管的製造方法，包括：提供位於同一半導體基板上的第一鍺奈米線和第二鍺奈米線，以在第一鍺奈米線周圍形成N型銦鎵砷量子井電晶體以及在第二鍺奈米線周圍形成P型鍺無接面電晶體。由於能夠更好的進行閘極控制並且適用於低功耗邏輯應用，CMOS管顯 著地改善了靜電場，對短通道具有更強的控制能力。
1A‧‧‧第一磊晶鍺
2B‧‧‧第二磊晶鍺
10‧‧‧輕摻雜N通道銦鎵砷層
11‧‧‧重摻雜銦鎵砷磊晶
12‧‧‧第一溝槽
13‧‧‧半導體阻障層
14‧‧‧第一高介電常數氧化物
15‧‧‧第一金屬閘極
16‧‧‧第一側壁
17a‧‧‧第一源極
17b‧‧‧第一汲極
21‧‧‧重摻雜P型鍺磊晶
22‧‧‧第二溝槽
24‧‧‧第二高介電常數氧化物
25‧‧‧第二金屬閘極
26‧‧‧第二側壁
27a‧‧‧第二源極
27b‧‧‧第二汲極
A‧‧‧第一鍺奈米線
A0‧‧‧氧化層
B‧‧‧第二鍺奈米線
B0‧‧‧氧化層
G‧‧‧鍺層
G1‧‧‧第一鍺塊
G2‧‧‧第二鍺塊
S‧‧‧矽層
圖1(a)~圖1(g)是本發明之一實施例中形成位於同一半導體基板上的第一鍺奈米線和第二鍺奈米線的流程示意圖；圖2~圖7是本發明之一實施例中提供的在第一鍺奈米線周圍形成N型銦鎵砷量子井電晶體的流程示意圖；圖8~圖14(b)是本發明之一實施例中提供的在第二鍺奈米線周圍形成P型鍺無接面電晶體的流程示意圖；圖15是本發明之一實施例中提供的CMOS元件結構示意圖。
以下結合附圖和具體實施例對本發明提出的CMOS元件的製造方法作進一步詳細說明。根據下面說明和申請專利範圍，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精准的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
本實施例提供了一種CMOS元件的製造方法，包括：提供位於同一半導體基板上的第一鍺奈米線A和第二鍺奈米線B，以在第一鍺奈米線A周圍形成N型銦鎵砷量子井電晶體以及在第二鍺奈米線B周圍形成P型鍺無接面電晶體。
首先，通過如下方法提供位於同一半導體基板上的第一鍺奈米線A和第二鍺奈米線B：首先如圖1(a)所示，提供半導體基板，該半導體基板包括矽層S和位於該矽層S上的鍺層G；接著，在該半導體基板中形成淺溝槽隔離，該淺溝槽隔離將該鍺層G分隔成第一鍺塊G1和第二鍺塊G2， 如圖1(b)所示；請參閱圖1(c)，然後去除部分厚度的淺溝槽隔離，以暴露出該第一鍺塊G1和該第二鍺塊G2；對該第一鍺塊G1執行磊晶生成製程形成第一磊晶鍺1A，對該第二鍺塊G2執行磊晶生成製程形成第二磊晶鍺2B，如圖1(d)；接著如圖1(e)所示，對該第一磊晶鍺1A執行氧化製程形成第一鍺奈米線A和包圍該第一鍺奈米線A的氧化層A0；對該第二磊晶鍺2B執行氧化製程形成第二鍺奈米線B和包圍該第二鍺奈米線B的氧化層B0；繼續參閱圖1(f)，去除該包圍該第一鍺奈米線A的氧化層A0，露出該第一鍺奈米線A以及部分矽層；去除該包圍該第二鍺奈米線B的氧化層B0，露出該第二鍺奈米線B以及部分矽層；並對該第一鍺奈米線A和該第二鍺奈米線B執行熱處理；對露出的部分矽層進行氧化處理，以連接剩餘的淺溝槽隔離，最終形成位於同一半導體基板上的第一鍺奈米線A和第二鍺奈米線B，如圖1(g)。可選的，按照實際工藝情況，圖1(e)~圖1(g)的步驟可能會反復進行多次。具體的，圖1(g)所示的是同一半導體基板上的第一鍺奈米線A和第二鍺奈米線B垂直於通道方向的視圖，為了更清楚、準確的展示出CMOS元件的形成過程，本實施例中主要採用沿著通道方向的視圖對形成過程進行說明。
通過如下方法在該第一鍺奈米線A周圍形成該N型銦鎵砷量子井電晶體：請參閱圖2(a)，是該第一鍺奈米線A沿通道方向的視圖。在該第一鍺奈米線A上形成輕摻雜N通道銦鎵砷層10以及在該輕摻雜N通道銦鎵砷層10上形成重摻雜銦鎵砷磊晶11；圖2(b)是垂直於通道方向的視圖。具體的，是通過分子束磊晶(Molecular-Beam Epitaxy，簡稱MBE)、原子層沉積(Atomic Layer Deposition，簡稱ALD)或有機金屬化學沈積法 (Metalorganic Chemical Vapor Deposition，簡稱MOCVD)在該第一鍺奈米線A上形成輕摻雜N通道銦鎵砷層10以及在該輕摻雜N通道銦鎵砷層10上形成重摻雜銦鎵砷磊晶11。並且，該輕摻雜N通道銦鎵砷層10的厚度為10nm~100nm，該重摻雜銦鎵砷磊晶11的厚度為10nm~200nm。
接著，請參閱圖3(a)，通過微影和感應耦合電漿(Inductively Coupled Plasma，簡稱ICP)乾式蝕刻在該重摻雜銦鎵砷磊晶11的源極區域和汲極區域之間形成第一溝槽12；垂直於通道方向的視圖如圖3(b)所示。
如圖4(a)所示，通過有機金屬化學沈積法MOCVD、MBE或ALD在該重摻雜銦鎵砷磊晶11上及第一溝槽12周圍形成半導體阻障層13，優選的，該半導體阻障層13的材料是磷化銦，並且該磷化銦的厚度為50nm~100nm；垂直於通道方向的視圖如圖4(b)所示。
然後，在該第一溝槽12內形成第一金屬閘極；具體的，請參閱圖5(a)，在該半導體阻障層13周圍形成第一閘極介電層；在該第一閘極介電層上形成第一高介電常數(簡稱高K)氧化物14。優選的，是通過方法MOCVD、ALD或電漿加強化學氣相沈積(Plasma-enhanced CVD，簡稱PECVD)在該第一閘極介電層上形成該第一高K氧化物14。並且該第一高K氧化物14的材料為氧化鋁或TiSiOx，厚度為1nm~5nm；垂直於通道方向的視圖如圖5(b)所示。
如圖6(a)，通過物理氣相沈積(Physical Vapor Deposition，簡稱PVD)、MOCVD、ALD或MBE在該第一溝槽12內形成該第一金屬閘極15。優選的，該第一金屬閘極15的材料為氮化鈦、鎳金或鉻金；垂直於通道方向的視圖如圖6(b)所示。
最後，在該第一金屬閘極15的兩側分別形成第一源極17a和第一汲極17b，具體請參閱圖7(a)，先通過ICP乾式蝕刻在該第一金屬閘極15的兩側進行蝕刻以暴露出部分重摻雜銦鎵砷磊晶；垂直於通道方向的視圖如圖7(b)所示；接著如圖8(a)，在該第一金屬閘極15的兩側形成第一側壁16；在暴露出的該部分重摻雜銦鎵砷磊晶表面形成第一源極17a和第一汲極17b，從而形成N型銦鎵砷量子井電晶體；垂直於通道方向的視圖如圖8(b)所示。
具體的，通過如下方法在該第二鍺奈米線B周圍形成該P型鍺無接面電晶體：請參閱圖9(a)，是該第二鍺奈米線B沿通道方向的視圖。在該第二鍺奈米線B上形成重摻雜P型鍺磊晶21；圖9(b)是垂直於通道方向的視圖。具體的，是通過MBE、ALD或MOCVD在該第二鍺奈米線B上形成該重摻雜P型鍺磊晶21。並且，該重摻雜P型鍺磊晶21的厚度為10nm~200nm。
接著，如圖10(a)所示，通過微影和ICP乾式蝕刻在該重摻雜P型鍺磊晶21的源極區域和汲極區域之間形成第二溝槽22；垂直於通道方向的視圖如圖10(b)所示。
然後在該第二溝槽22內形成第二金屬閘極。具體的如圖11(a)所示，在該重摻雜P型鍺磊晶21周圍形成第二閘極介電層；在該第二閘極介電層表面形成第二高K氧化物24；優選的，是通過MOCVD、ALD或PECVD在該第二閘極介電層上形成該第二高K氧化物24。並且，該第二高K氧化物24的材料為氧化鋁或TiSiOx，厚度為1nm~5nm；垂直於通道方向的視圖如圖11(b)所示。
繼續參閱圖12(a)，通過PVD、MOCVD、ALD或MBE在該第二溝槽22內形成該第二金屬閘極25。優選的，該第二金屬閘極25的材料為氮化鈦、鎳金或鉻金；垂直於通道方向的視圖如圖12(b)所示。
最後，在該第二金屬閘極25兩側分別形成第二源極27a和第二汲極27b，具體請參閱圖13(a)，首先通過ICP乾式蝕刻在該第二金屬閘極25兩側進行蝕刻以暴露出部分重摻雜P型鍺磊晶；垂直於通道方向的視圖如圖13(b)所示。接著如圖14(a)，在該第二金屬閘極25兩側形成第二側壁26；在暴露出的該部分重摻雜P型鍺磊晶表面形成第二源極27a和第二汲極27b，從而形成P型鍺無接面電晶體；垂直於通道方向的視圖如圖14(b)所示。
綜上該，提供了位於同一半導體基板上的第一鍺奈米線A和第二鍺奈米線B後，在該第一鍺奈米A線周圍形成N型銦鎵砷量子井電晶體，並且在該第二鍺奈米線B周圍形成P型鍺無接面電晶體，最終形成了CMOS元件，如圖15所示。由於能夠更好的進行閘極控制並且適用於低功耗邏輯應用，CMOS元件顯著地改善了靜電場，對短通道具有更強的控制能力。
上述描述僅是對本發明較佳實施例的描述，並非對本發明範圍的任何限定，本發明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬於申請專利範圍的保護範圍。

Claims (27)

  1. 一種互補式金屬氧化物半導體(CMOS)元件的製造方法，包括：提供位於同一半導體基板上的一第一鍺奈米線和一第二鍺奈米線，以在該第一鍺奈米線周圍形成一N型銦鎵砷量子井電晶體以及在該第二鍺奈米線周圍形成一P型鍺無接面電晶體，其中，通過以下步驟形成該N型銦鎵砷量子井電晶體：在該第一鍺奈米線上形成一輕摻雜N通道銦鎵砷層以及在該輕摻雜N通道銦鎵砷層上形成一重摻雜銦鎵砷磊晶；在該重摻雜銦鎵砷磊晶的一源極區域和一汲極區域之間形成一第一溝槽；在該重摻雜銦鎵砷磊晶上及該第一溝槽周圍形成一半導體阻障層；在該第一溝槽內形成一第一金屬閘極；在該第一金屬閘極兩側分別形成一第一源極和一第一汲極，從而形成該N型銦鎵砷量子井電晶體；通過以下步驟形成該P型鍺無接面電晶體：在該第二鍺奈米線上形成一重摻雜P型鍺磊晶；在該重摻雜P型鍺磊晶的一源極區域和一汲極區域之間形成一第二溝槽；在該第二溝槽內形成一第二金屬閘極；在該第二金屬閘極兩側分別形成一第二源極和一第二汲極，從而形成該P型鍺無接面電晶體。
  2. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，提供位於同一半導體基板上的一第一鍺奈米線和一第二鍺奈米線的步驟更包括：提供一半導體基板，該半導體基板包括一矽層和一位於該矽層上的鍺層；在該半導體基板中形成一淺溝槽隔離，該淺溝槽隔離將該鍺層分隔成一第一鍺塊和一第二鍺塊；去除部分厚度的該淺溝槽隔離，以暴露出該第一鍺塊和該第二鍺塊；對該第一鍺塊執行磊晶生成製程形成一第一磊晶鍺，對該第二鍺塊執行磊晶生成製程形成一第二磊晶鍺；對該第一磊晶鍺執行氧化製程形成該第一鍺奈米線和一包圍該第一鍺奈米線的氧化層；對該第二磊晶鍺執行氧化製程形成該第二鍺奈米線和一包圍該第二鍺奈米線的氧化層；去除該包圍該第一鍺奈米線的氧化層，露出該第一鍺奈米線以及部分矽層；去除該包圍該第二鍺奈米線的氧化層，露出該第二鍺奈米線以及部分矽層；對該第一鍺奈米線和該第二鍺奈米線執行熱處理；對露出的部分矽層進行氧化處理，以連接剩餘的淺溝槽隔離，形成位於同一半導體基板上的該第一鍺奈米線和該第二鍺奈米線。
  3. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，在該第一溝槽內形成一第一金屬閘極的步驟更包括：在該半導體阻障層周圍形成一第一閘極介電層；在該第一閘極介電層上形成一第一高介電常數氧化物；在該第一溝槽內形成該第一金屬閘極。
  4. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，在該第二溝槽內形成一第二金屬閘極的步驟更包括：在該重摻雜P型鍺磊晶周圍形成一第二閘極介電層；在該第二閘極介電層表面形成一第二高介電常數氧化物；在該第二溝槽內形成該第二金屬閘極。
  5. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，在該第一金屬閘極兩側分別形成一第一源極和一第一汲極的步驟更包括：在該第一金屬閘極兩側進行蝕刻以暴露出部分該重摻雜銦鎵砷磊晶；在該第一金屬閘極兩側形成一第一側壁；在暴露出的該部分重摻雜銦鎵砷磊晶表面形成該第一源極和該第一汲極。
  6. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，在該第二金屬閘極兩側分別形成一第二源極和一第二汲極的步驟更包括：在該第二金屬閘極兩側進行蝕刻以暴露出部分該重摻雜P型鍺磊晶；在該第二金屬閘極兩側形成一第二側壁；在暴露出的該部分重摻雜P型鍺磊晶表面形成該第二源極和該第二汲極。
  7. 如申請專利範圍第1項所述的CMOS元件的製造方法，其更包括：通過分子束磊晶、原子層沉積或有機金屬化學沈積法之其一製程，在該第一鍺奈米線上形成該輕摻雜N通道銦鎵砷層以及在該輕摻雜N通道銦鎵砷層上形成該重摻雜銦鎵砷磊晶。
  8. 如申請專利範圍第7項所述的CMOS元件的製造方法，其中，該重摻雜銦鎵砷磊晶的厚度為10nm~200nm，該輕摻雜N通道銦鎵砷層的厚度為10nm~100nm。
  9. 如申請專利範圍第1項所述的CMOS元件的製造方法，其更包括：通過微影和ICP乾式蝕刻在該重摻雜銦鎵砷磊晶的該源極區域和該汲極區域之間形成該第一溝槽。
  10. 如申請專利範圍第9項所述的CMOS元件的製造方法，其更包括：通過有機金屬化學沈積法、分子束磊晶或原子層沉積之其一製程，在該重摻雜銦鎵砷磊晶上及該第一溝槽周圍形成該半導體阻障層。
  11. 如申請專利範圍第10項所述的CMOS元件的製造方法，其中，該半導體阻障層的材料是磷化銦。
  12. 如申請專利範圍第11項所述的CMOS元件的製造方法，其中，該半導體阻障層的厚度為50nm~100nm。
  13. 如申請專利範圍第3項所述的CMOS元件的製造方法，其中，通過有機金屬化學沈積法、分子束磊晶或原子層沉積之其一製程，在該第一閘極介電層上形成該第一高介電常數氧化物。
  14. 如申請專利範圍第13項所述的CMOS元件的製造方法，其中，該第一高介電常數氧化物材料為氧化鋁或TiSiOx。
  15. 如申請專利範圍第14項所述的CMOS元件的製造方法，其中，該第一高介電常數氧化物的厚度為1nm~5nm。
  16. 如申請專利範圍第3項所述的CMOS元件的製造方法，其中，通過物理氣相沈積、有機金屬化學沈積法、分子束磊晶或原子層沉積之其一製程，在該第一溝槽內形成該第一金屬閘極。
  17. 如申請專利範圍第16項所述的CMOS元件的製造方法，其中，該第一金屬閘極的材料為氮化鈦、鎳金或鉻金。
  18. 如申請專利範圍第5項所述的CMOS元件的製造方法，其中，通過感應耦合電漿乾式蝕刻在該第一金屬閘極兩側進行蝕刻以暴露出部分該重摻雜銦鎵砷磊晶。
  19. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，通過原子層沉積、分子束磊晶或有機金屬化學沈積法之其一製程，在該第二鍺奈米線上形成該重摻雜P型鍺磊晶。
  20. 如申請專利範圍第19項所述的CMOS元件的製造方法，其中，該重摻雜P型鍺磊晶的厚度為10nm~200nm。
  21. 如申請專利範圍第1項所述的CMOS元件的製造方法，其中，通過微影和感應耦合電漿乾式蝕刻在該重摻雜P型鍺磊晶的源極區域和汲極區域之間形成該第二溝槽。
  22. 如申請專利範圍第4項所述的CMOS元件的製造方法，其中，通過有機金屬化學沈積法、原子層沉積、電漿加強化學氣相沈積之其一製程，在該第二閘極介電層上形成該第二高介電常數氧化物。
  23. 如申請專利範圍第22項所述的CMOS元件的製造方法，其中，該第二高介電常數氧化物材料為氧化鋁或TiSiOx。
  24. 如申請專利範圍第23項所述的CMOS元件的製造方法，其中，該第二高介電常數氧化物的厚度為1nm~5nm。
  25. 如申請專利範圍第4項所述的CMOS元件的製造方法，其中，通過物理氣相沈積、有機金屬化學沈積法、分子束磊晶或原子層沉積之其一製程，在該第二溝槽內形成該第二金屬閘極。
  26. 如申請專利範圍第25項所述的CMOS元件的製造方法，其中，該第二金屬閘極的材料為氮化鈦、鎳金或鉻金。
  27. 如申請專利範圍第6項所述的CMOS元件的製造方法，其中，通過感應耦合電漿乾式蝕刻在該第二金屬閘極兩側進行蝕刻以暴露出部分該重摻雜P型鍺磊晶。
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