TWI628700B - 凹部之充填方法及半導體材料之處理裝置 - Google Patents

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Abstract

本發明係一種被處理體的凹部之充填方法,該被處理體具備半導體基板及設在該半導體基板上的絕緣膜,前述凹部貫穿前述絕緣膜而延伸至前述半導體基板的內部為止,且該方法包括:(a)步驟,沿著劃分出前述凹部的壁面而形成半導體材料之第一薄膜;(b)步驟,氣相摻雜前述第一薄膜;(c)步驟,將前述被處理體在容器內退火,藉以不使經氣相摻雜的前述第一薄膜移動而沿著劃分出前述凹部之前述半導體基板的面,由前述第一薄膜的半導體材料形成相應於前述半導體基板的結晶之磊晶區域;(d)步驟,沿著劃分出前述凹部之壁面而形成半導體材料之第二薄膜;以及(e)步驟,將前述被處理體在前述容器內退火,藉以由朝前述凹部的底部移動之前述第二薄膜的半導體材料,進一步形成磊晶區域。

Description

凹部之充填方法及半導體材料之處理裝置
[相關申請文獻]
本案係基於2015年2月18日申請之日本專利申請第2015-029732號所產生的優先權之權益,並將該日本申請案的全部內容在此援用作為參照文獻。
本發明的實施形態係關於凹部之充填方法及處理裝置。
半導體元件的製造之中,有時會對半導體晶圓的表面所設之孔洞或溝槽等凹部內進行充填矽等半導體材料之處理。半導體晶圓具備半導體基板與形成在半導體基板上之絕緣膜,且凹部形成在絕緣膜的表面(半導體晶圓的表面)。凹部內所充填之半導體材料係與半導體基板的材料同樣,且有時會例如作為電極而使用。
以往習知一種關於半導體晶圓即被處理體的絕緣膜所形成的凹部之充填方法及裝置之技術。上述凹部之充填方法包括:第一非晶矽膜形成步驟,沿著劃分出凹部的壁面而形成含有雜質的第一非晶矽膜;第二非晶矽膜形成步驟,在第一非晶矽膜上形成第二非晶矽膜;以及退火步驟,於第二非晶矽膜形成後將被處理體退火。
半導體晶圓的表面所設之凹部,有時會形成為貫穿絕緣膜、且延伸至成為此絕緣膜的基底之半導體基板的內部為止。如此凹部係由絕緣膜及半導體基板之蝕刻而形成。本案發明人研究藉由使半導體材料朝此凹部的底部移動並由該半導體材料形成相應於半導體基板的結晶之磊晶區域而充填該凹部的技術。於此研究,本案發明人發現:藉由固相磊晶成長而埋填凹部的方法之中,凹部的內壁面包含不進行磊晶成長的區域之情況下,此區域不進行磊晶成長,於是,凹部未充分進行磊晶區域所行之充填而可能局部形成空隙。因此,藉由半導體材料之磊晶成長而充填凹部的技術須要抑制凹部內之空隙的形成。
本發明的一態樣提供被處理體的凹部之充填方法。被處理體可具備半導體基板及設在該半導體基板上的絕緣膜。凹部可貫穿絕緣膜而延伸至半導體基板的內部為止。本態樣之方法可包括:(a)步驟,沿著劃分出凹部的壁面而形成半導體材料之第一薄膜;(b)步驟,氣相摻雜第一薄膜;(c)步驟(以下稱作「第一步驟」),將被處理體在容器內退火,藉以不使經氣相摻雜的第一薄膜移動而沿著 劃分出凹部之半導體基板的面,由第一薄膜的半導體材料形成相應於半導體基板的結晶之磊晶區域;(d)步驟(以下稱作「第二步驟」),沿著劃分出凹部的壁面而形成半導體材料之第二薄膜;以及(e)步驟(以下稱作「第三步驟」),將被處理體在容器內退火,藉以由朝凹部的底部移動之第二薄膜的半導體材料,進一步形成磊晶區域。
本發明之另一態樣提供可用於上述方法之實施的處理裝置。此處理裝置可包括:容器;氣體供給部,構成為將第一氣體、第二氣體、及第三氣體供給至容器內,其中,第一氣體用於形成半導體材料之第一薄膜,第二氣體用於形成半導體材料之第二薄膜,第三氣體用於氣相摻雜;加熱裝置,用於加熱容器內的空間;以及控制部,控制氣體供給部及加熱裝置;且控制部可執行使氣體供給部將第一氣體供給至容器內之第一控制,第一控制執行後,可執行使氣體供給部將第三氣體供給至容器內之第二控制,第二控制執行後,可執行使加熱裝置加熱容器內的空間之第三控制,第三控制執行後,可執行使氣體供給部將第二氣體供給至容器內之第四控制,第四控制執行後,可執行使加熱裝置加熱前述容器內的空間之第五控制。
10‧‧‧處理裝制
12‧‧‧容器
14‧‧‧內管
16‧‧‧外管
18‧‧‧集流腔
20‧‧‧支持環
22‧‧‧蓋體
24‧‧‧晶舟昇降裝置
26‧‧‧晶舟
28‧‧‧隔熱體
30‧‧‧加熱器
32‧‧‧氣體導入管
34‧‧‧排氣口
36‧‧‧吹洗氣體供給管
38‧‧‧排氣管
40‧‧‧閥
42‧‧‧排氣裝置
100‧‧‧控制部
111‧‧‧配方記憶部
112‧‧‧ROM
113‧‧‧RAM
114‧‧‧I/O埠
115‧‧‧CPU
116‧‧‧匯流排
121‧‧‧操作面板
122‧‧‧溫度感應器(群組)
123‧‧‧壓力計(群組)
124‧‧‧加熱器控制器
125‧‧‧流量控制部
126‧‧‧閥控制部
BW‧‧‧底面
DR‧‧‧凹部
DS‧‧‧面
EPR‧‧‧磊晶區域
FC1~FC5‧‧‧流量控制器
GF‧‧‧氣體供給部
GS1~GS5‧‧‧氣體源
IF‧‧‧絕緣膜
MT‧‧‧方法
SB‧‧‧半導體基板
SF‧‧‧摻雜層
ST1~ST7、STa‧‧‧步驟
SQ‧‧‧程序
SW‧‧‧側壁面
TF1‧‧‧第一薄膜
TF2‧‧‧第二薄膜
TW‧‧‧頂面
V11~V51‧‧‧閥
V12~V52‧‧‧閥
W‧‧‧晶圓
附圖係作為本說明書的一部分而導入並顯示本發明的實施形態,與上述一般性說明及後述實施形態之詳細內容一同說明本發明的概念。
【圖1】係顯示一實施形態的凹部之充填方法的流程圖。
【圖2】(a)~(d)係將圖1所示方法之實施前的初始狀態、該方法的各步驟執行後之被處理體加以例示的剖面圖。
【圖3】(a)~(d)係將圖1所示方法的各步驟執行後之被處理體加以例示的剖面圖。
【圖4】概略顯示可以使用於圖1所示方法之實施的處理裝置。
【圖5】例示性顯示圖4所示之處理裝置的控制部之構成。
[實施發明之較佳形態]
以下,參照圖式詳細說明各種實施形態。此外,各圖式之中,對同一或相同的部分標註同一符號。下述詳細說明賦予大量具體詳細內容,以使能充分理解本發明。然而,本領域中具有通常知識者當然能於無如此詳細說明之情形下完成本發明。其他例之中,為了避免使各種實施形態不易理解,不詳細表示公知之方法、順序、系統、或構成要件。
圖1係顯示一實施形態的凹部之充填方法的流程圖。又,圖2係將圖1所示方法之實施前的初始狀態、該方法的各步驟執行後之被處理體加以例示的剖面圖,且圖3係將圖1所示方法的各步驟執行後之被處理體加以例示的剖面圖。圖1所示之方法MT使半導體材料在被處理體的凹部內磊晶成長,藉以充填該凹部。
於方法MT使用前的初始狀態之下,被處理體(以下有時稱作「晶圓W」)具備圖2(a)所示的構成。亦即,晶圓W具備半導體基板SB與絕緣膜IF。半導體基板SB係單晶半導體基板或多晶半導體基板,例如係單晶矽基板或多晶矽基板。絕緣膜IF係設在半導體基板SB上。絕緣膜IF具備頂面TW。絕緣膜IF係例如由氧化矽(SiO2)或氮化矽(Si3N4)構成。
晶圓W形成有溝槽或孔洞(接觸孔洞等)之類的凹部DR。凹部DR自頂面TW將絕緣膜IF往膜厚方向貫穿,更延伸至半導體基板SB的內部為止。凹部DR例如可具備190nm~210nm左右的深度、40nm~50nm左右的寬度。凹部DR係由側壁面SW、及底面BW等而劃分出。側壁面SW從側方劃分出凹部DR,底面BW從下方劃分出凹部DR。側壁面SW含有面DS。面DS在半導體基板SB自側方劃分出凹部DR。此凹部DR能藉由在絕緣膜IF之上形成遮罩、並蝕刻絕緣膜IF與半導體基板SB而形成。因為此蝕刻,劃分出半導體基板SB的凹部DR之面DS可能出現具有損傷的區域,亦即可能出現損傷區域DM。損傷區域DM具有與面DS中之其他區域(進行磊晶成長的區域)不同狀態的區域(不進行磊晶成長的區域),且會例如因蝕刻氣體所含的成分(例如碳)未受到去除並殘留而形成。此外,損傷區域DM只要係不進行磊晶成長的區域即可,能不限於蝕刻時所產生的損傷所成者,而係與半導體基板SB不同材料的區域等。
方法MT對圖2(a)所示的晶圓W執行步驟ST1、步驟ST2、步驟ST3、步驟ST5、及步驟ST6。又,一實施形態之中,亦可重複含有步驟ST5及步驟ST6之程序SQ。又,一實施形態之中亦可進一步執行步驟ST4、步驟ST7中之一以上的步驟。步驟ST7含於程序SQ。
以下說明可以使用於方法MT之實施之處理裝置的實施形態。圖4概略顯示可以使用於實施圖1所示方法之處理裝置。圖4所示的處理裝置10包括容器12、內管14、外管16、集流腔18、支持環20、蓋體22、晶舟昇降裝置24、晶舟26、隔熱體28、加熱器30、氣體導入管32、排氣口34、吹洗氣體供給管36、排氣管38、閥40、排氣裝置42、控制部100、及氣體供給部GF。
容器12具備雙重管構造。容器12具備內管14及外管16。容器12係具有略圓筒形狀的反應管。容器12的長邊方向朝向垂直方向。內管14及外管16由耐熱性及耐蝕性優異的材料形成,例如由石英形成。
內管14具有略圓筒狀。內管14包含上端及下端,且此等上端及下端係開放。外管16係以覆蓋內管14的方式設成與內管14約略同軸。外管16與內管14之間設有固定間隔。外管16的上端係封閉,外管16的下端係開放。
外管16的下方設有集流腔(manifold)18。集流腔18形成為筒狀,且例如由不鏽鋼(SUS)構成。集流腔18與外管16的下端氣密連接。集流腔18的內壁一體形成有支持環20。支持環20自集流腔18的內壁往內側突出。支持環20支持內管14。
集流腔18的下方設有蓋體22。蓋體22連接於晶舟昇降裝置24,且構成為藉由晶舟昇降裝置而可上下移動。當藉由晶舟昇降裝置24而蓋體22上昇,則集流腔18的下方側(亦即爐口部分)關閉。當藉由晶舟昇降裝置24而蓋體22下降,則集流腔18的下方側(亦即爐口部分)開口。
蓋體22上載置有晶舟26。晶舟26例如由石英構成。晶舟26係構成為將多個晶圓W在垂直方向空出預定間隔而支持。
容器12的周圍以圍繞容器12的方式設有隔熱體28。隔熱體28的內壁面設有加熱器30(加熱裝置)。加熱器30例如係由電阻發熱體構成。藉由加熱器30,將容器12的內部空間加熱至預定溫度,且將容器12的內部空間所收容之晶圓W加熱。
集流腔18的側面連接有一以上的氣體導入管32。氣體導入管32例如在比支持環20更靠下方而連接於集流腔18的側面。由此氣體導入管32構成之氣體管線連通至容器12的內部。
氣體導入管32連接有氣體供給部GF。一實施形態之中,氣體供給部GF包括氣體源GS1、GS2、GS3、GS4、GS5、閥V11、V12、V21、V22、V31、V32、V41、V42、V51、V52、及質流控制器之類的流量控制器FC1、FC2、FC3、FC4、FC5。氣體源GS1經由閥V11、流量控制器FC1、及閥V12而連接於氣體導入管32。氣體源GS2經由閥V21、流量控制器FC2、及閥V22而連接於氣體導入管32。氣體源GS3經由閥V31、流量控制器FC3、及閥V32而連接於氣體導入管32。氣體源GS4經由閥V41、流量控制器FC4、及閥V42而連接於氣體導入管32。氣體源GS5經由閥V51、流量控制器FC5、及閥V52而連接於氣體導入管32。
氣體供給部GF尤其構成為將第一氣體、第二氣體、及第三氣體供給至容器12的內側,其中,第一氣體用於形成半導體材料之第一薄膜TF1,第二氣體用於形成半導體材料之第二薄膜TF2,第三氣體用於氣相摻雜。氣體供給部GF更構成為將用於蝕刻第一薄膜TF1之第四氣體供給至容器12的內側,且構成為將用於 蝕刻第二薄膜TF2之第五氣體供給至容器12的內側。第一氣體用於後述步驟ST1,第二氣體用於步驟ST5。第三氣體用於後述步驟ST2的氣相摻雜(GPD;Gas Phase Doping)等。第四氣體用於後述步驟ST4,第五氣體用於後述步驟ST7。
氣體源GS1係第一氣體與第二氣體所含之原料氣體的來源。氣體源GS1可係下者的來源:含矽氣體、含甲鍺烷氣體、或含矽氣體與含甲鍺烷氣體之混合氣體。具體而言,在步驟ST1及步驟ST5形成之薄膜係由矽構成的情形下,氣體源GS1係含矽氣體的來源。含矽氣體可係單矽烷氣體、二矽烷氣體、或胺基矽烷系氣體。在步驟ST1及步驟ST5形成之薄膜係由鍺構成之情形下,氣體源GS1係單甲鍺烷之類含甲鍺烷氣體的來源。在步驟ST1及步驟ST5形成之薄膜係由矽鍺構成之情形下,氣體源GS1可係上述含矽氣體及含甲鍺烷氣體之混合氣體的來源。
氣體源GS2係第三氣體即雜質源氣體的來源。就雜質而言,例舉砷(As)、硼(B)、或磷(P)。就雜質源氣體而言,例如能使用磷化氫(PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、或砷化氫(AsH3)。
氣體源GS3係添加氣體的來源。就如此添加氣體而言,例舉C2H4氣體、N2O氣體、NO氣體、或NH3氣體。此外,添加氣體可使用C2H4氣體、N2O氣體、NO氣體、NH3氣體中之一以上的氣體。
氣體源GS4係能於退火使用的惰性氣體的來源。就如此惰性氣體而言,例舉氫氣(H2氣體)或氮氣(N2氣體)等。
氣體源GS5係下者所含之蝕刻氣體的來源:於步驟ST4使用的第四氣體;以及於步驟ST7使用的第五氣體。就如此蝕刻氣體而言,可使用含有Cl2、HCl、F2、Br2、HBr中之一種以上之氣體。此外,就蝕刻氣體而言,只要係能對絕緣膜IF及磊晶區域EPR而選擇性蝕刻後述第一薄膜TF1及第二薄膜TF2之氣體,則可使用任意氣體。
如圖4所示,集流腔18的側面設有用於將容器12內的氣體加以排氣的排氣口34。排氣口34係設在比支持環20更靠上方,並連通於形成在容器12內的內管14與外管16之間的空間。於是,內管14出現的排放氣體等,係通過內管14與外管16之間的空間而流至排氣口34。
集流腔18連接有吹洗氣體供給管36。吹洗氣體供給管36係在排氣口34的下方而連接於集流腔18。吹洗氣體供給管36連接有吹洗氣體供給源,且吹洗氣體例如氮氣自吹洗氣體供給源經由吹洗氣體供給管36而供給至容器12內。
排氣口34氣密連接有排氣管38。排氣管38自排氣管38的上流側起插設有閥40、及真空泵之類的排氣裝置42。閥40調整排氣管38的開啟程度,而將容器12內的壓力控制成預定壓力。排氣裝置42係用於將容器12的內側的空間減壓的裝置。排氣裝置42經由排氣管38而將容器12內的氣體排氣,並且調整容器12內的壓力。此外,排氣管38亦可插設有氣阱(Trap)、滌氣器(Scrubber)等,且處理裝置10亦可構成為將自容器12排氣之排放氣體加以無害化之後排氣至處理裝置10外。
處理裝置10包括:控制部100,執行處理裝置10各部分的控制。圖5顯示控制部100之構成。如圖5所示,控制部100包括:主控制部110、操作面板121、溫度感應器(群組)122、壓力計(群組)123、加熱器控制器124、流量控制部125、及閥控制部126。控制部100尤其控制氣體供給部GF、加熱器30、及排氣裝置42。
主控制部110連接有操作面板121、溫度感應器(群組)122、壓力計(群組)123、加熱器控制器124、流量控制部125、閥控制部126等。
操作面板121具備顯示畫面及操作鈕,且將操作者的操作指示傳達至主控制部110。操作面板121將來自主控制部110的各種情報顯示於顯示畫面。
溫度感應器(群組)122測量容器12內、氣體導入管32內、排氣管38內等各部分的溫度,且將其測量值通知主控制部110。壓力計(群組)123測量容器12內、氣體導入管32內、排氣管38內等各部分的壓力,且將其測量值通知主控制部110。
加熱器控制器124係用於個別地控制加熱器30,且回應來自主控制部110的指示而將加熱器30通電並將加熱器30加熱。加熱器控制器124個別測量加熱器30的消耗電力,並通知主控制部110。
流量控制部125控制氣體供給部GF的流量控制器FC1~FC5,而將流至氣體導入管32的氣體流量設定為由主控制部110指示的量。流量控制部125測量實際流經的氣體流量,並通知主控制部110。閥控制部126將各閥的開啟程度控制為由主控制部110指示的值。
主控制部110包括配方記憶部111、ROM(Read-Only Memory;唯讀記憶體)112、RAM113、I/O(Input/Output;輸入/輸出)埠114、CPU(Central Processing Unit;中央處理器)115、將此等彼此連接的匯流排116。
配方記憶部111記憶有設置用配方與多個製程用配方。處理裝置10製造當初僅儲存設置用配方。設置用配方係在生成對應於各處理裝置的熱模型等之際執行。製程用配方係依使用者實際進行之每一製程而準備的配方,例如界定包含自朝往容器12之晶圓W的裝載至將處理完畢的晶圓W卸載為止之各部分的溫度變化、容器12內的壓力變化、氣體供給之開始及停止的時機、氣體的供給量之多種條件等。
ROM112係由EEPROM(Electrically-Erasable Programmable Read-Only Memory;電子抹除式可複寫唯讀記憶體)、快閃記憶體、及硬碟等構成,且係記憶CPU115的動作程式等之記錄媒體。RAM113係作為CPU115的工作區等而發揮功能。
I/O埠114連接於操作面板121、溫度感應器(群組)122、壓力計(群組)123、加熱器控制器124、流量控制部125、及閥控制部126等,控制資料或信號的輸入輸出。
CPU115構成主控制部110的中樞,且執行ROM112所記憶的控制程式,並依循來自操作面板121的指示而按照配方記憶部111所記憶的配方(製程用配方),全面性控制處理裝置10的動作。亦即,CPU115係控制成使溫度感應器(群組)122、壓力計(群組)123、流量控制部125等測量容器12內、氣體導入管32內、排氣管38內各部分的溫度、壓力、流量等,且基於此測量資料而對加熱器控制器124、流 量控制部125、閥控制部126等輸出控制信號等,並使上述各部分依循製程用配方。匯流排116係在各部分之間傳達情報。
以下,再次參照圖1~圖3而說明可使用處理裝置10而實施之上述方法MT。
本發明一實施形態的方法MT首先執行圖1所示的步驟ST1。步驟ST1如圖2(b)所示,形成第一薄膜TF1。第一薄膜TF1可係非晶半導體膜,例如可係非晶狀態(非晶質)的矽膜、鍺膜、矽鍺膜,於此情況下,半導體基板SB亦可係單晶半導體基板或多晶半導體基板,例如可係單晶矽基板或多晶矽基板。第一薄膜TF1可係多晶半導體膜,例如可係多晶的矽膜、鍺膜、矽鍺膜,於此情況下,半導體基板SB可係單晶半導體基板,例如可係單晶矽基板。
第一薄膜TF1係以不封閉凹部DR的方式沿著劃分出凹部DR的壁面而形成。第一薄膜TF1係沿著側壁面SW、底面BW、及頂面TW而形成。第一薄膜TF1可直接形成在側壁面SW、底面BW、及頂面TW。第一薄膜TF1係以將在半導體基板SB劃分出凹部DR的面DS所形成之全部的損傷區域DM加以覆蓋之方式形成。第一薄膜TF1的膜厚例如設定為10nm~13nm左右。此外,步驟ST1中之第一薄膜TF1形成時,不使其含有雜質。
步驟ST1之中,為了形成第一薄膜TF1,將第一氣體供給至收容晶圓W的容器12的內側。第一氣體含有原料氣體,亦即含有含矽氣體、含甲鍺烷氣體、或含矽氣體與含甲鍺烷氣體之混合氣體。步驟ST1之中,容器12的內側的壓力係設定為預定壓力,又,容器12的內側的溫度係設定為預定溫度。步驟ST1之中,原料氣體係例如以50sccm~5000sccm左右的範圍內的流量而供給至容器內。步驟 ST1之中,容器12的內側的壓力例如設定在1.0×10-1Torr(13Pa)~10Torr(1.3×103Pa)左右的範圍內,容器12的內側的溫度例如設定在300℃~700℃左右的範圍內。
第一氣體亦可更含有添加氣體。添加氣體例如可含有C2H4氣體、N2O氣體、NO氣體、NH3氣體中之一以上的氣體。步驟ST1之中,添加氣體的流量例如設定在5sccm~1000sccm左右的範圍內。此外,第一氣體不含有由氣體源GS2供給的雜質源氣體。
使用處理裝置10而執行步驟ST1的情形下,控制部100執行以下說明之控制(第一控制)。第一控制之中,控制部100使氣體供給部GF將第一氣體供給至容器12的內側。具體而言,第一控制之中,控制部100控制閥V11、流量控制器FC1、閥V12,以使預定流量的原料氣體自氣體源GS1供給至容器12的內側,且控制排氣裝置42,以使容器12的內側的壓力設定為預定壓力,且控制加熱器30,以使容器12的內側空間的溫度設定為預定溫度。於步驟ST1使用添加氣體的情形下,控制部100可控制閥V31、流量控制器FC3、及閥V32,以使預定流量的添加氣體自氣體源GS3供給至容器12的內側。
接續於步驟ST1而示於圖1的步驟ST2對第一薄膜TF1進行GPD,且如圖2(c)所示,從第一薄膜TF1的表面摻雜雜質,而將雜質濃度較高的摻雜層SF形成為覆蓋第一薄膜TF1的表面。此外,雜質並非僅存於摻雜層SF,而係遍布擴散在第一薄膜TF1的內部,然而濃度低於摻雜層SF。步驟ST2之中,為了進行GPD,而對收容晶圓W的容器12的內側供給第三氣體。第三氣體係雜質源氣體的來源。就雜質而言,例如舉例砷(As)、硼(B)、或磷(P)。就雜質源氣體而言,例如可使用磷化氫(PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、砷化氫(AsH3)。步驟ST2之中, 雜質源氣體例如設定為5sccm~5000sccm左右的範圍內的流量。步驟ST2之中,容器12的內側的壓力例如設定在1.0×10-1Torr(13Pa)~10Torr(1.3×103Pa)左右的範圍內,且容器12的內側的溫度例如設定在300℃~700℃左右的範圍內。
使用處理裝置10而執行步驟ST2的情形下,控制部100執行以下說明之控制(第二控制)。第二控制之中,控制部100使氣體供給部GF將第三氣體供給至容器12的內側。具體而言,第二控制之中,控制部100控制閥V21、流量控制器FC2、閥V22,以使預定流量的雜質源氣體自氣體源GS2供給至容器12的內側,且控制排氣裝置42,以使容器12的內側的壓力設定為預定壓力,且控制加熱器30,以使容器12的內側的空間的溫度設定為預定溫度。
接續於步驟ST2而示於圖1的步驟ST3如圖2(d)所示,由第一薄膜TF1的一部分形成磊晶區域EPR。於步驟ST3之中,使晶圓W在容器12內退火,藉以不使已進行GPD之第一薄膜TF1移動,而沿著劃分出凹部DR之半導體基板SB的面,由第一薄膜TF1的半導體材料形成相應於半導體基板SB的結晶之磊晶區域。
具體而言,於步驟ST2之中,不使表面施行有GPD之第一薄膜TF1實質移動(亦即抑制遷移(migration))而於施行有GPD之第一薄膜TF1覆蓋損傷區域DM的狀態下,藉由固相磊晶成長而由施行有GPD之第一薄膜TF1的半導體材料形成相應於半導體基板SB的結晶之磊晶區域EPR。亦即,藉由固相磊晶成長而由施行有GPD之第一薄膜TF1的半導體材料,以覆蓋半導體基板SB之中劃分出凹部DR且含有損傷區域DM之壁面(面DS及底面BW)的整體之方式形成具有與半導體基板SB的結晶構造相等的結晶構造之磊晶區域EPR。磊晶區域EPR係沿著劃分出凹 部DR之半導體基板SB的面DS及底面BW而延伸。磊晶區域EPR含有由氣體源GS2供給的雜質。
為了形成磊晶區域EPR,步驟ST3之中,晶圓W在已設定為第一壓力之容器12的內側退火。具體而言,步驟ST3之中,收容晶圓W的容器12的內側的溫度係設定為預定溫度。例如,容器12的內側的溫度設定在300℃~600℃左右的範圍內。於步驟ST3,容器12的內側的壓力係設定為第一壓力。第一壓力例如係1.0×10-10Torr(1.3×10-8Pa)以上。第一壓力可例如係7.6×102Torr以下(1.0×105Pa以下)。亦即,只要係第一薄膜TF1未施有GPD的情形下,即使係退火使第一薄膜TF1產生遷移、而且沿著在半導體基板SB劃分出凹部DR的壁面不形成磊晶區域EPR之壓力(1.0×10-10Torr(1.3×10-8Pa)~1.0Torr(1.3×102Pa)左右的範圍內的壓力)之下,亦藉由對第一薄膜TF1施行GPD而抑制遷移,並沿著在半導體基板SB劃分出凹部DR的壁面形成磊晶區域EPR。此外,於步驟ST3,氫氣或氮氣等惰性氣體亦可供給至容器內。
使用處理裝置10執行步驟ST3的情形下,控制部100執行以下說明之控制(第三控制)。第三控制之中,控制部100於第二控制執行後,使加熱器30加熱容器12的內側的空間。更詳細而言,第三控制之中,控制部100於第二控制執行後,使排氣裝置42將容器12的內側的空間的壓力設定為第一壓力,且使加熱器30加熱容器12的內側的空間。具體而言,第三控制之中,控制部100控制排氣裝置42,以使容器12的內側的壓力設定為第一壓力,且控制加熱器30,以使容器12的內側的空間的溫度設定為預定溫度。於第三控制使用惰性氣體的情形下,控制部100控制閥V41、流量控制器FC4、閥V42,以使預定流量的惰性氣體自氣體源GS4供給至容器12的內側。
接續於步驟ST3而示於圖1的步驟ST4如圖3(a)所示,未構成磊晶區域EPR而殘留之第一薄膜TF1的殘留部受到蝕刻。步驟ST4之中,第四氣體係以預定流量供給至收容晶圓W之容器12的內側。第四氣體可含有Cl2、HCl、F2、Br2、HBr中之一種以上。第四氣體的流量例如在10sccm~5000sccm左右的範圍內。於步驟ST4,容器12的內側的壓力設定為預定壓力,容器內的溫度設定為預定溫度。步驟ST4中之容器12的內側的壓力例如在1.0×10-10Torr(1.3×10-8Pa)~1.0×102Torr(1.3×104Pa)左右的範圍內,步驟ST4中之容器內的溫度例如在200℃~700℃左右的範圍內。第四氣體所行之第一薄膜TF1的蝕刻速率高於第四氣體所行之磊晶區域EPR的蝕刻速率。因此,步驟ST4的結果如圖3(a)所示,可殘留磊晶區域EPR而直接選擇性去除第一薄膜TF1。
使用處理裝置10而執行步驟ST4的情形下,控制部100執行以下說明之控制(第六控制)。第六控制之中,控制部100於第三控制之執行與後述第四控制之執行之間,使氣體供給部GF將第四氣體供給至容器12的內側。具體而言,第六控制之中,控制部100控制閥V51、流量控制器FC5、閥V52,以使預定流量的第四氣體自氣體源GS5供給至容器12的內側,且控制排氣裝置42,以使容器12的內側的壓力設定為預定壓力,且控制加熱器30,以使容器12的內側的空間的溫度設定為預定溫度。
此外,步驟ST4中之第一薄膜TF1及磊晶區域EPR藉由步驟ST2所進行之GPD,而以同樣濃度含有由氣體源GS2供給之雜質。又,因為步驟ST3進行的退火,而會有存於側壁面SW之第一薄膜TF1的殘留部含有成為多晶的區域之情形,但即使於如同上述之第一薄膜TF1的殘留部含有多晶區域的情形下,相較於 磊晶區域EPR,如此多晶區域蝕刻速率更快,因此可藉由步驟ST4進行的蝕刻,殘留磊晶區域EPR而直接選擇性去除含有多晶區域之第一薄膜TF1的殘留部。
接續於步驟ST4而示於圖1的步驟ST5如圖3(b)所示,形成第二薄膜TF2。第二薄膜TF2可係非晶半導體膜,例如可係非晶狀態(非晶質)的矽膜、鍺膜、矽鍺膜,於此情形下,半導體基板SB亦可係單晶半導體基板或多晶半導體基板,例如可係單晶矽基板或多晶矽基板。此外,第二薄膜TF2可係多晶半導體膜,例如可係多晶的矽膜、鍺膜、矽鍺膜,於此情形下,半導體基板SB可係單晶半導體基板,例如可係單晶矽基板。第二薄膜TF2係以封閉凹部DR的方式沿著劃分出凹部DR的面而形成。第二薄膜TF2的膜厚例如設定為10nm~13nm左右。步驟ST5中之用於第二薄膜TF2之形成的處理,係與步驟ST1中之用於第一薄膜TF1之形成的處理同樣,並使用與第一氣體同樣之第二氣體。使用處理裝置10而執行步驟ST5的情形下,與上述第一控制同樣之第四控制係由控制部100執行。第四控制之中,控制部100於第六控制執行後,使氣體供給部GF將第二氣體供給至容器12的內側。
此外,第二薄膜TF2亦可含有雜質。就第二薄膜TF2含有的雜質而言,係由氣體源GS2供給,且例如舉例有砷(As)、硼(B)、或磷(P),就此雜質源氣體而言,例如可使用磷化氫(PH3)、二硼烷(B2H6)、三氯化硼(BCl3)、或砷化氫(AsH3)。於此情形下,步驟ST5之中,第二氣體更含有雜質源氣體。於步驟ST5,雜質源氣體例如係5sccm~5000sccm左右的範圍內的流量。而且,控制部100能控制閥V21、流量控制器FC2、閥V22,以使預定流量的雜質源氣體自氣體源GS2供給至容器12的內側。
接續於步驟ST5而示於圖1的步驟ST6如圖3(c)所示,由第二薄膜TF2的半導體材料進一步形成磊晶區域EPR。步驟ST6之中,將晶圓W在容器12內退火,藉以由朝凹部DR的底部而移動之第二薄膜TF2的半導體材料進一步形成磊晶區域。具體而言,步驟ST6之中,以產生遷移而第二薄膜TF2的半導體材料朝凹部DR的底部移動、且經移動的半導體材料具有與已存在之磊晶區域EPR的結晶構造相等之結晶構造之方式,藉由固相磊晶成長而進一步使磊晶區域成長。藉此,磊晶區域EPR在凹部DR擴大。
步驟ST6之中,晶圓W在設定為第二壓力之容器12的內側退火。具體而言,於步驟ST6,收容晶圓W之容器12的內側的溫度係設定為預定溫度。例如,容器12的內側的溫度設定在300℃~600℃左右的範圍內。於步驟ST6,容器12的內側的壓力設定為第二壓力。第二壓力例如係1.0×10-10Torr以上(1.3×10-8Pa以上)。第二壓力例如係1.0Torr以下(1.3×102Pa以下)。如上所述,第二壓力的範圍可含於第一壓力的範圍。此外,步驟ST6之中,氫氣或氮氣等惰性氣體亦可供給至容器內。
使用處理裝置10執行步驟ST6的情形下,控制部100執行以下說明之控制(第五控制)。第五控制之中,控制部100於第四控制執行後,使加熱器30加熱容器12的內側的空間。更詳細而言,第五控制之中,控制部100於第四控制執行後,使排氣裝置42將容器12的內側的空間的壓力設定為第二壓力,並使加熱器30加熱容器12的內側的空間。具體而言,第五控制之中,控制部100控制排氣裝置42,以使容器12的內側的壓力設定為第二壓力,且加熱裝置30,以容器12的內側的空間的溫度設定為預定溫度。使用惰性氣體的情形下,控制部100控制閥V41、流量控制器FC4、閥V42,以使預定流量的惰性氣體自氣體源GS4供給至容器12的內側。
接續於步驟ST6而示於圖1的步驟ST7如圖3(d)所示,未構成磊晶區域EPR而殘留之第二薄膜TF2的殘留部受到蝕刻。步驟ST7之中,第五氣體係以預定流量供給至收容晶圓W的容器12的內側。第五氣體係與步驟ST4的第四氣體同樣,可含有Cl2、HCl、F2、Br2、HBr中之一種以上。第五氣體的流量例如在10sccm~5000sccm左右的範圍內。於步驟ST7,容器12的內側的壓力設定為預定壓力,容器內的溫度設定為預定溫度。步驟ST7中之容器12的內側的壓力例如在1.0×10-10Torr(1.3×10-8Pa)~1.0×102Torr(1.3×104Pa)左右的範圍內,步驟ST7中之容器內的溫度例如在200℃~700℃左右的範圍內。第五氣體所行之第二薄膜TF2的蝕刻速率高於第五氣體所行之磊晶區域EPR的蝕刻速率。從而,步驟ST7的結果如圖3(d)所示,可殘留磊晶區域EPR而直接選擇性去除第二薄膜TF2。
使用處理裝置10而執行步驟ST7的情形下,控制部100執行以下說明之控制(第七控制)。第七控制之中,控制部100於第五控制執行之後,使氣體供給部GF將第五氣體供給至容器12的內側。具體而言,第七控制之中,控制部100控制閥V51、流量控制器FC5、閥V52,以使預定流量的第五氣體自氣體源GS5供給至容器12的內側,且控制排氣裝置42,以使容器12的內側的壓力設定為預定壓力,且控制加熱器30,以使容器12的內側的空間的溫度設定為預定溫度。
此外,步驟ST5使雜質源氣體含於第二氣體的情形下,步驟ST7中之第二薄膜TF2及磊晶區域EPR係以同樣濃度含有由氣體源GS2供給之雜質。又,因為步驟ST6進行之退火,而會有存於側壁面SW之第二薄膜TF2的殘留部含有成為多晶的區域之情形,但即使係如此第二薄膜TF2的殘留部含有多晶區域之情形下,相較於磊晶區域EPR,如此多晶區域蝕刻速率快,因此可藉由步驟ST7進行的蝕 刻,殘留磊晶區域EPR而直接選擇性去除含有多晶區域之第二薄膜TF2的殘留部。
接續於步驟ST7而示於圖1的步驟STa判定是否已滿足終止條件。終止條件係於程序SQ的重複達到預定次數時判定為滿足,此程序SQ含有步驟ST5、步驟ST6、及步驟ST7。此外,預定次數係一次以上的次數。於步驟STa之中,當判定為不滿足終止條件時,則再次執行程序SQ。另一方面,於步驟STa之中,當判定為滿足終止條件時,則終止方法MT。
步驟ST2之中,對覆蓋含有損傷區域DM的面DS之第一薄膜TF1的表面施行GPD,因此,即使於較低的壓力(例如,如同不對第一薄膜TF1施行GPD之情形下使第一薄膜TF1產生遷移之壓力)下進行步驟ST3的退火,構成第一薄膜TF1的半導體材料亦被抑制遷移而不實質移動並於覆蓋損傷區域DM之狀態下結晶化。從而,即使半導體基板SB之中劃分出凹部DR之面DS存在有損傷區域DM等無法磊晶成長的區域,亦能以覆蓋如此區域的方式沿著面DS而形成磊晶區域EPR。從而,能不伴隨空隙地以磊晶區域EPR充填凹部DR。能抑制凹部DR所充填之磊晶區域出現空隙。
依據上述處理裝置10,控制部100將用於形成第一薄膜TF1之第一氣體供給至容器12,然後將使用於GPD之第三氣體供給至容器12並於進行GPD後加熱容器12,因此藉由在第一薄膜TF1的表面由GPD形成之摻雜層SF,而抑制存於容器12的內側之第一薄膜TF1的半導體材料產生遷移,於是能不實質移動第一薄膜TF1而由第一薄膜TF1的半導體材料形成磊晶區域。尤其,即使於第一薄膜TF1所設之面(劃分出凹部DR之側壁面SW及底面BW)含有能由第一薄膜磊晶成長的 區域並且含有不能磊晶成長的區域(損傷區域DM)之情形下,只要如此二區域一同由第一薄膜TF1覆蓋,則藉由因為GPD而在第一薄膜TF1的表面形成之摻雜層SF,而抑制在第一薄膜TF1的半導體材料產生遷移,因此即使在不能磊晶成長的區域上(不依賴於不能磊晶成長的區域之有無),亦能由第一薄膜TF1的半導體材料形成磊晶層。
再者,第三控制使用的第一壓力即使係包含第二壓力之較廣域範圍的壓力,亦因為第一薄膜TF1於退火前受到GPD,所以能抑制在第一薄膜TF1的半導體材料出現退火時之遷移,其中,第二壓力係於如下的第五控制中使用:於未受到GPD的狀態而進行退火之情形下,半導體材料產生遷移。
又,依據上述方法MT,第一薄膜TF1於進行GPD後退火,因此藉由因為GPD而形成在第一薄膜TF1的表面之摻雜層SF,而抑制在第一薄膜TF1的半導體材料產生遷移,於是,能不實質移動第一薄膜TF1而由第一薄膜TF1的半導體材料,沿著劃分出凹部DR之半導體基板SB的壁面(側壁面SW及底面BW)而形成相應於半導體基板SB的結晶之磊晶區域EPR。尤其,即使在第一薄膜TF1所設之半導體基板SB的壁面包含能由第一薄膜TF1磊晶成長的區域並且包含不能磊晶成長的區域(例如損傷區域DM)之情形下,只要如此二區域一同由第一薄膜TF1覆蓋,則藉由因為GPD而形成在第一薄膜TF1的表面之摻雜層SF,而抑制在第一薄膜TF1的半導體材料產生遷移,因此即使在不能磊晶成長的區域上(不依賴不能磊晶成長的區域之有無),亦能由第一薄膜TF1的半導體材料形成磊晶層。
再者,步驟ST3使用的第一壓力即使係包含第二壓力之較廣域範圍的壓力,亦因為第一薄膜TF1於退火前受到GPD,所以在第一薄膜TF1的半導體材料能抑 制出現退火時之遷移,其中,第二壓力係如同未受到GPD的狀態而進行退火之情形下而半導體材料產生遷移之步驟ST6所使用。
以上已於合宜實施形態將本發明之原理圖示說明,但本領域中具有通常知識者當知悉本發明可不超脫如此原理而變更配置及細節。本發明並非限定為本實施形態所揭示之特定構成。因此,針對由申請專利範圍及其精神之範圍衍生之全部的修正及變更,發明人更進一步主張權利。
本發明之凹部之充填方法及處理裝置,例如能於由半導體磊晶成長而充填半導體晶圓的表面所設之孔洞或溝槽等凹部之情形下,用於抑制此凹部內形成空隙。
如同以上說明,本發明於藉由半導體材料之磊晶成長而充填凹部的技術之中,可抑制空隙的形成。
當知本次揭示之實施形態於所有方面皆為例示而非限制。實際上,上述實施形態可以多種形態具體呈現。又,亦可不超脫所附加之申請專利範圍及其主旨而以各種形態省略、替換、變更上述實施形態。本發明的範圍意圖包含所附加之申請專利範圍、其均等意義、及範圍內之全部變更。

Claims (10)

  1. 一種凹部之充填方法,用以充填被處理體的凹部,該被處理體具備半導體基板及設在該半導體基板上的絕緣膜,該凹部貫穿該絕緣膜而延伸至該半導體基板的內部為止,且該方法包括:(a)步驟,沿著劃分出該凹部的壁面而形成半導體材料之第一薄膜;(b)步驟,氣相摻雜該第一薄膜;(c)步驟,將該被處理體在容器內退火,藉以不使經氣相摻雜之該第一薄膜移動而沿著劃分出該凹部之該半導體基板的面,由該第一薄膜的半導體材料形成相應於該半導體基板的結晶之磊晶區域;(d)步驟,沿著劃分出該凹部的壁面而形成半導體材料之第二薄膜;以及(e)步驟,將該被處理體在該容器內退火,藉以由朝該凹部的底部移動之該第二薄膜的半導體材料,進一步形成磊晶區域。
  2. 如申請專利範圍第1項記載之凹部之充填方法,其中,該(c)步驟,係在設定為第一壓力之該容器內將該被處理體退火,該(e)步驟,係在設定為第二壓力之該容器內將該被處理體退火,該第一壓力的範圍包含該第二壓力的範圍。
  3. 如申請專利範圍第2項記載之凹部之充填方法,其中,該第一壓力係1.3×10-8Pa以上、且係1.0×105Pa以下,該第二壓力係1.3×10-8Pa以上、且係1.3×102Pa以下。
  4. 如申請專利範圍第1項記載之凹部之充填方法,其中,於該(c)步驟與該(d)步驟之間,更包括蝕刻該第一薄膜的步驟。
  5. 如申請專利範圍第1項記載之凹部之充填方法,其中,於該(e)步驟之後,更包括蝕刻該第二薄膜的步驟。
  6. 一種半導體材料之處理裝置,包括:容器;氣體供給部,構成為將第一氣體、第二氣體、及第三氣體供給至該容器內,其中,該第一氣體用於形成半導體材料之第一薄膜,該第二氣體用於形成半導體材料之第二薄膜,該第三氣體用於氣相摻雜;加熱裝置,用於加熱該容器內的空間;以及控制部,控制該氣體供給部及該加熱裝置;該控制部,執行使該氣體供給部將該第一氣體供給至該容器內之第一控制,且於該第一控制執行後,執行使該氣體供給部將該第三氣體供給至該容器內之第二控制,於該第二控制執行後,執行使該加熱裝置將該容器內的空間加熱之第三控制,於該第三控制執行後,執行使該氣體供給部將該第二氣體供給至該容器內之第四控制,於該第四控制執行後,執行使該加熱裝置將該容器內的空間加熱之第五控制。
  7. 如申請專利範圍第6項記載之半導體材料之處理裝置,其中,更包括:排氣裝置,用於將該容器內的空間減壓;且該控制部,進一步控制該排氣裝置,於該第三控制,使該排氣裝置將該容器內的空間的壓力設定為第一壓力,並使該加熱裝置加熱該容器內的空間,於該第五控制,使該排氣裝置將該容器內的空間的壓力設定為第二壓力,並使該加熱裝置加熱該容器內的空間,該第一壓力的範圍包含該第二壓力的範圍。
  8. 如申請專利範圍第7項記載之半導體材料之處理裝置,其中,該第一壓力係1.3×10-8Pa以上、且係1.0×105Pa以下,該第二壓力係1.3×10-8Pa以上、且係1.3×102Pa以下。
  9. 如申請專利範圍第6項記載之半導體材料之處理裝置,其中,該氣體供給部構成為將用於蝕刻該第一薄膜的第四氣體進一步供給至該容器內,該控制部於該第三控制之執行與該第四控制之執行之間,進一步執行使該氣體供給部將該第四氣體供給至該容器內之第六控制。
  10. 如申請專利範圍第6項記載之半導體材料之處理裝置,其中,該氣體供給部構成為將用於蝕刻該第二薄膜的第五氣體進一步供給至該容器內,該控制部於該第五控制之執行後,進一步執行使該氣體供給部將該第五氣體供給至該容器內之第七控制。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6807775B2 (ja) * 2017-02-28 2021-01-06 東京エレクトロン株式会社 成膜方法及びプラズマ処理装置
KR102654856B1 (ko) * 2017-07-12 2024-04-03 어플라이드 머티어리얼스, 인코포레이티드 Si 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭
US11404322B2 (en) 2020-05-08 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
CN113284851A (zh) 2020-05-08 2021-08-20 台湾积体电路制造股份有限公司 制造半导体器件的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050221547A1 (en) * 2004-03-31 2005-10-06 Denso Corporation Method for manufacturing semiconductor device
US20070022941A1 (en) * 2005-07-29 2007-02-01 Jae-Young Park Method of forming a layer and method of manufacturing a semiconductor device using the same
US20110287629A1 (en) * 2010-05-20 2011-11-24 Tokyo Electron Limited Silicon film formation method and silicon film formation apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091242A (ja) 2009-10-23 2011-05-06 Elpida Memory Inc 半導体装置の製造方法
JP5490753B2 (ja) * 2010-07-29 2014-05-14 東京エレクトロン株式会社 トレンチの埋め込み方法および成膜システム
JP5675331B2 (ja) * 2010-12-27 2015-02-25 東京エレクトロン株式会社 トレンチの埋め込み方法
JP5569480B2 (ja) * 2011-07-21 2014-08-13 豊田合成株式会社 Iii族窒化物半導体発光素子
JP6059085B2 (ja) 2013-05-27 2017-01-11 東京エレクトロン株式会社 トレンチを充填する方法及び処理装置
JP6150724B2 (ja) * 2013-12-27 2017-06-21 東京エレクトロン株式会社 凹部を充填する方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050221547A1 (en) * 2004-03-31 2005-10-06 Denso Corporation Method for manufacturing semiconductor device
US20070022941A1 (en) * 2005-07-29 2007-02-01 Jae-Young Park Method of forming a layer and method of manufacturing a semiconductor device using the same
US20110287629A1 (en) * 2010-05-20 2011-11-24 Tokyo Electron Limited Silicon film formation method and silicon film formation apparatus

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