TWI625971B - 具有雜訊減少功能之影像感測器 - Google Patents

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TWI625971B
TWI625971B TW103119718A TW103119718A TWI625971B TW I625971 B TWI625971 B TW I625971B TW 103119718 A TW103119718 A TW 103119718A TW 103119718 A TW103119718 A TW 103119718A TW I625971 B TWI625971 B TW I625971B
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大衛Ｍ 波伊斯維特
凱斯Ｇ 菲斐
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美商量宏科技股份有限公司
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Abstract

用於減少一影像感測器中之重置雜訊之系統及方法。在重置期間感測行讀出上之電壓。當該電壓達到一所要的臨界值位準時，將一電壓斷定於該行讀出線上，該電壓關閉重置電晶體。使用行電路系統來關閉該重置電晶體可用來減少與重置開關相關聯之雜訊。在示例性實施例中，一比較器可包括於每一行線上，以判定何時已達到該臨界值電壓且觸發該行線上之該關閉電壓之該斷定。

Description

具有雜訊減少功能之影像感測器 發明領域
本發明大體而言係關於光學及電子裝置、系統及包括諸如奈米結晶之光敏材料或其他光敏材料之方法，以及製造及使用裝置及系統之方法。
發明背景
在影像感測器中，需要最大化用於給定場景之信號雜訊比，或照明度。一種方式將最大化信號，諸如藉由最大化感測器之量子效率及藉由最大化感測器之填充因子。最小化雜訊包括許多組成，其中包括最小化與重置儲存節點之等級之過程相關聯的雜訊，該儲存節點與每一圖框間隔之間的每一像素相關聯。
亦稱為kT/C雜訊之重置雜訊之顯著性的一實例例示於圖1中，其中行重置引入kT/C雜訊，該kT/C雜訊之電荷可在低光中支配光二極體。熱雜訊為由電路中諸如電子之電荷載體之熱擾動產生的電子雜訊。電路中產生之均方根雜訊電壓v為：v=sqrt(kT/C)
其中k為單位為焦耳每凱氏度之波茲曼常數(Boltzmann’s constant)，且C為電路中之電容值。除計算電壓雜訊之外或作為計算電壓雜訊之一替選方案，電容感測器(例如，影像感測器)之重置雜訊通常為雜訊之限制源。重置雜訊可量化為電荷Q標準差：Q=sqrt(kTC)
參考圖1，若與電荷儲存體相關聯之有效電容為例如2.4毫微微-法拉(fF)，則與電壓位準之重置相關聯之雜訊可為約20個電子。尤其在低光條件下，此可為雜訊之主源，因為低光下之光子散粒雜訊為可忽略的，且影像感測器電路經設計來最小化所有其他雜訊源。
引用併入
此說明書中提及之所有公開案、專利及專利申請案係以達到與猶如每一單獨公開案、專利及專利申請案具體且單獨地指示為以引用方式併入之相同程度的引用方式併入本文中。
依據本發明之一實施例，係特地提出一種影像感測器電路，其包含：一像素電路，其包括讀出電路系統，該讀出電路系統包括至少一控制線，該讀出電路系統經組配來在該像素電路之一重置期間耦合至一輸出節點；以及雜訊減少電路系統，其經組配來在該像素電路之該重置期間耦合至該輸出節點，該雜訊減少電路系統經組配來基於該讀出電路系統之輸出在該像素電路之該重置期間達到一 臨界值位準之一判定，而將一信號施加至該讀出電路系統之該控制線。
100‧‧‧像素陣列
101‧‧‧光回應膜
102、111、603、605‧‧‧電流源
103‧‧‧頂部電極
104‧‧‧底部電極
105、705、811‧‧‧感測節點
106‧‧‧寄生電容
107‧‧‧第一電晶體
108‧‧‧第二電晶體
109‧‧‧輸出節點
110‧‧‧讀取電晶體/行電路
120‧‧‧列電路
130‧‧‧類比電路/帶隙
140‧‧‧類比電路/偏壓
150‧‧‧類比電路/參考位準
160‧‧‧類比電路/類比數位轉換器
170‧‧‧數位電路/影像增強電路系統
180‧‧‧數位電路/線緩衝器
190‧‧‧數位電路/暫存器
200‧‧‧數位電路/方塊/控制器
210‧‧‧IO電路/平行IO介面
220‧‧‧IO電路/串列IO介面
230‧‧‧鎖相迴路
403‧‧‧理想電容
405、707‧‧‧電晶體
501A~501C、709‧‧‧行
503A~503C‧‧‧比較器
601A、601B‧‧‧電晶體
731‧‧‧層間介電質堆疊
733‧‧‧金屬互連件
735‧‧‧矽基板
737‧‧‧二極體
739‧‧‧釘紮層
741‧‧‧光敏材料
743‧‧‧透明電極
745‧‧‧鈍化層
747‧‧‧濾色器陣列層
749‧‧‧微透鏡
801‧‧‧光
803、807、813、815‧‧‧電極
805‧‧‧矽二極體/電荷儲存體/釘紮二極體
809‧‧‧電晶體M1/電荷傳送電晶體
817‧‧‧電晶體M2
819‧‧‧電晶體M3
821‧‧‧電晶體M4
823‧‧‧電極/列選擇閘極
825‧‧‧讀出匯流排vcol/行讀出
Vref‧‧‧參考電壓
a~e‧‧‧操作
將參考闡述利用本發明之原理之說明性實施例的以下詳細描述，及以下隨附圖式來獲得本發明之特徵及優點之更好的理解：圖1展示出亦稱為kT/C雜訊之重置雜訊的先前技術實例；圖2展示出用於上覆有光回應膜之CMOS影像感測器之代表性三電晶體像素的實例；圖3展示出如在感測節點處量測之與時間有關之代表性電壓波形的實例；圖4展示出在一示例性實施例中於重置期間像素的簡化示意圖；圖5展示出根據一實施例之比較器經佈置來感測用於每一像素之行上的電壓且將該電壓與參考電壓進行比較之簡化示意圖的實例；圖6展示出根據一實施例之用以指示當行電壓等於參考電壓時，比較器以關閉重置電晶體之方式作用於行上之簡化示意圖的實例；圖7AA展示出根據一實施例之在行與感測節點之間增添有重疊電容之像素的簡化模型；圖7展示出根據一實施例之指示整合、「硬重置」階段及「軟重置」階段的電壓圖； 圖8展示出指示與時間有關之電阻的圖表；在示例性實施例中，硬-軟重置技術可調變重置開關電阻且在關閉期間提供反饋，進而減少熱雜訊；圖9A展示出根據一實施例之三個相鄰像素及其相鄰行以及個別比較器的圖表；圖9B展示出根據圖9A之示例性圖表的與時間有關之用於每一行之行電壓；圖10展示出根據一實施例之三個行的電壓圖；圖11展示出光敏材料已整合成與矽光二極體緊密接觸之背側照亮CMOS影像感測器像素之橫截面的示例性實施例；圖12為光敏材料自背側整合至矽晶片之背側照亮影像感測器之示例性實施例的電路圖；圖13展示出根據各種實施例之像素電路之操作方法；圖14為根據一實施例之影像感測器積體電路(亦稱為影像感測器晶片)的方塊圖；以及圖15為像素定時圖之實例。
較佳實施例之詳細說明
儘管本發明對各種修改及替代構造開放，但是本文將詳細描述圖式中所示之實施例。然而將理解的是，並非意欲將本發明限制於所揭示之特定形式。相反，本發明意欲涵蓋屬於如所附申請專利範圍中所表達之本發明之精神及範疇內的所有修改、等價物及替代構造。
實施例包括影像感測器，該影像感測器包含半導體基板；多個像素區，每一像素區皆包含基板上之光敏材料，該光敏材料經定位來接收光；用於每一像素區之像素電路，每一像素電路皆包含形成於半導體基板上之電荷儲存體及讀出電路；以及介於電荷儲存體與個別像素區之光敏材料之間的接觸區，其中電荷儲存體經由接觸區與個別像素區之光敏材料電氣連通。在一些示例性實施例中，接觸區可為非金屬的。在其他實施例中，接觸區可為金屬的。
在示例性實施例中，包括雜訊減少電路系統以用於像素陣列之每一行。雜訊減少電路在其重置週期期間監視像素，且在像素達到目標參考位準時異步地消除重置序列。在各種實施例中，可存在用於減少重置熱雜訊之兩個條件。一個條件為熱雜訊之頻寬低於監視電路之頻寬。此等頻寬之比將判定對可實現之雜訊減少之量之基本限制。例如，為達成N倍的熱雜訊減少，頻寬比通常超過N。第二個條件為重置序列可經由逐行控制信號終止。因為行中之每一像素產生相對於所有其他像素之不相關雜訊，所以每一重置序列可獨立於其他像素而在適當的時間終止。通常，重置電晶體經由列選擇線啟動。因為在一些情況下可能不希望增添額外電晶體或控制線至像素，所以可實施藉由現有控制線中之一或兩者上之反饋信號來終止重置的方法。通常，每一像素皆含有用於讀出之兩行線。汲極線提供用於重置位準且用於源極隨耦器之電壓。源極線提供在行電流偏壓電路下用於源極隨耦器處之讀出電壓之路徑。 藉由施加信號至此等控制線中之一或兩者，可終止或以其他方式減少像素之重置序列。因為感測節點之總電容較小，所以像素可由於電容饋通而經受較大的電壓變化。藉由利用來自行線之電容耦合，可將重置電晶體之閘極至源極電壓減少一些量，以有效地終止或減少重置條件。
當行線上之輸出達到參考電壓時，雜訊減少電路系統以終止或減少重置條件之方式作用於行線上。在一示例性實施例中，由開關或電流源產生之電壓經施加至源極側行線，使得該源極側行線產生充分的電荷耦合來減少重置電晶體之閘極至源極電壓。源極隨耦器之閘極至源極電容可為負責此作用之主要耦合電容。因為源極隨耦器之閘極直接連接至重置電晶體之源極，所以源極隨耦器之源極處的正趨勢脈衝具有減少重置電晶體之閘極至源極電壓之效應。在一示例性實施例中，使源極側行線上之電壓在像素達到參考位準之時刻以超過熱雜訊之頻寬的速率上升。因為熱雜訊源不具有充分的時間來改變像素處之電壓，所以熱雜訊由於較快的監視及反饋電路而減少至低於kT/C。
在另一示例性實施例中，由開關或電流源產生之電壓經施加至汲極側行線，使得該汲極側行線產生充分的電荷耦合，該充分的電荷耦合減少重置電晶體之閘極至源極電壓。重置電晶體之汲極至源極電容為負責此動作之主要耦合電容。重置電晶體之汲極處之正趨勢脈衝具有減少相同重置電晶體之閘極至源極電壓之效應。在一示例性實施例中，使汲極行線上之電壓在素達到參考位準之時刻以 超過熱雜訊之頻寬的速率上升，進而降低抽樣之熱雜訊位準。
在另一示例性實施例中，由開關或電流源產生之電壓經施加至源極側行線及汲極側行線兩者，使得該源極側行線及該汲極側行線產生充分的電荷耦合來減少重置電晶體之閘極至源極電壓。源極隨耦器之閘極至源極電容及重置電晶體之汲極至源極電容兩者形成負責此作用之耦合電容。源極行線及汲極行線兩者處之正趨勢脈衝具有減少重置電晶體之閘極至源極電壓之效應。在一示例性實施例中，使行線上之電壓在像素達到參考位準之時刻以超過熱雜訊之頻寬的速率上升，進而降低抽樣之熱雜訊位準。
在示例性實施例中，雜訊減少電路係包括於用以自選定列之行讀出像素的每一行線上。當已達成所要的重置位準時，雜訊減少電路系統經組配來施加電壓至行線。當已滿足臨界值位準時，施加至行線之電壓作用來關閉重置電晶體。因為重置電晶體可由行線上之電壓而非重置開關自身關閉，所以示例性實施例可用以將抽樣至感測節點上之雜訊減少至小於kT/C之均方根。
在示例性實施例中，重置電晶體不一定藉由行耦合關閉，而是藉由能障臨界值由降低之Vgs增加而關閉，該增加減緩越過通道之電流之速率。對於感興趣的時間週期，此可似乎為斷開的。
在示例性實施例中，包括用於雜訊減少之額外電路系統以用於每一行，且不需要將額外電路系統增添至每 一像素電路。與將雜訊減少電路系統增添至每一像素電路之實施例相比，此急劇地減少雜訊減少所需之額外電路系統。
在示例性實施例中，雜訊減少電路系統作用來藉由施加電壓至用以讀出像素電路之相同行線而關閉重置電晶體。相對於將分開的線使用於每一行來將反饋自雜訊減少電路系統提供至重置電晶體的實施例，此允許減少的電路系統。
以下為根據示例性實施例之影像感測器之操作之概述。在示例性實施例中，此等影像感測器包括額外雜訊減少電路系統以在已滿足所要的電壓臨界值時將電壓施加回像素電路，以便關閉重置電晶體且減少雜訊。此等影像感測器僅為實例，且雜訊減少電路系統及方法亦可與其他影像感測器一起使用。
在一些實施例中，電壓施加至電荷儲存體，且在整合時間週期上由於電流越過光敏膜之流動而放電。在整合時間週期結束時，剩餘電壓經抽樣以產生對應於由光敏層在整合週期期間吸收之光之強度的信號。在其他實施例中，像素區可經偏壓以使電壓在整合時間週期上累積於電荷儲存體中。在整合時間週期結束時，電壓可經抽樣以產生對應於由光敏層在整合週期期間吸收之光之強度的信號。在一些示例性實施例中，越過光敏層之偏壓可在整合時間週期上由於電壓在電荷儲存體處之放電或累積而變化。此亦可使越過光敏材料之電流流動速率亦在整合時間 週期上變化。此外，光敏層可為具有光導增益之奈米結晶材料，且電流流動速率可與由光敏層吸收之光之強度具有非線性關係。因此，在一些實施例中，電路系統可用以將來自像素區之信號轉換成數位像素資料，該數位像素資料與由像素區在整合時間週期上吸收之光之強度具有線性關係。光敏材料之非線性性質可用來提供高動態範圍，而電路系統可用來在信號經讀取之後線性化該等信號，以便提供數位像素資料。以下進一步描述用於自像素區讀出信號之示例性像素電路。
影像感測器可偵測來自像素區中每一者中之光敏材料之信號，該信號基於入射於光敏材料上之光之強度而變化。在一示例性實施例中，光敏材料為互連奈米粒子之連續膜。電極用來施加越過每一像素區域之偏壓。像素電路系統用以在用於每一像素區之時間週期上於電荷儲存體中整合信號。電路儲存電信號，該電信號在整合週期期間與入射於光敏層上之光之強度成比例。電信號接著可自像素電路獲讀取，且經處理來構建對應於入射於像素元素之陣列上之光的數位影像。在示例性實施例中，像素電路系統可形成於光敏材料下方之積體電路裝置上。例如，奈米結晶光敏材料可分層堆積於CMOS積體電路裝置上以形成影像感測器。來自CMOS積體電路之金屬接觸層可電氣連接至電極，該等電極提供越過像素區之偏壓。
2008年4月18日申請之標題名稱為「Materials,Systems and Methods for Optoelectronic Devices」之美國專 利申請案序列號12/106,256(美國公開專利申請案第2009/0152664號)及2011年3月18日申請之標題名稱為「Image Sensors Employing Sensitized Semiconductor Diodes」之美國專利申請案序列號13/051,320(美國公開專利申請案第2001/0226934號)包括可結合示例性實施例使用之光電子裝置、系統及材料之額外描述，該兩個專利申請案在此以引用方式全部併入本文。此僅為一示例性實施例，且其他實施例可使用不同光偵測器及光敏材料。例如，實施例可使用矽或砷化鎵(GaAs)光偵測器。
在示例性實施例中，影像感測器可具備大量像素元素，以提供高解析度。例如，可提供4、6、8、12、24或更多百萬像素之陣列。
此類大量像素元素之使用結合產生具有諸如約1/3吋或¼吋之對角尺寸之小面積之影像感測器積體電路的期許使小的單獨像素之使用成為必要。合意的像素幾何形狀包括例如1.75μm直線邊尺寸、1.4μm直線邊尺寸、1.1μm直線邊尺寸、0.9μm直線邊尺寸、0.8μm直線邊尺寸及0.7μm直線邊尺寸。
在示例性實施例中，來自用於選定列之像素電路系統之輸出可經由行線讀取。在示例性實施例中，雜訊減少電路系統係包括於行線上。在用於像素電路系統之重置階段期間，雜訊減少電路系統將行線上之輸出與參考電壓Vref進行比較。此僅為一實例，且其他實施例可使用其他臨界值來判定何時啟動雜訊減少電路系統。當行線上之輸出 達到參考電壓或其他臨界值時，雜訊減少電路以關閉像素電路系統中之重置電晶體之方式作用於行線上。在一示例性實施例中，將足以關閉重置電晶體之電壓或電流施加至行線。在一示例性實施例中，一旦已滿足臨界值則使行線上之電壓快速上升，且關閉重置電晶體。因為重置電晶體現由行電壓之作用而非由重置開關自身關閉，所以重置開關之導通電阻與重置開關之頻寬之間的固定關係經解耦，且抽樣至感測節點上之雜訊之量可小於sqrt(kT/C)。
現將另外詳細描述示例性像素電路系統及雜訊減少電路系統。此等電路系統僅為實例，且其他實施例中可使用其他電路系統。
在本發明之實施例中，經由行中之電路系統之引入將與重置相關聯之雜訊之方差減小至低於sqrt(kT/C)極限。在實施例中，引入比較器電路，該比較器電路感測行上之電壓且將該電壓與參考電壓進行比較。當行電壓等於Vref時，比較器以關閉重置電晶體之方式作用於比較器上。在實施例中，比較器之作用用來鎖定感測節點處之重置電壓。在實施例中，抽樣至感測節點上之雜訊之量可小於sqrt(kT/C)。
在一些示例性像素電路中，可增添額外電晶體、二極體或其他電路元件以幫助控制雜訊。然而，在一些示例性實施例中，可使用僅具有三個電晶體之像素電路(3-T像素電路)，且可針對每一行增添雜訊減少電路系統而非需要將電路系統增添至每一像素。圖2展示出用於上覆有光回 應膜之CMOS影像感測器之代表性三電晶體像素。
光回應膜101係由量級與入射於像素上之光之量成比例的電流源102表示，且亦表示為由頂部電極103及底部電極104覆蓋之實體材料。感測節點105係形成於底部電極104及第一電晶體107之閘極與第二電晶體108之源極的交叉點處。
在圖2中於感測節點105處描繪寄生電容C 106。此電容並非製造之電路元件，而是光回應膜101之頂部電極103與底部電極4之間的寄生電容、第二電晶體108的閘極至源極重疊電容、第一電晶體107之閘極至源極及閘極至汲極重疊電容、第一電晶體107之閘極至接地電容以及第二電晶體108之源極至接地電容的結果。圖2中將寄生電容106描繪為分開的元件C，僅用於論述。
在正常像素操作中，第一電晶體107及第二電晶體108之汲極可連結至諸如2.8V之高DC電壓。在各種實施例中，像素操作可描述如下：繼續參考圖2，圖3展示出在感測節點105處之與時間有關之代表性電壓波形的實例。在標記為「重置」之時間處，第二電晶體108之閘極經升高至高電壓(例如，2.8V)，此舉使第二電晶體108打開且使感測節點之電壓升高至「重置電壓」V重置，該重置電壓近似等於第二電晶體8之閘極電壓(例如，2.8V)減去臨界值電壓(例如，0.6V)。因此，將感測節點重置為近似2.2V。
在感測節點105經重置之後，光回應膜101上之入 射光使電流流動至感測節點105上。此光電流將電荷驅動至感測節點105上，此舉使感測節點105之電壓下降，如圖3中所示。在一段時間(整合時間)之後，達到感測節點105之最終信號等級(V信號)，且不久之後，再次重置像素。
在各種實施例中，感測節點電壓之讀出可描述如下：為了知曉在整合時間期間多少光落在像素上，必須自像素讀出兩個電壓，亦即，「重置電壓」及「信號電壓」。此等兩個電壓之間的差與整合時間期間落在像素上之光之量成比例。
再次參考圖2，為了讀出感測節點105上之電壓，第一電晶體107經由讀取電晶體110連接至輸出節點109。輸出節點109連接至多個像素。每一像素皆藉由升高讀取電晶體110之閘極電壓一次一個地附接至共用輸出節點109。輸出節點109進一步附接至電流源111。當像素附接至輸出節點109時，電流源111充當第一電晶體107上之負載且形成「源極隨耦器」型電壓緩衝器，該「源極隨耦器」型電壓緩衝器追蹤感測節點電壓且將該感測節點電壓驅動至共用輸出節點109上。當以此方式附接時，輸出節點109上之電壓近似等於感測節點105上之電壓減去第一電晶體107之臨界值電壓。以此方式，可藉由量測輸出節點109之電壓來讀取感測節點105之電壓。
在各種實施例中，像素在每一整合時間之後經重置為「重置電壓」。圖4展示出在一示例性實施例中於重置 期間像素的簡化示意圖。一般技術者將認識到，圖4之組件中之某些組件可與圖2之某些組件相同或類似。電晶體405係描繪為理想開關，且感測節點係描述為理想電容C 403。電晶體405具有導通電阻=4kTR，且此導通電阻在由導通電阻及感測節點電容C界定之頻帶上整合。此導致每當像素經重置時，等於sqrt(kT/C)之雜訊電壓經增添至重置電壓，其中k為常數，T為絕對溫度，且C為感測節點之電容。在CMOS影像感測器中，感測節點之電容可由像素大小固定，且因此此kT/C雜訊之量級亦可為固定值。
在示例性實施例中，吾等並未將4KTR處理為「導通電阻」，而是將重置裝置之跨導作為「導通電阻」。例如，像素可看見「導通電阻」週期，該「導通電阻」週期在硬重置期間通常被稱為三極體或線性區。在所有照明範圍處，當像素進入軟重置時該像素經重置為次臨界值，且次臨界值中之跨導方程式調變雜訊量級及頻寬。
本發明之各種實施例包括用來以像素經重置之後導致小於sqrt(kT/C)之雜訊留在感測節點上的方式來重置像素之方法。此可經由圖5中所示之電路實現。
在圖5中，於影像感測器中之每一行501A...501C之末端處引入比較器503A...503C。此比較器感測用於每一像素之行上之電壓，且將該電壓與參考電壓Vref進行比較。當行電壓等於Vref時，比較器以關閉重置電晶體(例如，圖2之第二電晶體108)之方式作用於行上。
在一示例性實施例中，於圖6中描繪第二電晶體 108可由比較器503關閉之一方式。在此圖中，電晶體601A及601B已增添至每一行501。當比較器503之輸出較低時，電晶體601接通且電晶體601B斷開。在此狀態中，電流源603如圖1中所示連接至行501，且如先前一般充當用於源極隨耦器之負載。當比較器較高時，電晶體601A關閉且電晶體601B打開，此舉使電流源603自行501斷開，且連接電流源605。此作用迫使行501之電壓快速升高。
參考圖7AA，熟習該項技術者將認識到，某些組件可與圖2中所示之組件相同或類似。圖7AA描繪在行709與感測節點705之間增添有重疊電容Cov之像素之簡化模型的示例性實施例。此電容因電晶體707之閘極電極與該電晶體之源極節點之重疊而產生，該源極節點連接至行709。圖7AA之電路利用此重疊電容來在行501之電壓由電流源605增加時增加第二電晶體108之源極處的電壓。第二電晶體108之源極電壓之此升高作用來有效地關閉電晶體且鎖定感測節點處之重置電壓。
因為重置電晶體現由行電壓之作用而非由重置開關自身關閉，所以重置開關之導通電阻與重置開關之頻寬之間的先前固定關係經解耦，且抽樣至感測節點上之雜訊之量可小於sqrt kT/C。
現參考圖7，像素退出「硬重置」階段且進入「軟重置」階段。行電壓在軟重置階段中朝向Vdd上升，且在示例性實施例中，重置電晶體之導通電阻每0.1V可增加10x(次臨界值操作)。每一行皆具有比較器，該比較器將上升行 電壓與參考電壓進行比較，且在兩個電壓相等時關閉重置電晶體。當行電壓近似等於參考電壓時(每一像素之時間可稍有不同)，比較器發動，且切換行底部處之電流之方向，此舉使行電壓突然上升，此狀況關閉重置電晶體且將行電壓鎖定至與kTC伏特均方根偏離理想Vref相比自Vref偏離較小量之電壓。在示例性實施例中，硬重置可為操作之三極體區或線性區。軟重置為次臨界值區。在示例性實施例中，跨導在次臨界值中單調遞減，且頻寬下降。
在各種實施例中，感測節點處之電壓朝向Vdd緩緩向上橫動。當電晶體之Vgs小於電晶體之Vt時，重置電晶體處於次臨界值狀態中。此根據一組已知特徵操作。在某些實例中，「導通」電阻可每0.1伏特減小一量級(10x)。「導通」電阻快速增加。重要的原因在於，當「導通」電阻變得愈來愈高時，彼節點之頻寬變得愈來愈高。在示例性實施例中，臨界值電壓經選擇，使得重置電晶體處於極高的阻抗處且因此具有低頻寬。硬-軟重置技術可調變重置開關電阻且在關閉期間提供反饋，進而減少重置之熱雜訊。
參考圖8，反饋頻寬可較高(Ron正在上升)。在示例性實施例中，參考電壓可經選擇，其中Ron為兆歐或更高。此使得迴路頻寬較低，且使得更易於具有較高反饋迴路頻寬。在示例性實施例中，臨界值電壓經選擇，使得當達到臨界值電壓時，重置電晶體處於次臨界值模式中。例如，可臨界值電壓設置為一值，其中Ron較高(例如，二分之一兆歐或更高之範圍，例如在一些實施例中一兆歐)且頻寬 較低(例如，其中頻寬等於1/(2pi * Ron *感測節點之電容)，因此分母為2 pi RC。在一些實施例中，C可為2毫微微法拉。Ron在參考電壓下可為近似約1兆歐至約10兆歐(頻寬之量測單位為赫)。在各種實施例中，在軟重置期間，例如Vds每改變100mV，弱反型中之重置開關電阻在十進制時間步驟中改變近似一個量級。比較器跳脫點在此實施例中可設置為在開關電阻為約108歐時。
圖9A展示出三個相鄰像素及其相鄰行以及其個別比較器。每一行線皆具有寄生電容，該等寄生電容將該每一行線耦合至其鄰接行線。若行2上之電壓突然上升，則耦合電容器將亦可能使行1及行3之電壓上升，且在如此進行時，關閉行1及行3中之重置電晶體。在此實例中，在行1及行3上鎖定之電壓可不正確，然而該電壓對於行2為正確的。相較於行1及行3由其自身比較器重置所導致的偏離，此情況可導致與Vref之更大偏離。
參考圖9B，其展示出與時間有關之用於每一行之行電壓。因為每一行在近似相同的時間進入軟重置階段，所以每一行之上升的電壓達到近似參考電壓之時間約相同，如由圖中之時間t1、t2及t3所示。因此，因行2之突然電壓轉變而產生之行1及行3之行電壓的小偏離可足以引起像素1及像素3中之重置電晶體之過早關閉及對於彼等行不正確的電壓經鎖定。
現參考圖10。若行1及行3進入軟重置之時間在時間上偏離行2進入軟重置之時間，如圖中所示，則可確定的 是，當突然轉變發生在行2上時，鄰近行電壓並未接近於參考電壓。可靠近想像此觀念之進一步增強。
圖11描繪光敏材料已整合成與矽光二極體緊密接觸之背側照亮CMOS影像感測器像素之橫截面的示例性實施例。735描繪矽基板，影像感測器製造於該矽基板上。737描繪形成於矽中之二極體。733為金屬互連件，且731為層間介電質堆疊，該層間介電質堆疊用以在積體電路內且越過積體電路提供電信號之通訊。741為光敏材料，其為用於將要成像之光吸收之主要位置。743為透明電極，其用來提供光敏材料之電氣偏壓，以賦能於自該光敏材料之光載體收集。745為鈍化層，其可由有機封裝材料或聚合物封裝材料(諸如聚對二甲苯)，或諸如Si3N4之無機材料，或併入上述各者之組合之堆疊中之至少一者組成。745用以保護下層材料及電路免受環境影響，諸如水或氧之衝擊。747為濾色器陣列層，其為用於幫助達成彩色成像之光的光譜選擇性傳輸器。749為微透鏡，其幫助將光聚焦至光敏材料上。739為存在於光敏材料741與該二極體737之間的材料。739可被稱為增添之釘紮層。示例性實施例包括p型矽層。示例性實施例包括非金屬材料，該非金屬材料諸如半導體且/或其可包括聚合物及/或有機材料。在實施例中，材料739可提供具有用於電荷自光敏材料流動至二極體之足夠的導電性，但並非為金屬互連件之路徑。在實施例中，739用以鈍化二極體之表面，且在此示例性實施例中創建釘紮二極體(而非光敏材料，其將處於此額外層之頂部上)。
圖12為用於光敏材料自背側整合至矽晶片之背側照亮影像感測器之示例性實施例的電路圖。801描繪照亮光敏材料之光(填充有向下指的箭頭之圓圈)。803為提供越過光敏材料之偏壓之電極。參考美國公開專利申請案第2001/0226934號，電極803可對應於頂部透明電極(圖7A之711)，或對應於用以提供電氣偏壓之矽基板之區(圖7B之743)。805為矽二極體(分別對應於圖6A、圖6B、圖6C、圖7A及圖7B中之603、633、653、707及737)。805亦可稱為電荷儲存體。805可稱為釘紮二極體。807為矽(金屬)之前側上之電極，該電極連結至M1之電晶體閘極。809為電晶體M1，其將二極體與感測節點及讀出電路系統之其餘部分分開。此電晶體之閘極為807。傳送信號經施加至此閘極以在二極體與感測節點811之間傳送電荷。811為該感測節點。該感測節點與二極體分開，進而允許讀出方案之靈活性。813為矽(金屬)之前側上之電極，該電極連結至M2之電晶體閘極。815為矽(金屬)之前側上之電極，該電極連結至M2之電晶體汲極。815可稱為參考電位。815可為重置提供VDD。817為電晶體M2，該電晶體充當重置裝置。該重置裝置用以在讀出之前初始化感測節點。該重置裝置亦用以在整合之前(當M1及M2兩者皆打開時)初始化二極體。此電晶體之閘極為813。重置信號經施加至此閘極以重置感測節點811。819為電晶體M3，該電晶體用以讀出感測節點電壓。821為電晶體M4，該電晶體用以將像素連接至讀出匯流排。823為矽(金屬)之前側上之電極，該電極連結至M4之閘 極。當該電極較高時，像素驅動讀出匯流排vcol。825為讀出匯流排vcol。801及803以及805存在於矽之背側內。807至825存在於矽之前側內，包括金屬堆疊及電晶體。
繼續參考圖12，包括對角線以幫助描述背側實行方案。此線右側之電晶體將形成於前側上。左側上之二極體及光敏材料將在背側上。二極體將自背側延伸穿過基板且接近前側。此允許在前側上之電晶體之間形成連接，以將電荷自二極體傳送至像素電路之感測節點811。
圖12之像素電路可定義為除光敏材料之外的圖中之所有電路元件之集合。像素電路包括讀出電路，後者包括源極隨耦器電晶體819、具有列選擇閘極823之列選擇電晶體821，及行讀出825。在一示例性實施例中，行讀出825可連接至以上所述之比較器電路，以執行雜訊減少。
現參考圖13，在實施例中，像素電路可以以下方式操作：第一重置(圖13在「a」處)經執行來在整合之前重置感測節點(來自圖12之811)及二極體(來自圖12之805)。重置電晶體(來自圖12之817)及電荷傳送電晶體(來自圖12之809)在第一重置期間為斷開的。此將感測節點(來自圖12之811)重置為參考電位(例如，3伏特)。當二極體空乏時，該二極體經釘紮至固定電壓。二極體所釘紮到之固定電壓可稱為二極體之空乏電壓。重置使二極體空乏，該二極體重置其電壓(例如，重置為1伏特)。因為二極體經釘紮，所以該二極體將不會達到與感測節點相同的電壓位準。
電荷傳送電晶體(圖12之809)接著閉合(圖13在「b」處)，以啟動將感測節點與二極體隔離之整合週期。
電荷在整合時間週期期間自光敏材料整合(圖13在「c」處)至二極體中。偏壓光敏膜之電極處於相較於二極體之較低電壓(例如，0伏特)處，因此存在越過材料之電壓差，且電荷整合至二極體。電荷係經由材料與二極體之間的非金屬接觸區整合。在實施例中，此為光敏材料與二極體之n型摻雜區之間的接面。在實施例中，在光敏材料與二極體之間可存在其他非金屬層(諸如p型矽)。與光敏材料之界面使二極體經釘紮，且亦藉由提供孔累積層來鈍化n型摻雜區之表面。此減少否則將由形成於二極體之頂部表面上之氧化矽產生的雜訊及暗電流。
在整合週期之後，感測節點之第二重置(圖13在「d」處)在讀出之前發生(重置電晶體打開，而該二極體保持隔離)。此提供用於讀出之已知啟動電壓，且消除在整合週期期間引入至感測節點之雜訊/漏電。用於像素讀出之雙重置過程被稱為真相關雙重抽樣。
接著閉合重置電晶體，且斷開電荷傳送電晶體(圖13在「e」處)以將電荷自二極體傳送至感測節點，該感測節點接著經由源極隨耦器及行線讀出。
現將結合圖14描述可與以上光偵測器、像素區及像素電路組合使用之示例性積體電路系統。圖14為影像感測器積體電路(亦稱為影像感測器晶片)之方塊圖。晶片包括： 像素陣列(100)，在該像素陣列中入射光經轉換成電子信號，且在該像素陣列中電子信號經整合至電荷儲存體中，該等電荷儲存體之內容及電壓位準與在圖框週期上入射之整合光有關；列電路及行電路(110及120)，該等電路用以重置每一像素，且讀取與每一電荷儲存體之內容相關之信號，以便將與圖框週期上每一像素上之整合光有關的資訊傳遞至晶片之外周邊(在各種實施例中，行電路110可包括本文論述之雜訊減少電路系統(比較器等))
類比電路(130、140、150、160、230)。來自行電路之像素電信號經饋送至類比數位轉換器(160)，該像素電信號在該類比數位轉換器處經轉換成表示每一像素處之光階之數位數。像素陣列及ADC由類比電路支援，該等類比電路提供偏壓及參考位準(130、140及150)。
數位電路(170、180、190、200)。影像增強電路系統(170)對自ADC輸出之資料提供影像強化功能，以改良信號雜訊比。線緩衝器(180)暫時儲存若干行像素值，以促進數位影像處理及IO功能性。(190)為規定系統之總體操作及/或圖框格式之暫存器之組。方塊200控制晶片之操作。
IO電路(210及220)，其支援平行輸入/輸出及串列輸入/輸出兩者。(210)為同時輸出像素值之每一位元之平行IO介面。(220)為順序地輸出像素值之每一位元之串列IO介面。
鎖相迴路(230)，其為整個晶片提供時鐘。
儘管本文已展示且描述本發明之示例性實施例，但是熟習該項技術者將顯而易見，此類實施例僅藉由實例之方式提供。熟習該項技術者現將在不脫離本發明之情況下想到許多變化、改變及替換。
例如，用以影響熱雜訊之頻寬之方法可包括例如使重置閘極成斜面，來以較快速率減小跨導。此可為有用的，以便達成較高圖框率。跨導控制之自調節方法以及跨導之加速減小兩者在某些實施例中可為有價值的。另一方法係經由能障低降來進行。
應理解的是，本文所述之本發明之實施例之各種替選方案可使用於實踐本發明中。以下申請專利範圍意欲界定本發明之範疇，且意欲藉此涵蓋此等申請專利範圍及其等效物之範疇內之方法及結構。

Claims (73)

  1. 一種影像感測器電路，其包含：一像素電路，其包括讀出電路系統(circuitry)，該讀出電路系統包括一第一電晶體及至少一控制線，該第一電晶體在該像素電路之讀出期間經組配(configured)為一源極隨耦器(source follower)，該控制線耦合至該第一電晶體之一源極或一汲極，該讀出電路系統經組配以在該像素電路之一重置期間耦合至一輸出節點；以及雜訊減少電路系統，其經組配以在該像素電路之該重置期間耦合至該輸出節點，該雜訊減少電路系統經組配以基於該讀出電路系統之輸出在該像素電路之該重置期間達到一臨界值位準(threshold level)之一判定，而將一信號施加至該讀出電路系統之該控制線。
  2. 如請求項1之影像感測器電路，其中該控制線耦合至該第一電晶體之該汲極，及其中該雜訊減少電路經組配來在該讀出電路系統之該輸出在該像素電路之該重置期間達到一臨界值位準時將一第二信號施加至該第一電晶體之一源極。
  3. 如請求項1之影像感測器電路，其中該輸出節點包含一行線，該行線經組配來選擇性地耦合至該讀出電路系統，以用於該像素電路之讀出。
  4. 如請求項1之影像感測器電路，其中該雜訊減少電路系統經組配來經由一行線將該信號施加至該讀出電路系 統。
  5. 如請求項1之影像感測器電路，其中該信號包含施加至該控制線之一電壓。
  6. 如請求項1之影像感測器電路，其中該信號包含施加至該控制線之一電流。
  7. 如請求項1之影像感測器電路，其中該控制線為一逐行控制信號。
  8. 如請求項1之影像感測器電路，其中該控制線經組配來在該信號經施加時消除該像素電路之該重置。
  9. 如請求項1之影像感測器電路，其中該控制線經組配來在該信號經施加時異步地消除該像素電路之該重置。
  10. 如請求項1之影像感測器電路，其中該像素電路進一步包括具有熱雜訊之重置電路系統。
  11. 如請求項10之影像感測器電路，其中該雜訊減少電路系統具有一頻寬，當該信號經施加時，該頻寬高於該重置電路系統之該熱雜訊之一頻寬。
  12. 如請求項10之影像感測器電路，其中該控制線經組配來在該熱雜訊小於sqrt(kT/C)的情況下消除該像素電路之該重置。
  13. 如請求項10之影像感測器電路，其中該重置電路系統經組配來執行該像素電路之一硬-軟重置。
  14. 如請求項10之影像感測器電路，其中該信號經組配來在該重置電路系統處於一次臨界值模式(subthreshold mode)中時經施加。
  15. 如請求項10之影像感測器電路，其中該信號經組配來在該重置電路系統處於一軟重置模式中時經施加。
  16. 如請求項10之影像感測器電路，其中該重置電路系統經組配來在一軟重置期間達到該臨界值位準。
  17. 如請求項1之影像感測器電路，其中該重置之一階段自用於一相鄰像素電路之一重置的一對應階段偏移。
  18. 如請求項1之影像感測器電路，其中該像素電路為一個三電晶體(3T)像素電路。
  19. 如請求項1之影像感測器電路，其中該雜訊減少電路系統包括一比較器，該比較器經組配來將該讀出電路系統之該輸出與該像素電路之該重置期間的該臨界值位準進行比較。
  20. 如請求項1之影像感測器電路，其中該雜訊減少電路系統包括一電流源，該電流源經組配來在達到該臨界值位準時施加一信號至該控制線。
  21. 如請求項1之影像感測器電路，其中該雜訊減少電路系統係包括於該影像感測器之行電路系統中。
  22. 如請求項1之影像感測器電路，其中該雜訊減少電路系統用以在達到該臨界值位準時將一電流源或電流汲極耦合至該行線。
  23. 一種影像感測器電路，其包含：一像素電路，其包括讀出電路系統，該讀出電路系統包括至少一控制線，該讀出電路系統經組配以在該像素電路之一重置期間耦合至一輸出節點； 雜訊減少電路系統，其經組配以在該像素電路之該重置期間耦合至該輸出節點，該雜訊減少電路系統經組配以基於該讀出電路系統之輸出在該像素電路之該重置期間達到一臨界值位準之一判定，而將一信號施加至該讀出電路系統之該控制線；以及電路系統，該電路系統用於在若一終止(termination)條件已經發生且該臨界值位準尚未達到時消除(extinguishing)該像素電路之該重置。
  24. 如請求項23之影像感測器電路，其中該終止條件包括耗時(elapsed time)。
  25. 如請求項23之影像感測器電路，其中該終止條件係基於一或多個其他像素電路之重置之完成。
  26. 一種影像感測器電路，其包含：一像素電路，其包括讀出電路系統，該讀出電路系統包括至少一控制線，該讀出電路系統經組配以在該像素電路之一重置期間耦合至一輸出節點；以及雜訊減少電路系統，其經組配以在該像素電路之該重置期間耦合至該輸出節點，該雜訊減少電路系統經組配以基於該讀出電路系統之輸出在該像素電路之該重置期間達到一臨界值位準之一判定，而將一信號施加至該讀出電路系統之該控制線，其中該雜訊減少電路系統包括一比較器(comparator)及兩個電晶體，其中該比較器之輸出連接至該兩個電晶體中之一者，且該輸出之一反量(inverse) 連接至另一電晶體。
  27. 如請求項26之影像感測器電路，其中該雜訊減少電路系統中之該兩個電晶體中之一者連接至一源極下拉電路，且該行電路系統中之該另一電晶體連接至一源極上拉電路。
  28. 如請求項26之影像感測器電路，其中該雜訊減少電路系統中之該兩個電晶體中之一者耦合至一正參考電壓(Vdd)，且該雜訊減少電路系統中之另一電晶體耦合至一負參考電壓(Vss)或接地。
  29. 一種重置一像素電路之方法，該方法包含：在該像素電路之重置期間監視該像素電路之一輸出；以及回應於該像素電路之該輸出，經由一行線(column line)提供一信號，以結束該像素電路之該重置，其中該信號經施加至該像素電路中之一讀出電晶體之一源極或一汲極。
  30. 如請求項29之方法，其中該信號包含施加至該控制線之一電壓。
  31. 如請求項29之方法，其中該像素電路包括具有熱雜訊之重置電路系統。
  32. 如請求項31之方法，其中該信號係使用一電路予以施加，該電路具有高於該重置電路系統之該熱雜訊之一頻寬的一頻寬。
  33. 如請求項31之方法，其中該信號將由該像素電路在該 重置之該結束時感測之該熱雜訊減少至小於sqrt(kT/C)。
  34. 如請求項29之方法，其中該重置為一硬-軟重置。
  35. 如請求項29之方法，其中該信號係在該重置之一次臨界值模式期間予以施加。
  36. 如請求項29之方法，其中該信號係在該輸出在一軟重置模式期間達到一臨界值位準時予以施加。
  37. 如請求項36之方法，其中該臨界值位準係在一軟重置模式期間達到。
  38. 如請求項29之方法，其中該重置自用於一相鄰像素電路之一對應重置偏移。
  39. 如請求項29之方法，其中該像素電路為一個三電晶體(3T)像素電路。
  40. 一種重置一像素電路之方法，該方法包含：在該像素電路之重置期間監視該像素電路之一輸出；回應於該像素電路之該輸出，經由一行線提供一信號，以結束(end)該像素電路之該重置；以及若一終止條件在該輸出達到一臨界值位準之前已發生，則消除該像素電路之該重置。
  41. 如請求項40之方法，其中該終止條件包括耗時。
  42. 如請求項40之方法，其中該終止條件係基於一或多個其他像素電路之重置之完成。
  43. 如請求項40之方法，其進一步包含當該終止條件在該 像素電路之該輸出達到該臨界值位準之前發生時，提供對該像素電路之一讀出之一調整。
  44. 如請求項40之方法，其中當該終止條件在該像素電路之該輸出達到該臨界值位準之前發生時，插入對該像素電路之一讀出之一調整。
  45. 一種減少一影像感測器中之重置雜訊之方法，該方法包含迭代地執行以下操作：經由一行線讀取一像素電路之一整合電壓；重置該像素電路；施加一信號至該行線以消除該像素電路之該重置；在該重置之後於該像素電路中整合電荷；以及在每一重置之後且在該重置後於該像素電路中整合電荷之前在該行線上自該像素電路讀取該輸出。
  46. 如請求項45之方法，其中該信號係在該像素電路之一輸出達到一臨界值位準時予以施加。
  47. 如請求項45之方法，其中該信號之該施加相對於未施加該信號來消除該重置的情況減少由該重置引入之雜訊。
  48. 如請求項45之方法，其中該像素電路係使用非相關雙重抽樣來讀取。
  49. 如請求項45之方法，其中後續列在電荷於該像素電路中之該整合期間經讀取且重置。
  50. 如請求項45之方法，其中相鄰行中之像素之該重置偏移。
  51. 一種減少一影像感測器中之重置雜訊之方法，該方法包含迭代地(iteratively)執行以下操作：經由一行線讀取一像素電路之一整合電壓；重置該像素電路；施加一信號至該行線以消除該像素電路之該重置；以及在該重置之後於該像素電路中整合電荷；以及若一終止條件發生，在達到一臨界值位準之前消除該重置。
  52. 如請求項51之方法，其中該終止條件包括耗時。
  53. 如請求項51之方法，其中該終止條件係基於一或多個其他像素電路之重置之完成。
  54. 如請求項51之方法，其進一步包含當該終止條件在一個別像素電路之一輸出達到該臨界值位準之前發生時，提供對該個別像素電路之該讀出之一調整。
  55. 如請求項54之方法，其中該調整係基於自達到該臨界值位準之其他像素電路之插入。
  56. 一種影像感測器，其包含：一基板；複數個像素區，每一像素區皆包含經定位來接收光之一光敏材料(optically sensitive material)，該等多個像素區包含多個列及多個行；用於每一像素區之一像素電路，每一像素電路皆包含一電荷儲存體(store)、一重置電晶體及一讀出電路； 一行線及行電路系統，該行線及行電路系統與像素區之每一行相關聯；列選擇電路系統，其經組配以選擇將讀出之一列像素，當該列經選擇時，該列中之每一像素電路之該讀出電路選擇性地耦合至該個別行之該行線；以及該行電路系統，其經組配以自該選定列中之一像素之該讀出電路感測一輸出，且在自該讀出電路感測之該輸出達到一臨界值位準時施加一信號至該行線。
  57. 如請求項56之影像感測器，其中該重置電晶體經組配以重置該像素電路，且其中該行電路系統經組配以在該像素電路之該重置期間自該讀出電路感測該輸出，且當在該像素電路之該重置期間來自該讀出電路之該輸出達到該臨界值位準時施加該信號。
  58. 如請求項56之影像感測器，其中行電路系統包括用於每一行之一比較器。
  59. 如請求項56之影像感測器，其中當達到該臨界值位準時，行電路系統將一電流源或電流汲極連接至該行線。
  60. 如請求項56之影像感測器，其中該行電路系統包括一比較器及兩個電晶體，其中該比較器之輸出連接至該兩個電晶體中之一者，且該輸出之一反量連接至另一電晶體。
  61. 如請求項60之影像感測器，其中該行電路系統中之該兩個電晶體中之一者連接至一源極下拉電路，且該行電路系統中之該另一電晶體連接至一源極上拉電路。
  62. 如請求項60之影像感測器，其中該行電路系統中之該兩個電晶體中之一者耦合至一正參考電壓(Vdd)，且該行電路系統中之另一電晶體耦合至一負參考電壓(Vss)或接地。
  63. 如請求項56之影像感測器，其中該重置電晶體經組配來在一時間處施加一重置信號至該像素電路，該時間自一對應重置信號施加至一相鄰行中之一像素電路的時間偏移。
  64. 如請求項56之影像感測器，其中該重置電晶體經組配來在一時間處自一硬重置模式轉變至一軟重置模式，該時間自一相鄰行中之一像素電路經組配來自一硬重置模式轉變至一軟重置模式的時間偏移。
  65. 如請求項56之影像感測器，其中用於每一像素區之該像素電路為一個三電晶體(3T)像素電路。
  66. 如請求項56之影像感測器，其中該讀出電路包括一讀出電晶體，其中當該列經選擇時，該讀出電晶體之源極選擇性地耦合至該行線。
  67. 如請求項66之影像感測器，其中該行電路系統經組配來在該列經選擇且該臨界值位準已達到時施加該信號至該讀出電晶體之該源極。
  68. 如請求項56之影像感測器，其中該光敏材料定位於該基板上方且包含一奈米結晶材料。
  69. 如請求項56之影像感測器，其中該基板包含一半導體材料。
  70. 如請求項56之影像感測器，其中該光敏材料包含該基板之一部分。
  71. 如請求項56之影像感測器，其中該光敏材料接近該基板之一第一側，且該像素電路系統接近該基板之一第二側。
  72. 一種影像感測器，其包含：一半導體基板；複數個像素區，該複數個像素區包含複數個列及複數個行；用於每一像素區之一像素電路，該像素電路包括重置電路系統；列選擇電路系統，其經組配以在該列經選擇時選擇性地將每一像素電路耦合至一對應的行線；以及與每一行相關聯之行電路系統，該行電路系統經組配來在一像素電路輸出達到一臨界值位準時施加一信號至該行線。
  73. 如請求項72之影像感測器，其中該行電路系統經組配來在該像素電路之重置期間施加該信號。
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