TWI607447B

TWI607447B - 記憶體陣列的操作方法

Info

Publication number: TWI607447B
Application number: TW105133168A
Authority: TW
Inventors: 陳永翔; 張耀文; 楊怡箴
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-10-14
Filing date: 2016-10-14
Publication date: 2017-12-01
Also published as: TW201814714A

Description

記憶體陣列的操作方法

本發明是有關於一種記憶體陣列的操作方法，且特別是有關於一種NAND快閃記憶體的操作方法。

隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。目前正被關注的技術包括反及閘記憶體(NAND memory)及其操作。然而，鄰近記憶胞之狀態會受彼此干擾(disturbance)而影響性質。特別當趨勢係朝向微縮記憶胞之尺寸與間距時，問題會變得更加嚴重。

本發明係有關於一種記憶體陣列的操作方法。

根據本發明之一方面，提出一種記憶體陣列的操作方法。記憶體陣列包括一第一記憶胞、一第二記憶胞及一第三記憶胞，共用一閘極並沿著閘極的延伸方向依序配置。記憶體陣列的操作方法包括以下步驟。提供一第一偏壓至第一記憶胞的一通道，以程式化第一記憶胞。提供一第二偏壓至第二記憶胞的一通道，以禁止程式化第二記憶胞。提供一第三偏壓至第三記憶胞的一通道，以程式化或禁止程式化第三記憶胞。第一偏壓與第三偏壓係不相同。

根據本發明之另一方面，提出一種記憶體陣列的操作方法，其包括以下步驟。提供一第一位元線偏壓以使一第一記憶體串列之一第一記憶胞為程式化狀態。提供一第二位元線偏壓以使一第二記憶體串列之一第二記憶胞為禁止程式化狀態。提供一第三位元線偏壓以使一第三記憶體串列之一第三記憶胞係在程式化狀態或禁止程式化狀態。第一位元線偏壓係不同於第三位元線偏壓。第一記憶胞、第二記憶胞與第三記憶胞係在記憶體陣列之一分頁上依序配置。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102、104、106、108、110、112‧‧‧位元線

222、224、226、228、330、350‧‧‧閘極

352‧‧‧源極

404、406、408、410、412‧‧‧記憶胞

504、506、508、510、512‧‧‧浮動閘

P、P'‧‧‧程式化狀態

I‧‧‧禁止程式化狀態

第1圖繪示根據一實施例之記憶體陣列。

第2圖繪示根據一實施例之記憶體陣列的部分結構。

第3圖繪示根據一實施例之操作方法。

第4圖繪示根據一實施例之操作方法。

第5圖繪示根據一實施例之操作方法。

第6圖繪示根據一實施例之操作方法。

第7圖繪示根據一比較例之操作方法。

此揭露內容之實施例係提出一種記憶體陣列的操作方法，其能提升裝置的性質。

須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

實施例中，係使相同分頁(page)(例如一閘極或字元線延伸方向)上一被禁止程式化的記憶胞相反側的兩個記憶胞其中一個具有較高的通道偏壓，其能助益抬起該被禁止程式化的記憶胞的通道位能，因此能穩定禁止程式化的狀態。舉例來說，係使一被禁止程式化的記憶胞相反側的兩個記憶胞其中一個為禁止程式化狀態，同時另一個記憶胞為程式化狀態。或者，係使一被禁止程式化的記憶胞相反側的兩個記憶胞分別藉由不同的通道/位元線偏壓成為程式化狀態，其中一個偏壓係大於另外一個。

以下例舉一些實施例說明根據本揭露之記憶體陣列的操作方法。為使本揭露清楚地被理解，以下說明中元件的命名係根據討論操作方法之區塊、施加偏壓及/或記憶胞狀態而定。舉例來說，偏壓V1亦可稱作第一偏壓或第一位元線偏壓，對應於偏壓V1的記憶胞亦可稱作第一記憶胞或對應於第一記憶體串列的第一記憶胞。以此類推。

第1圖繪示根據一實施例之記憶體陣列。舉例來說，數個NAND串列分別對應不同的位元線(或通道)102、104、106、108、110、112，且記憶胞(例如404、406、408、410、412等)係定義在位元線102、104、106、108、110、112與閘極222、224、226、228之間。NAND串列之記憶胞串列組兩側可耦接對應於閘極330、350的串列選擇電晶體。NAND串列相對於位元線102、104、106、108、110、112的一末端可耦接至源極352。

第2圖繪示第1圖之記憶體陣列中位在相同分頁上，共用閘極224並沿著閘極224的延伸方向排列的記憶胞404、406、408、410、412部分。記憶胞404、406、408、410、412定義在閘極224與位元線104、106、108、110、112的交錯處。記憶體陣列可包括介電質(例如記憶膜，未顯示)配置在閘極224、位元線104、106、108、110、112與浮動閘504、506、508、510、512之間。介電質(或記憶膜)可包括氧化矽、氮化矽等合適的材料，例如ONO、ONONO等記憶結構等。

第7圖繪示一比較例的操作方法。記憶胞404與記憶胞408係藉由位元線/通道的偏壓(0V)而處在程式化狀態P。藉由位元線/通道偏壓(3.3V)處在禁止程式化狀態I的記憶胞406，其受到兩側皆藉由低偏壓0V而處在程式化狀態P的記憶胞404與記憶胞408影響，使得通道位能(channel potential)的抬升(boost) 程度降低，如圖所示，接地偏壓等位能線(ground-biased equal-potential line)深度變淺，這會壓縮空乏深度(depletion depth)並提高電場，而提高漏電流並降低抬高的通道位能，因此禁止狀況會變得不穩定。位元線之間的寄生電容也會降低位能抬起率。

請參照第3圖，在根據一實施例的操作方法中，(第一)記憶胞404係藉由提供至位元線104(對應於第一記憶體串列的通道或第一位元線)的一偏壓(第一偏壓或第一位元線偏壓)V1而被程式化，處在程式化狀態P。(第二)記憶胞406係藉由提供至位元線106(對應於第二記憶體串列的通道或第二位元線)的一偏壓(第二偏壓或第二位元線偏壓)V2而被禁止程式化，處在禁止程式化狀態I。(第三)記憶胞408係藉由提供至位元線108(對應於第三記憶體串列的通道或第三位元線)不同於偏壓V1的一偏壓(第三偏壓或第三位元線偏壓)V3而被程式化，處在程式化狀態P'。一實施例中，舉例來說，偏壓V2大於偏壓V1與偏壓V3，偏壓V3大於偏壓V1。偏壓V1可為正電壓或0V。一實施例中，舉例來說，偏壓V1為0V，偏壓V2為Vcc，例如3.3V，且偏壓V3為1V。在程式化狀態P'的記憶胞408，其比偏壓V1高的偏壓V3使得鄰近記憶胞406接地偏壓等位能線深度變深，因而抬升記憶胞406之通道位能，而能比比較例具有更穩定的禁止程式化狀態。

請參照第4圖，在根據一實施例的操作方法中，記憶胞404係處在程式化狀態P。記憶胞406係處在禁止程式化狀態I。記憶胞408係處在禁止程式化狀態I。一實施例中，舉例來說，用以禁止程式化記憶胞406的偏壓V2係等於禁止程式化記憶胞408的偏壓V3，並大於用以程式化記憶胞404的偏壓V1。偏壓V1可為正電壓或0V。一實施例中，舉例來說，偏壓V1為0V，偏壓V2與偏壓V3為Vcc，例如3.3V。在禁止程式化狀態I的記憶胞408，其比偏壓V1高的偏壓V3使得鄰近記憶胞406接地偏壓等位能線深度變深，因而抬升記憶胞406之通道位能，而能比比較例具有更穩定的禁止程式化狀態。

請參照第5圖，在根據一實施例的操作方法中，(第一)記憶胞406係藉由提供至位元線106(對應於第一記憶體串列的通道或第一位元線)的一偏壓V1(第一偏壓或第一位元線偏壓)而被程式化，處在程式化狀態P。(第二)記憶胞408係藉由提供至位元線108(對應於第二記憶體串列的通道或第二位元線)的一偏壓V2(第二偏壓或第二位元線偏壓)而被禁止程式化，處在禁止程式化狀態I。(第三)記憶胞410係藉由提供至位元線110(對應於第三記憶體串列的通道或第三位元線)不同於偏壓V1的一偏壓(第三偏壓或第三位元線偏壓)V3而被程式化，處在程式化狀態P'。一實施例中，舉例來說，偏壓V2大於偏壓V1與偏壓V3，偏壓V3大於偏壓V1。偏壓V1可為正電壓或0V。一實施例中，舉例來說，偏壓V1為0V，偏壓V2為Vcc，例如3.3V，且偏壓V3為1V。在程式化狀態P'的記憶胞410，其比偏壓V1高的偏壓V3使得鄰近記憶胞408接地偏壓等位能線深度變深，因而抬升記憶胞408之通道位能，而能比比較例(第7圖之記憶胞406)具有更穩定的禁止程式化狀態。

請參照第6圖，在根據一實施例的操作方法中，(第一)記憶胞410係處在程式化狀態P'。(第二)記憶胞408係處在禁止程式化狀態I。(第三)記憶胞406係處在禁止程式化狀態I。一實施例中，舉例來說，用以禁止程式化記憶胞408的偏壓V2係等於用以禁止程式化記憶胞406的偏壓V3，並大於用以程式化記憶胞410的偏壓V1。偏壓V1可為正電壓或0V。一實施例中，舉例來說，偏壓V1為1V，偏壓V2與偏壓V3為Vcc，例如3.3V。分別在程式化狀態P'與禁止程式化狀態I的記憶胞410與406，其比一般造成程式化狀態P更高的偏壓V1、V3使得鄰近記憶胞408接地偏壓等位能線深度變深，因而抬升記憶胞408之通道位能，而能比比較例(第7圖之記憶胞406)具有更穩定的禁止程式化狀態。

相較於比較例，根據實施例的操作方法能對中間的記憶胞造成較高程度的通道位能抬升，因此能處在較穩定的禁止程式化狀態。

實施例中，提供偏壓V1、V2、V3的位元線係分別屬於不同的位元線群組。舉例來說，位元線可為依3n+1、3n+2、3n+3之排列的群組設計，或者依4n+1、4n+2、4n+3、4n+4之排列的群組設計，n=0、1、2…等正整數。在同一群組之位元線係耦接至一共用的位元線或電壓源。

根據實施例的操作方法可應用至二維NAND記憶體串列或三維NAND記憶體串列的記憶體陣列。

根據以上，實施例之操作方法能有效提升記憶體陣列的性質。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

104、106、108、110、112‧‧‧位元線

224‧‧‧閘極

404、406、408、410、412‧‧‧記憶胞

P'‧‧‧程式化狀態

I‧‧‧禁止程式化狀態

Claims

一種記憶體陣列的操作方法，其中該記憶體陣列包括一第一記憶胞、一第二記憶胞及一第三記憶胞，共用一閘極並沿著該閘極的延伸方向依序配置，該記憶體陣列的操作方法包括：提供一第一偏壓至該第一記憶胞的一通道，以程式化該第一記憶胞；提供一第二偏壓至該第二記憶胞的一通道，以禁止(inhibit)程式化該第二記憶胞；及提供一第三偏壓至該第三記憶胞的一通道，以程式化該第三記憶胞，其中該第一偏壓與該第三偏壓係不相同。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該第二偏壓係大於該第一偏壓，且係大於該第三偏壓。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該第三偏壓係大於該第一偏壓，該第二偏壓係大於該第三偏壓。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中該第一偏壓、該第二偏壓與該第三偏壓為0V或正偏壓。
如申請專利範圍第1項所述之記憶體陣列的操作方法，其中在該第二記憶胞為禁止程式化狀態的同時，該第一記憶胞係在程式化狀態，且該第三記憶胞係在程式化狀態。
一種記憶體陣列的操作方法，包括：提供一第一位元線偏壓以使一第一記憶體串列之一第一記憶胞為程式化狀態；提供一第二位元線偏壓以使一第二記憶體串列之一第二記憶胞為禁止程式化狀態；以及提供一第三位元線偏壓以使一第三記憶體串列之一第三記憶胞係在程式化狀態，其中該第一位元線偏壓係不同於該第三位元線偏壓，該第一記憶胞、該第二記憶胞與該第三記憶胞係在該記憶體陣列之一分頁上依序配置。
如申請專利範圍第6項所述之記憶體陣列的操作方法，其中該第二位元線偏壓係大於該第一位元線偏壓，且係大於或等於該第三位元線偏壓。
如申請專利範圍第6項所述之記憶體陣列的操作方法，其中該第三位元線偏壓係大於該第一位元線偏壓，該第二位元線偏壓係大於該第三位元線偏壓。