TWI604441B - 用來判斷固態硬碟之資料區塊可再使用性的固態硬碟控制電路 - Google Patents

用來判斷固態硬碟之資料區塊可再使用性的固態硬碟控制電路 Download PDF

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Description

用來判斷固態硬碟之資料區塊可再使用性的固態硬碟控制電路
本發明有關固態硬碟，尤指一種用來判斷固態硬碟之資料區塊可再使用性(reusability)的固態硬碟控制電路。
眾所周知，固態硬碟(solid state drive，SSD)裝置中所儲存的資料，會因為讀取干擾(read disturb)、超過資料保持(data retention)期限、資料區塊達到存取次數上限、或是資料區塊發生異常的提早衰退等各種原因而遺失。
現有技術只能依據抹除次數來判斷資料區塊是否已達存取次數限制，卻無法判斷資料遺失究竟是否肇因於資料區塊發生提早衰退的異常情況。倘若抹除次數未達上限、但已提早衰退的異常資料區塊繼續被用來儲存資料，將導致資料遺失的問題不斷發生，嚴重影響固態硬碟裝置的可靠度。
有鑑於此，如何有效判斷資料區塊是否發生非預期性的提早衰退情況，實為業界有待解決的問題。
本說明書提供一種用於一固態硬碟裝置中的固態硬碟控制電路的實施例，其中，該固態硬碟裝置包含一固態硬碟以及一通信介面。該固態硬碟控制電路包含：一讀寫電路，用於耦接該固態硬碟； 以及一快閃記憶體控制電路，耦接於該讀寫電路並用於耦接該通信介面，且設置成進行以下運作：透過該讀寫電路讀取該固態硬碟之一第一資料區塊中的資料，並對讀出的資料進行錯誤檢查與校正；若發現從該第一資料區塊讀出的資料具有無法校正的錯誤，則搬移該第一資料區塊中的資料；透過該讀寫電路抹除該第一資料區塊；透過該讀寫電路將測試資料寫入該第一資料區塊；等待一預定時間後，透過該讀寫電路讀取該第一資料區塊中的測試資料，並對讀出的資料進行錯誤檢查與校正；記錄該第一資料區塊的資料錯誤次數；以及根據該第一資料區塊的資料錯誤次數，判斷該第一資料區塊之可再使用性。
上述實施例的優點之一，是可準確、有效地判斷資料區塊之可再使用性。
本發明的其他優點將藉由以下的說明和圖式進行更詳細的解說。
100‧‧‧固態硬碟裝置
110‧‧‧固態硬碟
111、113、115、117‧‧‧資料區塊
120‧‧‧通信介面
130‧‧‧儲存電路
140‧‧‧固態硬碟控制電路
141‧‧‧讀寫電路
143‧‧‧快閃記憶體控制電路
210~280‧‧‧方法流程
圖1為本發明一實施例的固態硬碟裝置簡化後的功能方塊圖。
圖2為本發明一實施例之判斷固態硬碟之資料區塊可再使用性的方法簡化後的流程圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
圖1為本發明一實施例的固態硬碟裝置(solid state drive device，SSD device)100簡化後的功能方塊圖。固態硬碟裝置100包含一固態硬碟(SSD)110、一通信介面(communication interface)120、一儲存電路130、以及一固態硬碟控制電路(SSD controlling circuit)140。
固態硬碟110中包含多個實體資料區塊(physical data block)，例如圖1中的示例性第一資料區塊111、第二資料區塊113、第三資料區塊115、及第四資料區塊117。通信介面120設置成與一主控裝置(host device，未繪示)進行資料通信。固態硬碟控制電路140則包含一讀寫電路(read and write circuit)141以及一快閃記憶體控制電路(flash memory controlling circuit)143。
如圖1所示，讀寫電路141耦接於固態硬碟110。快閃記憶體控制電路143耦接於讀寫電路141並用於耦接通信介面120及儲存電路130，且設置成控制固態硬碟110的存取運作。
實作上，通信介面120可用序列式先進附加技術(Serial Advanced Technology Attachment，SATA)介面、快速週邊組件互連(peripheral component interconnect express，PCIe)介面、或是以上兩者的組合來實現。另外，儲存電路130可獨立設置於固態硬碟控制電路140之外，也可以整合到固態硬碟控制電路140中。
為了說明上的方便，在圖1中並未繪示固態硬碟裝置100中的其他元件及相關的連接、運作、與實施方式。
以下將搭配圖2來進一步說明固態硬碟裝置100的運作方式。
圖2為本發明一實施例之判斷固態硬碟110之資料區塊可再使用性(reusability)的方法簡化後的流程圖。
在流程210中，固態硬碟控制電路140的快閃記憶體控制電路143，可透過讀寫電路141讀取固態硬碟110之一標的資料區塊中的資料，並對讀出的資料進行錯誤檢查與校正。
實作上，快閃記憶體控制電路143可設置成在透過通信介面120接收到主控裝置傳來的讀取指令時，進行圖2中的流程210，也可以 設置成在主控裝置無需存取固態硬碟110的空閒時段中主動進行流程210。因此，前述的標的資料區塊可以是主控裝置指定要讀取的資料區塊，也可以是快閃記憶體控制電路143主動選來進行測試的資料區塊。
為了方便說明起見，以下假設前述之標的資料區塊是第一資料區塊111。
若從第一資料區塊111讀出的資料沒有出現錯誤，或是雖有出現些許錯誤但都可被校正，則快閃記憶體控制電路143進行流程220。
反之，若快閃記憶體控制電路143偵測出從第一資料區塊111讀出的資料具有無法校正的錯誤，則會進行流程230及後續的區塊測試運作，以檢測第一資料區塊111是否發生異常。
在流程220中，快閃記憶體控制電路143對讀出的資料進行正常處理。例如，若快閃記憶體控制電路143是在接收到主控裝置傳來的讀取指令時進行流程210，則快閃記憶體控制電路143在流程220中可透過通信介面120將讀出的資料傳送給主控裝置。若快閃記憶體控制電路143是在空閒時段中主動進行流程210，則快閃記憶體控制電路143在流程220中也可不對讀出的資料進行任何處理。
在流程230中，快閃記憶體控制電路143可搬移第一資料區塊111中的資料至另一資料區塊中儲存，例如，第四資料區塊117。
在流程240中，快閃記憶體控制電路143可透過讀寫電路141抹除第一資料區塊111。
在流程250中，快閃記憶體控制電路143可透過讀寫電路141將測試資料寫入第一資料區塊111中。例如，快閃記憶體控制電路143可利用一第一寫入模式將測試資料寫入第一資料區塊111的所有 實體頁(physical page)中。快閃記憶體控制電路143可將前述的第一寫入模式，設置成與快閃記憶體控制電路143在流程210中所讀取的資料的原始寫入模式相同，以減少測試區塊過程中的可能變數，藉此提升資料區塊測試的準確度。
例如，假設一般資料區塊常用的寫入模式有三種，分別為每儲存單元一位元(one-bit-per-cell，1bpc)模式、每儲存單元兩位元(two-bit-per-cell，2bpc)模式、以及每儲存單元三位元(three-bit-per-cell，3bpc)模式。
在此情況下，倘若在快閃記憶體控制電路143進行流程210的時點，第一資料區塊111中的資料的原始寫入模式是1bpc模式，則快閃記憶體控制電路143在流程250中也會利用1bpc模式將測試資料寫入第一資料區塊111中。倘若第一資料區塊111中的資料的原始寫入模式是3bpc模式，則快閃記憶體控制電路143在流程250中也會利用3bpc模式將測試資料寫入第一資料區塊111中。
在流程260中，快閃記憶體控制電路143會在等待一預定時間後，透過讀寫電路141讀取第一資料區塊111中的測試資料，並對讀出的資料進行錯誤檢查與校正。
倘若在完成流程250之後就立刻開始進行流程260，則可能較難偵測出資料區塊是否發生提早衰退的異常情況。因此，快閃記憶體控制電路143可將流程260中的預定時間的長度，依據一實施例，設置為至少一分鐘，以提升資料區塊測試的正確性。另外，預定時間的長度亦可依據操作溫度或第一資料區塊111的抹除次數動態地被快閃記憶體控制電路143設置，不一定是固定的值。
在流程270中，快閃記憶體控制電路143可將第一資料區塊111的 資料錯誤次數，記錄在儲存電路130中。
在流程280中，快閃記憶體控制電路143可根據第一資料區塊111的資料錯誤次數，判斷第一資料區塊111之可再使用性。
例如，若第一資料區塊111的資料錯誤次數超過一預定臨界值，代表第一資料區塊111的硬體健康度不符合預期標準，則快閃記憶體控制電路143可將第一資料區塊111推定為是抹除次數未達上限、但已提早衰退的異常資料區塊。因此，快閃記憶體控制電路143會將第一資料區塊111判定為不具可再使用性，並將第一資料區塊111標記為該強迫汰除、不適合再用來儲存資料的資料區塊。
實作上，快閃記憶體控制電路143在進行流程280前，可至少重複進行前述流程240至270達一預定次數，以降低將第一資料區塊111誤判為異常資料區塊的機會。例如，為了提升區塊測試正確性並避免過度增加資料區塊的抹除次數，可將前述的預定次數設置為三次。另外，在接近固態硬碟110壽命終期時，快閃記憶體控制電路143可適時地調整預定次數的多寡，例如，可依據第一資料區塊111的抹除次數來決定預定次數，以避免測試次數過多導致固態硬碟110提前達到壽命終點。
快閃記憶體控制電路143在流程280中的判斷標準，則可以依據實際應用環境的需求來設置。例如，在一實施例中，只要第一資料區塊111在任一測試過程中出現無法校正的錯誤，快閃記憶體控制電路143便會將第一資料區塊111判定為不具可再使用性。
在另一實施例中，則是要第一資料區塊111在過半數的測試過程中出現無法校正的錯誤，快閃記憶體控制電路143才會將第一資料區塊111判定為不具可再使用性。
在另一實施例中，則是要第一資料區塊111在所有測試過程中都出現無法校正的錯誤，快閃記憶體控制電路143才會將第一資料區塊111判定為不具可再使用性。
如前所述，快閃記憶體控制電路143可將前述流程250中的測試資料寫入模式，設置成與在流程210中所讀取的資料的原始寫入模式相同。因此，固態硬碟控制電路140在測試不同資料區塊的可再使用性時，所使用的寫入模式可能會有所不同。
例如，假設快閃記憶體控制電路143在完成第一資料區塊111的可再使用性測試之後，又對第二資料區塊113進行前述圖2中的可再使用性測試流程。在此情況下，快閃記憶體控制電路143可在流程250中，利用一第二寫入模式將測試資料寫入第二資料區塊113的所有實體頁中，並將前述的第二寫入模式設置成與快閃記憶體控制電路143在流程210中所讀取的第二資料區塊113中的資料的原始寫入模式相同。倘若在快閃記憶體控制電路143對第二資料區塊113進行流程210的時點，第二資料區塊113中的資料的原始寫入模式是2bpc模式，則快閃記憶體控制電路143在流程250中也會利用2bpc模式將測試資料寫入第二資料區塊113中。
在前述實施例中，快閃記憶體控制電路143是利用1bpc模式或3bpc模式將測試資料寫入第一資料區塊111中。因此，固態硬碟控制電路140在測試第二資料區塊113的可再使用性時所使用的寫入模式(在本例中為2bpc模式)，很明顯會與測試第一資料區塊111的可再使用性時所使用的寫入模式(在本例中為1bpc模式或3bpc模式)有所不同。這樣的作法可減少測試區塊過程中的可能變數，並提升資料區塊測試的準確度。
有關前述固態硬碟控制電路140對第一資料區塊111進行可再使用性測試的其他流程的實施方式與優點的相關說明，也適用於對第二資料區塊113進行測試的流程。為簡潔起見，在此不重複敘述。
由前述說明可知，只要快閃記憶體控制電路143將一特定資料區塊判定為不具可再使用性，代表該特定資料區塊極有可能是因各種原因而發生提早衰退的異常資料區塊。因此，快閃記憶體控制電路143會將該特定資料區塊標記為不適合再用來儲存資料的資料區塊，以避免提早衰退的異常資料區塊被繼續用來儲存資料的情況發生。
如此一來，便可有效避免異常資料區塊被用來儲存資料所造成的資料遺失問題。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
100‧‧‧固態硬碟裝置
110‧‧‧固態硬碟
111、113、115、117‧‧‧資料區塊
120‧‧‧通信介面
130‧‧‧儲存電路
140‧‧‧固態硬碟控制電路
141‧‧‧讀寫電路
143‧‧‧快閃記憶體控制電路

Claims (10)

  1. 一種用於一固態硬碟裝置(100)中的固態硬碟控制電路(140)，其中，該固態硬碟裝置(100)包含一固態硬碟(110)以及一通信介面(120)，該固態硬碟控制電路(140)包含：一讀寫電路(141)，用於耦接該固態硬碟(110)；以及一快閃記憶體控制電路(143)，耦接於該讀寫電路(141)並用於耦接該通信介面(120)，且設置成進行以下運作：(A1)透過該讀寫電路(141)讀取該固態硬碟(110)之一第一資料區塊(111)中的資料，並對讀出的資料進行錯誤檢查與校正；(B1)若發現從該第一資料區塊(111)讀出的資料具有無法校正的錯誤，則搬移該第一資料區塊(111)中的資料；(C1)透過該讀寫電路(141)抹除該第一資料區塊(111)；(D1)透過該讀寫電路(141)將測試資料寫入該第一資料區塊(111)；(E1)等待一預定時間後，透過該讀寫電路(141)讀取該第一資料區塊(111)中的測試資料，並對讀出的資料進行錯誤檢查與校正，其中，該預定時間長度至少為一分鐘；(F1)記錄該第一資料區塊(111)的資料錯誤次數；以及(G1)根據該第一資料區塊(111)的資料錯誤次數，判斷該第一資料區塊(111)之可再使用性。
  2. 如請求項1所述的固態硬碟控制電路(140)，其中，該快閃記憶體控制電路(143)在進行流程(G1)前，要至少重複進行流程(C1)至(F1)達一預定次數。
  3. 如請求項2所述的固態硬碟控制電路(140)，其中，該預定次數為三次。
  4. 如請求項2所述的固態硬碟控制電路(140)，其中，該預定次數是依據該第一資料區塊(111)的抹除次數而決定。
  5. 如請求項1所述的固態硬碟控制電路(140)，其中，該快閃記憶體控制電路(143)在流程(D1)中是透過該讀寫電路(141)，以一第一寫入模式將測試資料寫入該第一資料區塊(111)，且該第一寫入模式與流程(A1)中所讀取的資料的寫入模式相同。
  6. 如請求項5所述的固態硬碟控制電路(140)，其中，該快閃記憶體控制電路(143)另設置成進行以下運作：(A2)透過該讀寫電路(141)讀取該固態硬碟(110)之一第二資料區塊(113)中的資料，並對讀出的資料進行錯誤檢查與校正；(B2)若發現從該第二資料區塊(113)讀出的資料具有無法校正的錯誤，則搬移該第二資料區塊(113)中的資料；(C2)透過該讀寫電路(141)抹除該第二資料區塊(113)；(D2)透過該讀寫電路(141)以一第二寫入模式將測試資料寫入該第二資料區塊(113)；(E2)等待該預定時間後，透過該讀寫電路(141)讀取該第二資料區塊(113)中的測試資料，並對讀出的資料進行錯誤檢查與校正；(F2)記錄該第二資料區塊(113)的資料錯誤次數；以及(G2)根據該第二資料區塊(113)的資料錯誤次數，判斷該第二資料區塊(113)之可再使用性；其中，該第二寫入模式與流程(A2)中所讀取的資料的寫入模式相同，但與該第一寫入模式不同。
  7. 如請求項1所述的固態硬碟控制電路(140)，其中，流程(E1)中的 該預定時間是依據溫度或該第一資料區塊(111)的抹除次數動態地被設置。
  8. 一種用於一固態硬碟裝置(100)中的固態硬碟控制電路(140)，其中，該固態硬碟裝置(100)包含一固態硬碟(110)以及一通信介面(120)，該固態硬碟控制電路(140)包含：一讀寫電路(141)，用於耦接該固態硬碟(110)；以及一快閃記憶體控制電路(143)，耦接於該讀寫電路(141)並用於耦接該通信介面(120)，且設置成進行以下運作：(A1)透過該讀寫電路(141)讀取該固態硬碟(110)之一第一資料區塊(111)中的資料，並對讀出的資料進行錯誤檢查與校正；(B1)若發現從該第一資料區塊(111)讀出的資料具有無法校正的錯誤，則搬移該第一資料區塊(111)中的資料；(C1)透過該讀寫電路(141)抹除該第一資料區塊(111)；(D1)透過該讀寫電路(141)將測試資料寫入該第一資料區塊(111)；(E1)等待一預定時間後，透過該讀寫電路(141)讀取該第一資料區塊(111)中的測試資料，並對讀出的資料進行錯誤檢查與校正，其中，該預定時間長度是依據溫度或該第一資料區塊(111)的抹除次數動態地被設置；(F1)記錄該第一資料區塊(111)的資料錯誤次數；以及(G1)根據該第一資料區塊(111)的資料錯誤次數，判斷該第一資料區塊(111)之可再使用性。
  9. 一種用於一固態硬碟裝置(100)中的固態硬碟控制電路(140)，其中，該固態硬碟裝置(100)包含一固態硬碟(110)以及一通信介面(120)，該固態硬碟控制電路(140)包含： 一讀寫電路(141)，用於耦接該固態硬碟(110)；以及一快閃記憶體控制電路(143)，耦接於該讀寫電路(141)並用於耦接該通信介面(120)，且設置成進行以下運作：(A1)透過該讀寫電路(141)讀取該固態硬碟(110)之一第一資料區塊(111)中的資料，並對讀出的資料進行錯誤檢查與校正；(B1)若發現從該第一資料區塊(111)讀出的資料具有無法校正的錯誤，則搬移該第一資料區塊(111)中的資料；(C1)透過該讀寫電路(141)抹除該第一資料區塊(111)；(D1)透過該讀寫電路(141)將測試資料寫入該第一資料區塊(111)；(E1)等待一預定時間後，透過該讀寫電路(141)讀取該第一資料區塊(111)中的測試資料，並對讀出的資料進行錯誤檢查與校正；(F1)記錄該第一資料區塊(111)的資料錯誤次數；以及(G1)根據該第一資料區塊(111)的資料錯誤次數，判斷該第一資料區塊(111)之可再使用性；其中，該快閃記憶體控制電路(143)在進行流程(G1)前，要至少重複進行流程(C1)至(F1)達一預定次數。
  10. 一種用於一固態硬碟裝置(100)中的固態硬碟控制電路(140)，其中，該固態硬碟裝置(100)包含一固態硬碟(110)以及一通信介面(120)，該固態硬碟控制電路(140)包含：一讀寫電路(141)，用於耦接該固態硬碟(110)；以及一快閃記憶體控制電路(143)，耦接於該讀寫電路(141)並用於耦接該通信介面(120)，且設置成進行以下運作：(A1)透過該讀寫電路(141)讀取該固態硬碟(110)之一第一資料區 塊(111)中的資料，並對讀出的資料進行錯誤檢查與校正；(B1)若發現從該第一資料區塊(111)讀出的資料具有無法校正的錯誤，則搬移該第一資料區塊(111)中的資料；(C1)透過該讀寫電路(141)抹除該第一資料區塊(111)；(D1)透過該讀寫電路(141)將測試資料寫入該第一資料區塊(111)；(E1)等待一預定時間後，透過該讀寫電路(141)讀取該第一資料區塊(111)中的測試資料，並對讀出的資料進行錯誤檢查與校正；(F1)記錄該第一資料區塊(111)的資料錯誤次數；以及(G1)根據該第一資料區塊(111)的資料錯誤次數，判斷該第一資料區塊(111)之可再使用性；其中，該快閃記憶體控制電路(143)在流程(D1)中是透過該讀寫電路(141)，以一第一寫入模式將測試資料寫入該第一資料區塊(111)，且該第一寫入模式與流程(A1)中所讀取的資料的寫入模式相同。
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